JPH05166374A - シリアルアクセスメモリ - Google Patents
シリアルアクセスメモリInfo
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- JPH05166374A JPH05166374A JP3336441A JP33644191A JPH05166374A JP H05166374 A JPH05166374 A JP H05166374A JP 3336441 A JP3336441 A JP 3336441A JP 33644191 A JP33644191 A JP 33644191A JP H05166374 A JPH05166374 A JP H05166374A
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- sense
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- 230000015654 memory Effects 0.000 title claims abstract description 34
- 239000011159 matrix material Substances 0.000 claims description 3
- 238000010586 diagram Methods 0.000 description 4
- 238000012986 modification Methods 0.000 description 3
- 230000004048 modification Effects 0.000 description 3
- 239000003990 capacitor Substances 0.000 description 2
- 230000000295 complement effect Effects 0.000 description 2
- 238000000034 method Methods 0.000 description 2
- 230000003247 decreasing effect Effects 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- 230000007257 malfunction Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/06—Sense amplifiers; Associated circuits, e.g. timing or triggering circuits
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1075—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers for multiport memories each having random access ports and serial ports, e.g. video RAM
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- Engineering & Computer Science (AREA)
- Multimedia (AREA)
- Dram (AREA)
Abstract
(57)【要約】
【目的】 センス時の電源及びＧＮＤノイズを大きくす
ることなく、ＲＡＭ部からＳＡＭ部へのデータ転送を確
実に行うと共に、ＳＡＭ部におけるデータ線へのデータ
出力速度の向上を図る。 【構成】 メモリセル１１からデータを読出す場合、Ｎ
ＭＯＳ４３ａ及びＰＭＯＳ４３ｂがオンし、信号ＳＮ，
ＳＰがセンスアンプ１２へ供給されてビット線ＢＬａ，
ＢＬｂ対上の電位差が増幅される。信号ＤＴによってＮ
ＭＯＳ２０ａ，２０ｂがオンするとき、ＮＭＯＳ４４ａ
及びＰＭＯＳ４４ｂもオンし、ＮＭＯＳ４３ａ及びＰＭ
ＯＳ４３ｂ側のドライブ能力が大きくなってセンスアン
プ１２側からラッチ回路３１へデータ転送が確実に行わ
れる。ＮＭＯＳ２０ａ，２０ｂがオフ状態となり、信号
ＣＳによってＮＭＯＳ３３ａ，３３ｂがオン状態になる
と、ラッチ回路３１に保持されたデータがデータ線ＤＬ
ａ，ＤＬｂへ出力される。
ることなく、ＲＡＭ部からＳＡＭ部へのデータ転送を確
実に行うと共に、ＳＡＭ部におけるデータ線へのデータ
出力速度の向上を図る。 【構成】 メモリセル１１からデータを読出す場合、Ｎ
ＭＯＳ４３ａ及びＰＭＯＳ４３ｂがオンし、信号ＳＮ，
ＳＰがセンスアンプ１２へ供給されてビット線ＢＬａ，
ＢＬｂ対上の電位差が増幅される。信号ＤＴによってＮ
ＭＯＳ２０ａ，２０ｂがオンするとき、ＮＭＯＳ４４ａ
及びＰＭＯＳ４４ｂもオンし、ＮＭＯＳ４３ａ及びＰＭ
ＯＳ４３ｂ側のドライブ能力が大きくなってセンスアン
プ１２側からラッチ回路３１へデータ転送が確実に行わ
れる。ＮＭＯＳ２０ａ，２０ｂがオフ状態となり、信号
ＣＳによってＮＭＯＳ３３ａ，３３ｂがオン状態になる
と、ラッチ回路３１に保持されたデータがデータ線ＤＬ
ａ，ＤＬｂへ出力される。
Description
【０００１】
【産業上の利用分野】本発明は、ＤＲＡＭ（ダイナミッ
ク・ランダム・アクセス・メモリ）セルを使った高速Ｆ
ＩＦＯ（Ｆｉｒｓｔ Ｉｎ Ｆｉｒｓｔ Ｏｕｔ、先入
れ先出し）型メモリやマルチポートＲＡＭ等に使用され
るシリアルアクセスメモリ、特にそのＤＲＡＭセルの記
憶データを該ＲＡＭ部からＳＡＭ（シリアル・アクセス
・メモリ）部へ転送する際に、該ＲＡＭ部内のセンスア
ンプの駆動能力（ドライブ能力）を大きくして転送の確
実性を図るシリアルアクセスメモリに関するものであ
る。
ク・ランダム・アクセス・メモリ）セルを使った高速Ｆ
ＩＦＯ（Ｆｉｒｓｔ Ｉｎ Ｆｉｒｓｔ Ｏｕｔ、先入
れ先出し）型メモリやマルチポートＲＡＭ等に使用され
るシリアルアクセスメモリ、特にそのＤＲＡＭセルの記
憶データを該ＲＡＭ部からＳＡＭ（シリアル・アクセス
・メモリ）部へ転送する際に、該ＲＡＭ部内のセンスア
ンプの駆動能力（ドライブ能力）を大きくして転送の確
実性を図るシリアルアクセスメモリに関するものであ
る。
【０００２】
【従来の技術】従来、ＤＲＡＭセルを使った高速ＦＩＦ
Ｏ型メモリやマルチポートＲＡＭに用いられるシリアル
アクセスメモリとしては、例えば特開平３−２５７９１
号公報に記載されるものがあり、その構成を図を用いて
説明する。
Ｏ型メモリやマルチポートＲＡＭに用いられるシリアル
アクセスメモリとしては、例えば特開平３−２５７９１
号公報に記載されるものがあり、その構成を図を用いて
説明する。
【０００３】図２は、従来のシリアルアクセスメモリの
回路図である。このシリアルアクセスメモリは、ＤＲＡ
Ｍセルで構成されたＲＡＭ部１０と、該ＲＡＭ部１０に
複数のデータ転送ゲート（例えば、Ｎチャネル型ＭＯＳ
トランジスタ、以下ＮＭＯＳという）２０ａ，２０ｂ対
を介して接続されたＳＡＭ部３０とを備えている。
回路図である。このシリアルアクセスメモリは、ＤＲＡ
Ｍセルで構成されたＲＡＭ部１０と、該ＲＡＭ部１０に
複数のデータ転送ゲート（例えば、Ｎチャネル型ＭＯＳ
トランジスタ、以下ＮＭＯＳという）２０ａ，２０ｂ対
を介して接続されたＳＡＭ部３０とを備えている。
【０００４】ＲＡＭ部１０は、複数のワード線ＷＬ及び
複数の相補的なビット線ＢＬａ，ＢＬｂ対を有し、それ
らの各交差箇所には、それぞれ１トランジスタ型メモリ
セル１１が接続されマトリクス状に配列されている。各
メモリセル１１は、ワード線ＷＬによってゲート制御さ
れる電荷転送用のＮＭＯＳ１１ａと、電荷蓄積用のキャ
パシタ１１ｂとで、それぞれ構成されている。各ビット
線ＢＬａ，ＢＬｂ対には、該ビット線対上の電位差を検
知・増幅するセンスアンプ１２がそれぞれ接続されてい
る。
複数の相補的なビット線ＢＬａ，ＢＬｂ対を有し、それ
らの各交差箇所には、それぞれ１トランジスタ型メモリ
セル１１が接続されマトリクス状に配列されている。各
メモリセル１１は、ワード線ＷＬによってゲート制御さ
れる電荷転送用のＮＭＯＳ１１ａと、電荷蓄積用のキャ
パシタ１１ｂとで、それぞれ構成されている。各ビット
線ＢＬａ，ＢＬｂ対には、該ビット線対上の電位差を検
知・増幅するセンスアンプ１２がそれぞれ接続されてい
る。
【０００５】各センスアンプ１２は、センス駆動信号Ｓ
Ｍ，ＳＰにより駆動されるもので、ＮＭＯＳ１２ａ，１
２ｂ及びＰチャネル型ＭＯＳトランジスタ（以下、ＰＭ
ＯＳという）１２ｃ，１２ｄがたすき掛け接続されて構
成されている。各センス駆動信号ＳＮ，ＳＰは、センス
駆動用のＮＭＯＳ１３ａ及びＰＭＯＳ１３ｂから供給さ
れる。センス駆動用ＮＭＯＳ１３ａは、そのドレインが
グランド（ＧＮＤ）に接続され、センス制御信号φＮに
よってゲート制御されるトランジスタである。センス駆
動用ＰＭＯＳ１３ｂは、そのドレインが電源ＶＣＣに接
続され、センス制御信号φＰによってゲート制御される
トランジスタである。
Ｍ，ＳＰにより駆動されるもので、ＮＭＯＳ１２ａ，１
２ｂ及びＰチャネル型ＭＯＳトランジスタ（以下、ＰＭ
ＯＳという）１２ｃ，１２ｄがたすき掛け接続されて構
成されている。各センス駆動信号ＳＮ，ＳＰは、センス
駆動用のＮＭＯＳ１３ａ及びＰＭＯＳ１３ｂから供給さ
れる。センス駆動用ＮＭＯＳ１３ａは、そのドレインが
グランド（ＧＮＤ）に接続され、センス制御信号φＮに
よってゲート制御されるトランジスタである。センス駆
動用ＰＭＯＳ１３ｂは、そのドレインが電源ＶＣＣに接
続され、センス制御信号φＰによってゲート制御される
トランジスタである。
【０００６】ＲＡＭ部１０とＳＡＭ部３０との間のデー
タ転送を行う複数のデータ転送用ＮＭＯＳ２０ａ，２０
ｂ対は、データ転送制御信号ＤＴによってゲート制御さ
れるトランジスタである。
タ転送を行う複数のデータ転送用ＮＭＯＳ２０ａ，２０
ｂ対は、データ転送制御信号ＤＴによってゲート制御さ
れるトランジスタである。
【０００７】ＳＡＭ部３０は、各データ転送用ＮＭＯＳ
２０ａ，２０ｂ対にそれぞれ接続された複数のデータ一
時格納用のラッチ回路３１と、該ラッチ回路３１と相補
的なデータ線ＤＬａ，ＤＬｂ対との間のデータ転送を行
う複数の選択ゲート（例えば、ＮＭＯＳ）３３ａ，３３
ｂ対とを、備えている。各ラッチ回路３１は、電源ＶＣ
Ｃに接続された電源配線ＶＬとＧＮＤに接続されたグラ
ンド配線ＧＬとの間にそれぞれ共通接続され、ＮＭＯＳ
３１ａ，３１ｂ及びＰＭＯＳ３１ｃ，３１ｄがたすき掛
け接続され、その各入，出力側ノード３２ａ，３２ｂが
ビット線ＢＬａ，ＢＬｂ対にそれぞれ接続されている。
各ラッチ回路３１の入，出力側ノード３３ａ，３３ｂと
データ線ＤＬａ，ＤＬｂ対との間には、選択用ＮＭＯＳ
３３ａ，３３ｂ対がそれぞれ接続され、そのゲートが選
択信号ＣＳによってオン，オフ制御されるようになって
いる。
２０ａ，２０ｂ対にそれぞれ接続された複数のデータ一
時格納用のラッチ回路３１と、該ラッチ回路３１と相補
的なデータ線ＤＬａ，ＤＬｂ対との間のデータ転送を行
う複数の選択ゲート（例えば、ＮＭＯＳ）３３ａ，３３
ｂ対とを、備えている。各ラッチ回路３１は、電源ＶＣ
Ｃに接続された電源配線ＶＬとＧＮＤに接続されたグラ
ンド配線ＧＬとの間にそれぞれ共通接続され、ＮＭＯＳ
３１ａ，３１ｂ及びＰＭＯＳ３１ｃ，３１ｄがたすき掛
け接続され、その各入，出力側ノード３２ａ，３２ｂが
ビット線ＢＬａ，ＢＬｂ対にそれぞれ接続されている。
各ラッチ回路３１の入，出力側ノード３３ａ，３３ｂと
データ線ＤＬａ，ＤＬｂ対との間には、選択用ＮＭＯＳ
３３ａ，３３ｂ対がそれぞれ接続され、そのゲートが選
択信号ＣＳによってオン，オフ制御されるようになって
いる。
【０００８】次に、データ出力時の動作について説明す
る。ワード線ＷＬによって選択されたメモリセル１１内
の記憶データは、センス駆動信号ＳＮ，ＳＰより動作す
るセンスアンプ１２で増幅されてビット線ＢＬａ，ＢＬ
ｂ対に現れる。このデータは、データ転送制御信号ＤＴ
によりオン状態となるデータ転送用のＮＭＯＳ２０ａ，
２０ｂ対を介してノード３２ａ，３２ｂへ転送され、該
データ転送用ＮＭＯＳ２０ａ，２０ｂ対がオフ状態とな
った後もラッチ回路３１に保持される。このようにして
保持されたデータは、選択信号ＣＳによってオン状態と
なる選択用ＮＭＯＳ３３ａ，３３ｂ対を介してデータ線
ＤＬａ，ＤＬｂ対へ出力される。
る。ワード線ＷＬによって選択されたメモリセル１１内
の記憶データは、センス駆動信号ＳＮ，ＳＰより動作す
るセンスアンプ１２で増幅されてビット線ＢＬａ，ＢＬ
ｂ対に現れる。このデータは、データ転送制御信号ＤＴ
によりオン状態となるデータ転送用のＮＭＯＳ２０ａ，
２０ｂ対を介してノード３２ａ，３２ｂへ転送され、該
データ転送用ＮＭＯＳ２０ａ，２０ｂ対がオフ状態とな
った後もラッチ回路３１に保持される。このようにして
保持されたデータは、選択信号ＣＳによってオン状態と
なる選択用ＮＭＯＳ３３ａ，３３ｂ対を介してデータ線
ＤＬａ，ＤＬｂ対へ出力される。
【０００９】同様に、入力データのＳＡＭ部３０からＲ
ＡＭ部１０へのデータ転送は、データ転送用ＮＭＯＳ２
０ａ，２０ｂ対をデータ転送制御信号ＤＴによってオ
ン，オフすることによって行われる。この種のシリアル
アクセスメモリでは、ラッチ回路３１のトランジスタサ
イズがセンスアンプ１２のトランジスタサイズと比較し
て大き過ぎると、該ラッチ回路３１のドライブ能力がセ
ンスアンプ１２のトライブ能力より大きくなり、ＲＡＭ
部１０からＳＡＭ部３０へのデータ転送時に、該ＳＡＭ
部３０のデータにセンスアンプ１２が負けて該センスア
ンプ１２のデータが逆転するおそれがある。逆にラッチ
回路３１のトランジスタサイズが小さ過ぎると、データ
線ＤＬａ，ＤＬｂ対へのデータ出力速度が遅くなってし
まうという問題がある。
ＡＭ部１０へのデータ転送は、データ転送用ＮＭＯＳ２
０ａ，２０ｂ対をデータ転送制御信号ＤＴによってオ
ン，オフすることによって行われる。この種のシリアル
アクセスメモリでは、ラッチ回路３１のトランジスタサ
イズがセンスアンプ１２のトランジスタサイズと比較し
て大き過ぎると、該ラッチ回路３１のドライブ能力がセ
ンスアンプ１２のトライブ能力より大きくなり、ＲＡＭ
部１０からＳＡＭ部３０へのデータ転送時に、該ＳＡＭ
部３０のデータにセンスアンプ１２が負けて該センスア
ンプ１２のデータが逆転するおそれがある。逆にラッチ
回路３１のトランジスタサイズが小さ過ぎると、データ
線ＤＬａ，ＤＬｂ対へのデータ出力速度が遅くなってし
まうという問題がある。
【００１０】この問題を解決するため、前記文献の技術
では、電源配線ＶＬ及びグランド配線ＧＬにＭＯＳトラ
ンジスタをそれぞれ接続し、その各ＭＯＳトランジスタ
のゲートに印加する電圧を制御して該ＭＯＳトランジス
タのオン抵抗を制御することにより、電源配線ＶＬまた
はグランド配線ＧＬの抵抗値を変えるようにしている。
即ち、センスアンプ１２からラッチ回路３１へのデータ
転送時に、電源配線ＶＬまたはグランド配線ＧＬに接続
されたＭＯＳトランジスタのオン抵抗を大きくして該ラ
ッチ回路３１のドライブ能力を下げる。これにより、ラ
ッチ回路３１がセンスアンプ１２を反転するということ
がなくなり、的確なデータ転送が行え、該データ転送マ
ージンを拡げることができる。
では、電源配線ＶＬ及びグランド配線ＧＬにＭＯＳトラ
ンジスタをそれぞれ接続し、その各ＭＯＳトランジスタ
のゲートに印加する電圧を制御して該ＭＯＳトランジス
タのオン抵抗を制御することにより、電源配線ＶＬまた
はグランド配線ＧＬの抵抗値を変えるようにしている。
即ち、センスアンプ１２からラッチ回路３１へのデータ
転送時に、電源配線ＶＬまたはグランド配線ＧＬに接続
されたＭＯＳトランジスタのオン抵抗を大きくして該ラ
ッチ回路３１のドライブ能力を下げる。これにより、ラ
ッチ回路３１がセンスアンプ１２を反転するということ
がなくなり、的確なデータ転送が行え、該データ転送マ
ージンを拡げることができる。
【００１１】
【発明が解決しようとする課題】しかしながら、前記文
献の技術のように、電源配線ＶＬ及びグランド配線ＧＬ
にオン抵抗可変のＭＯＳトランジスタを設けた場合、該
電源配線ＶＬ及びグランド配線ＧＬの抵抗値が大きくな
って消費電力が増大すると共に、ラッチ回路３１のドラ
イブ能力が低下してデータ線ＤＬａ，ＤＬｂ対へのデー
タ出力速度が低下する。さらに、電源配線ＶＬ及びグラ
ンド配線ＧＬに接続されたＭＯＳトランジスタのゲート
電圧を制御するために、制御線数が増大してシリアルア
クセスメモリの制御が複雑化するという欠点が生じる。
献の技術のように、電源配線ＶＬ及びグランド配線ＧＬ
にオン抵抗可変のＭＯＳトランジスタを設けた場合、該
電源配線ＶＬ及びグランド配線ＧＬの抵抗値が大きくな
って消費電力が増大すると共に、ラッチ回路３１のドラ
イブ能力が低下してデータ線ＤＬａ，ＤＬｂ対へのデー
タ出力速度が低下する。さらに、電源配線ＶＬ及びグラ
ンド配線ＧＬに接続されたＭＯＳトランジスタのゲート
電圧を制御するために、制御線数が増大してシリアルア
クセスメモリの制御が複雑化するという欠点が生じる。
【００１２】そこで、前記文献のような電源配線ＶＬ及
びグランド配線ＧＬにＭＯＳトランジスタを接続しない
で、図２のようなセンス駆動信号ＳＮ，ＳＰを供給する
ためのセンス駆動用ＮＭＯＳ１３ａ及びＰＭＯＳ１３ｂ
の各ゲート幅を大きくしてドライブ能力を上げることが
考えられる。このようにすれば、ラッチ回路３１のデー
タにセンスアンプ１２が負けないので、該センスアンプ
１２からラッチ回路３１へ的確にデータ転送が行える。
しかし、センス時の電源ＶＣＣ及びＧＮＤノイズが大き
くなり、他回路が誤動作するおそれがあり、未だ技術的
に充分満足のゆくシリアルアクセスメモリを提供するこ
とが困難であった。
びグランド配線ＧＬにＭＯＳトランジスタを接続しない
で、図２のようなセンス駆動信号ＳＮ，ＳＰを供給する
ためのセンス駆動用ＮＭＯＳ１３ａ及びＰＭＯＳ１３ｂ
の各ゲート幅を大きくしてドライブ能力を上げることが
考えられる。このようにすれば、ラッチ回路３１のデー
タにセンスアンプ１２が負けないので、該センスアンプ
１２からラッチ回路３１へ的確にデータ転送が行える。
しかし、センス時の電源ＶＣＣ及びＧＮＤノイズが大き
くなり、他回路が誤動作するおそれがあり、未だ技術的
に充分満足のゆくシリアルアクセスメモリを提供するこ
とが困難であった。
【００１３】本発明は、前記従来技術が持っていた課題
として、センス時の電源ＶＣＣ及びＧＮＤノイズを大き
くすることなく、データ転送を確実に行うと共にデータ
線ＤＬａ，ＤＬｂ対へのデータ出力速度の低下を防止す
ることが困難な点について解決したシリアルアクセスメ
モリを提供するものである。
として、センス時の電源ＶＣＣ及びＧＮＤノイズを大き
くすることなく、データ転送を確実に行うと共にデータ
線ＤＬａ，ＤＬｂ対へのデータ出力速度の低下を防止す
ることが困難な点について解決したシリアルアクセスメ
モリを提供するものである。
【００１４】
【課題を解決するための手段】第１の発明は、前記課題
を解決するために、複数のワード線及び複数のビット線
対の各交差箇所にそれぞれ接続されマトリクス状に配列
された複数のメモリセルと、センス駆動信号に基づき前
記各ビット線対の電位差をそれぞれ検知・増幅する複数
のセンスアンプと、前記各ビット線対にそれぞれ接続さ
れた複数のラッチ回路と、データ転送制御信号に基づき
前記各センスアンプと前記各ラッチ回路との間のデータ
の転送を行うデータ転送ゲートと、前記各ラッチ回路と
データ線との間でデータをそれぞれ選択的に転送する複
数の選択ゲートとを、備えたシリアルアクセスメモリに
おいて、次のような手段を講じている。
を解決するために、複数のワード線及び複数のビット線
対の各交差箇所にそれぞれ接続されマトリクス状に配列
された複数のメモリセルと、センス駆動信号に基づき前
記各ビット線対の電位差をそれぞれ検知・増幅する複数
のセンスアンプと、前記各ビット線対にそれぞれ接続さ
れた複数のラッチ回路と、データ転送制御信号に基づき
前記各センスアンプと前記各ラッチ回路との間のデータ
の転送を行うデータ転送ゲートと、前記各ラッチ回路と
データ線との間でデータをそれぞれ選択的に転送する複
数の選択ゲートとを、備えたシリアルアクセスメモリに
おいて、次のような手段を講じている。
【００１５】即ち、第１の発明では、電源に接続され、
センス制御信号によりオン，オフ動作して前記センス駆
動信号を前記各センスアンプに供給するセンス駆動トラ
ンジスタと、データ転送時のみ前記転送制御信号によっ
て前記センス駆動トランジスタ側のドライブ能力を大き
くする駆動能力可変手段とを、設けている。第２の発明
では、第１の発明の駆動能力可変手段を、前記センス駆
動トランジスタに並列接続され前記転送制御信号によっ
てオン，オフ動作する転送補償用トランジスタで構成し
ている。
センス制御信号によりオン，オフ動作して前記センス駆
動信号を前記各センスアンプに供給するセンス駆動トラ
ンジスタと、データ転送時のみ前記転送制御信号によっ
て前記センス駆動トランジスタ側のドライブ能力を大き
くする駆動能力可変手段とを、設けている。第２の発明
では、第１の発明の駆動能力可変手段を、前記センス駆
動トランジスタに並列接続され前記転送制御信号によっ
てオン，オフ動作する転送補償用トランジスタで構成し
ている。
【００１６】
【作用】第１の発明によれば、以上のようにシリアルア
クセスメモリを構成したので、センス時においてセンス
駆動トランジスタによって小さなドライブ能力でセンス
アンプが駆動される。そのため、センス時の電源及びグ
ランドノイズが小さくなる。センスアンプによってビッ
ト線対上の電位差を検知・増幅し、それをデータ転送ゲ
ートを介してラッチ回路へ転送する際、駆動能力可変手
段によってセンス駆動トランジスタのドライブ能力が大
きくなるため、該センスアンプ側のデータが該データ転
送ゲートを介してラッチ回路側へ的確に転送される。デ
ータ転送ゲートがオフ状態となり、選択ゲートがオン状
態になると、ラッチ回路に保持されたデータがデータ線
へ高速に出力される。
クセスメモリを構成したので、センス時においてセンス
駆動トランジスタによって小さなドライブ能力でセンス
アンプが駆動される。そのため、センス時の電源及びグ
ランドノイズが小さくなる。センスアンプによってビッ
ト線対上の電位差を検知・増幅し、それをデータ転送ゲ
ートを介してラッチ回路へ転送する際、駆動能力可変手
段によってセンス駆動トランジスタのドライブ能力が大
きくなるため、該センスアンプ側のデータが該データ転
送ゲートを介してラッチ回路側へ的確に転送される。デ
ータ転送ゲートがオフ状態となり、選択ゲートがオン状
態になると、ラッチ回路に保持されたデータがデータ線
へ高速に出力される。
【００１７】第２の発明では、センスアンプ側からラッ
チ回路へのデータ転送時に、データ転送ゲートをオン状
態にするための転送制御信号によって転送補償用トラン
ジスタをオンし、センス駆動トランジスタ側のドライブ
能力を大きくする。これにより、センスアンプ側のドラ
イブ能力がラッチ回路側のドライブ能力よりも大きくな
って確実なデータ転送が行える。従って、前記課題を解
決できるのである。
チ回路へのデータ転送時に、データ転送ゲートをオン状
態にするための転送制御信号によって転送補償用トラン
ジスタをオンし、センス駆動トランジスタ側のドライブ
能力を大きくする。これにより、センスアンプ側のドラ
イブ能力がラッチ回路側のドライブ能力よりも大きくな
って確実なデータ転送が行える。従って、前記課題を解
決できるのである。
【００１８】
【実施例】図１は、本発明の実施例を示すシリアルアク
セスメモリの回路図であり、従来の図２中の要素と共通
の要素には共通の符号が付されている。このシリアルア
クセスメモリでは、ＳＡＭ部３０側の各ラッチ回路３１
に従来通りのドライブ能力を持たせ、ＲＡＭ部１０側の
センス駆動用ＮＭＯＳ１３ａ及びＰＭＯＳ１３ｂに代え
て、それよりもゲート幅を小さくしたドライブ能力の小
さなセンス駆動用ＮＭＯＳ４３ａ及びＰＭＯＳ４３ｂを
設けている。このＮＭＯＳ４３ａは、ドレインがＧＮＤ
に接続され、センス制御信号φＮでゲート制御されてセ
ンス駆動信号ＳＮを各センスアンプ１２へ供給するトラ
ンジスタである。ＰＭＯＳ４３ｂは、ドレインが電源Ｖ
ＣＣに接続され、センス制御信号φＰでゲート制御され
てセンス駆動信号ＳＰを各センスアンプ１２へ供給する
トランジスタである。
セスメモリの回路図であり、従来の図２中の要素と共通
の要素には共通の符号が付されている。このシリアルア
クセスメモリでは、ＳＡＭ部３０側の各ラッチ回路３１
に従来通りのドライブ能力を持たせ、ＲＡＭ部１０側の
センス駆動用ＮＭＯＳ１３ａ及びＰＭＯＳ１３ｂに代え
て、それよりもゲート幅を小さくしたドライブ能力の小
さなセンス駆動用ＮＭＯＳ４３ａ及びＰＭＯＳ４３ｂを
設けている。このＮＭＯＳ４３ａは、ドレインがＧＮＤ
に接続され、センス制御信号φＮでゲート制御されてセ
ンス駆動信号ＳＮを各センスアンプ１２へ供給するトラ
ンジスタである。ＰＭＯＳ４３ｂは、ドレインが電源Ｖ
ＣＣに接続され、センス制御信号φＰでゲート制御され
てセンス駆動信号ＳＰを各センスアンプ１２へ供給する
トランジスタである。
【００１９】さらに、本実施例ではセンス駆動用ＮＭＯ
Ｓ４３ａ及びＰＭＯＳ４３ｂと並列に、転送補償用ＮＭ
ＯＳ４４ａ及びＰＭＯＳ４４ｂをそれぞれ接続し、デー
タ転送制御信号ＤＴでＮＭＯＳ４４ａをオン，オフ制御
すると共に、該データ転送制御信号ＤＴをインバータ４
５で反転してＰＭＯＳ４４ｂをオン，オフ制御するよう
になっている。その他の回路構成は、従来の図２と同一
である。
Ｓ４３ａ及びＰＭＯＳ４３ｂと並列に、転送補償用ＮＭ
ＯＳ４４ａ及びＰＭＯＳ４４ｂをそれぞれ接続し、デー
タ転送制御信号ＤＴでＮＭＯＳ４４ａをオン，オフ制御
すると共に、該データ転送制御信号ＤＴをインバータ４
５で反転してＰＭＯＳ４４ｂをオン，オフ制御するよう
になっている。その他の回路構成は、従来の図２と同一
である。
【００２０】次に、動作を説明する。メモリセル１１に
記憶されたデータを読出す場合、図示しないデコーダで
ワード線ＷＬが“Ｈ”レベルとなり、メモリセル１１内
のＮＭＯＳ１１ａがオンし、キャパシタ１１ｂの蓄積電
荷がビット線ＢＬａ，ＢＬｂ対へ出力され、該ＢＬａ，
ＢＬｂ対に微小な電位差が生じる。
記憶されたデータを読出す場合、図示しないデコーダで
ワード線ＷＬが“Ｈ”レベルとなり、メモリセル１１内
のＮＭＯＳ１１ａがオンし、キャパシタ１１ｂの蓄積電
荷がビット線ＢＬａ，ＢＬｂ対へ出力され、該ＢＬａ，
ＢＬｂ対に微小な電位差が生じる。
【００２１】センス制御信号φＮが“Ｈ”レベル、φＰ
が“Ｌ”レベルになると、センス駆動用ＮＭＯＳ４３ａ
及びＰＭＯＳ４３ｂがオンし、“Ｌ”レベルのセンス駆
動信号ＳＮ及び“Ｈ”レベルのセンス駆動信号ＳＰが各
センスアンプ１２へ供給され、それらのセンスアンプ１
２が動作する。各センスアンプ１２が動作すると、ビッ
ト線ＢＬａ，ＢＬｂ対上の微小な電位差が増幅され、そ
のビット線ＢＬａ，ＢＬｂ対の一方が“Ｈ”レベル、他
方が“Ｌ”レベルとなる。
が“Ｌ”レベルになると、センス駆動用ＮＭＯＳ４３ａ
及びＰＭＯＳ４３ｂがオンし、“Ｌ”レベルのセンス駆
動信号ＳＮ及び“Ｈ”レベルのセンス駆動信号ＳＰが各
センスアンプ１２へ供給され、それらのセンスアンプ１
２が動作する。各センスアンプ１２が動作すると、ビッ
ト線ＢＬａ，ＢＬｂ対上の微小な電位差が増幅され、そ
のビット線ＢＬａ，ＢＬｂ対の一方が“Ｈ”レベル、他
方が“Ｌ”レベルとなる。
【００２２】次に、データ転送制御信号ＤＴが“Ｈ”レ
ベルになると、データ転送用ＮＭＯＳ２０ａ，２０ｂ対
がオン状態になると共に、転送補償用ＮＭＯＳ４４ａ及
びＰＭＯＳ４４ｂがオン状態となる。これにより、セン
スアンプ１２のセンス駆動能力が向上し、ビット線ＢＬ
ａ，ＢＬｂ対上のデータがデータ転送用ＮＭＯＳ２０
ａ，２０ｂ対を通してＳＡＭ部３０側の各ラッチ回路３
１のノード３２ａ，３２ｂへ送られ、該ラッチ回路３１
でラッチされる。
ベルになると、データ転送用ＮＭＯＳ２０ａ，２０ｂ対
がオン状態になると共に、転送補償用ＮＭＯＳ４４ａ及
びＰＭＯＳ４４ｂがオン状態となる。これにより、セン
スアンプ１２のセンス駆動能力が向上し、ビット線ＢＬ
ａ，ＢＬｂ対上のデータがデータ転送用ＮＭＯＳ２０
ａ，２０ｂ対を通してＳＡＭ部３０側の各ラッチ回路３
１のノード３２ａ，３２ｂへ送られ、該ラッチ回路３１
でラッチされる。
【００２３】その後、データ転送制御信号ＤＴが“Ｌ”
レベルになってデータ転送用ＮＭＯＳ２０ａ，２０ｂ対
がオフ状態になっても、読出しデータがラッチ回路３１
に保持される。そして、図示しないデコーダ等によって
選択された選択信号ＣＳが“Ｈ”レベルになると、選択
用のＮＭＯＳ３３ａ，３３ｂ対がオン状態となり、ラッ
チ回路３１に保持されたデータが、該選択用ＮＭＯＳ３
３ａ，３３ｂ対を介してデータ線ＤＬａ，ＤＬｂ対へ出
力される。
レベルになってデータ転送用ＮＭＯＳ２０ａ，２０ｂ対
がオフ状態になっても、読出しデータがラッチ回路３１
に保持される。そして、図示しないデコーダ等によって
選択された選択信号ＣＳが“Ｈ”レベルになると、選択
用のＮＭＯＳ３３ａ，３３ｂ対がオン状態となり、ラッ
チ回路３１に保持されたデータが、該選択用ＮＭＯＳ３
３ａ，３３ｂ対を介してデータ線ＤＬａ，ＤＬｂ対へ出
力される。
【００２４】以上のように、本実施例では次のような利
点を有している。 （ｉ） センス駆動用ＮＭＯＳ４３ａ及びＰＭＯＳ４３
ｂは、従来よりゲート幅が小さくドライブ能力が小さい
ため、センス時の電源ＶＣＣ及びＧＮＤノイズが従来よ
り小さくなる。 （ii） センスアンプ１２からラッチ回路３１へのデー
タ転送時に、従来の回路では、該ラッチ回路３１のデー
タによってセンスアンプ１２が逆転するおそれがあった
が、データ転送制御信号ＤＴによってデータ転送中のみ
転送補償用ＮＭＯＳ４４ａ及びＰＭＯＳ４４ｂがオン状
態となってセンスドライブ能力が大きくなるため、前記
のようなデータの逆転のおそれがなく、データ転送を確
実に行える。 （iii) ＳＡＭ部３０側のラッチ回路３１のドライブ能
力を従来より大きくすることが可能となり、それによっ
てデータ線ＤＬａ，ＤＬｂ対への出力速度を高速化でき
る。 （iv） 転送補償用ＮＭＯＳ４４ａ及びＰＭＯＳ４ｂ
は、データ転送制御信号ＤＴでゲート制御しているの
で、タイミング調整が不要になると共に、信号線の数が
増大しないので、制御が簡単になるという利点もある。
点を有している。 （ｉ） センス駆動用ＮＭＯＳ４３ａ及びＰＭＯＳ４３
ｂは、従来よりゲート幅が小さくドライブ能力が小さい
ため、センス時の電源ＶＣＣ及びＧＮＤノイズが従来よ
り小さくなる。 （ii） センスアンプ１２からラッチ回路３１へのデー
タ転送時に、従来の回路では、該ラッチ回路３１のデー
タによってセンスアンプ１２が逆転するおそれがあった
が、データ転送制御信号ＤＴによってデータ転送中のみ
転送補償用ＮＭＯＳ４４ａ及びＰＭＯＳ４４ｂがオン状
態となってセンスドライブ能力が大きくなるため、前記
のようなデータの逆転のおそれがなく、データ転送を確
実に行える。 （iii) ＳＡＭ部３０側のラッチ回路３１のドライブ能
力を従来より大きくすることが可能となり、それによっ
てデータ線ＤＬａ，ＤＬｂ対への出力速度を高速化でき
る。 （iv） 転送補償用ＮＭＯＳ４４ａ及びＰＭＯＳ４ｂ
は、データ転送制御信号ＤＴでゲート制御しているの
で、タイミング調整が不要になると共に、信号線の数が
増大しないので、制御が簡単になるという利点もある。
【００２５】なお、本発明は、上記実施例に限定され
ず、種々の変形が可能である。その変形例としては、例
えば次のようなものがある。 （ａ）上記実施例では、ドライブ能力可変手段を転送補
償用ＮＭＯＳ４４ａ及びＰＭＯＳ４４ｂで構成したが、
これに代えて、センス駆動用ＮＭＯＳ４３ａ及びＰＭＯ
Ｓ４３ｂに従来と同様のドライブ能力を持たせ、センス
時には小さなセンス制御信号φＮ，φＰによって該ＮＭ
ＯＳ４３ａ及びＰＭＯＳ４３ｂをゲート制御して小さな
ドライブ能力でセンスアンプ１２を駆動し、データ転送
時に、データ転送制御信号ＤＴに基づきゲート回路等を
介して該センス制御信号φＮ，φＰを大きくし、該ＮＭ
ＯＳ４３ａ及びＰＭＯＳ４３ｂのドライブ能力を大きく
する構成にしても、上記実施例とほぼ同様の利点が得ら
れる。 （ｂ） 図１のＲＡＭ部１０側のメモリセル１１あるい
はセンスアンプ１２を他のトランジスタ構成にしたり、
さらにＳＡＭ部３０側のラッチ回路３１を他のトランジ
スタ構成にする等、種々の変形が可能である。
ず、種々の変形が可能である。その変形例としては、例
えば次のようなものがある。 （ａ）上記実施例では、ドライブ能力可変手段を転送補
償用ＮＭＯＳ４４ａ及びＰＭＯＳ４４ｂで構成したが、
これに代えて、センス駆動用ＮＭＯＳ４３ａ及びＰＭＯ
Ｓ４３ｂに従来と同様のドライブ能力を持たせ、センス
時には小さなセンス制御信号φＮ，φＰによって該ＮＭ
ＯＳ４３ａ及びＰＭＯＳ４３ｂをゲート制御して小さな
ドライブ能力でセンスアンプ１２を駆動し、データ転送
時に、データ転送制御信号ＤＴに基づきゲート回路等を
介して該センス制御信号φＮ，φＰを大きくし、該ＮＭ
ＯＳ４３ａ及びＰＭＯＳ４３ｂのドライブ能力を大きく
する構成にしても、上記実施例とほぼ同様の利点が得ら
れる。 （ｂ） 図１のＲＡＭ部１０側のメモリセル１１あるい
はセンスアンプ１２を他のトランジスタ構成にしたり、
さらにＳＡＭ部３０側のラッチ回路３１を他のトランジ
スタ構成にする等、種々の変形が可能である。
【００２６】
【発明の効果】以上詳細に説明したように、第１の発明
によれば、センス駆動トランジスタのゲート幅等を小さ
くしてドライブ能力を小さくすることにより、センス時
の電源及びグランドノイズを小さくできる。しかも、デ
ータ転送時には駆動能力可変手段によってセンス駆動ト
ランジスタのドライブ能力が大きくなるため、ラッチ回
路側のデータによってセンスアンプが逆転するおそれが
なく、該センスアンプからラッチ回路へ的確にデータ転
送を行うことができる。
によれば、センス駆動トランジスタのゲート幅等を小さ
くしてドライブ能力を小さくすることにより、センス時
の電源及びグランドノイズを小さくできる。しかも、デ
ータ転送時には駆動能力可変手段によってセンス駆動ト
ランジスタのドライブ能力が大きくなるため、ラッチ回
路側のデータによってセンスアンプが逆転するおそれが
なく、該センスアンプからラッチ回路へ的確にデータ転
送を行うことができる。
【００２７】さらに、ラッチ回路のドライブ能力を従来
より大きくすることが可能になり、それによってデータ
線への出力速度を高速化できる。その上、駆動能力可変
手段は、転送制御信号によってセンス駆動トランジスタ
のドライブ能力を変える構成であるため、タイミング制
御が不要になると共に、制御線の数が増えないので、デ
ータ転送時の制御が簡単になる。
より大きくすることが可能になり、それによってデータ
線への出力速度を高速化できる。その上、駆動能力可変
手段は、転送制御信号によってセンス駆動トランジスタ
のドライブ能力を変える構成であるため、タイミング制
御が不要になると共に、制御線の数が増えないので、デ
ータ転送時の制御が簡単になる。
【００２８】第２の発明によれば、駆動能力可変手段を
転送補償用トランジスタで構成しているので、センスア
ンプに対するドライブ能力を、簡単な構成で容易に変え
ることができる。
転送補償用トランジスタで構成しているので、センスア
ンプに対するドライブ能力を、簡単な構成で容易に変え
ることができる。
【図１】本発明の実施例を示すシリアルアクセスメモリ
の回路図である。
の回路図である。
【図２】従来のシリアルアクセスメモリの回路図であ
る。
る。
１０ ＲＡＭ部 １１ メモリセル １２ センスアンプ ２０ａ，２０ｂ データ転送用ＮＭＯＳ ３０ ＳＡＭ部 ３１ ラッチ回路 ３３ａ，３３ｂ 選択用ＮＭＯＳ ４３ａ センス駆動用ＮＭＯＳ ４３ｂ センス駆動用ＰＭＯＳ ４４ａ 転送補償用ＮＭＯＳ ４４ｂ 転送補償用ＰＭＯＳ
Claims (2)
- 【請求項１】 複数のワード線及び複数のビット線対の
各交差箇所にそれぞれ接続されマトリクス状に配列され
た複数のメモリセルと、センス駆動信号に基づき前記各
ビット線対の電位差をそれぞれ検知・増幅する複数のセ
ンスアンプと、前記各ビット線対にそれぞれ接続された
複数のラッチ回路と、データ転送制御信号に基づき前記
各センスアンプと前記各ラッチ回路との間のデータの転
送を行うデータ転送ゲートと、前記各ラッチ回路とデー
タ線との間でデータをそれぞれ選択的に転送する複数の
選択ゲートとを、備えたシリアルアクセスメモリにおい
て、 電源に接続されセンス制御信号によりオン，オフ動作し
て前記センス駆動信号を前記各センスアンプに供給する
センス駆動トランジスタと、 データ転送時のみ前記転送制御信号によって前記センス
駆動トランジスタ側の駆動能力を大きくする駆動能力可
変手段とを、 設けたことを特徴とするシリアルアクセスメモリ。 - 【請求項２】 請求項１記載のシリアルアクセスメモリ
において、 前記駆動能力可変手段は、前記センス駆動トランジスタ
に並列接続され前記転送制御信号によってオン，オフ動
作する転送補償用トランジスタで構成したことを特徴と
するシリアルアクセスメモリ。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP03336441A JP3105319B2 (ja) | 1991-12-19 | 1991-12-19 | シリアルアクセスメモリ |
| US07/985,595 US5361236A (en) | 1991-12-19 | 1992-12-03 | Serial access memory |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP03336441A JP3105319B2 (ja) | 1991-12-19 | 1991-12-19 | シリアルアクセスメモリ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05166374A true JPH05166374A (ja) | 1993-07-02 |
| JP3105319B2 JP3105319B2 (ja) | 2000-10-30 |
Family
ID=18299173
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP03336441A Expired - Fee Related JP3105319B2 (ja) | 1991-12-19 | 1991-12-19 | シリアルアクセスメモリ |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5361236A (ja) |
| JP (1) | JP3105319B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07201171A (ja) * | 1993-12-10 | 1995-08-04 | Internatl Business Mach Corp <Ibm> | ブロック上書き式半導体メモリ回路 |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3547466B2 (ja) * | 1993-11-29 | 2004-07-28 | 株式会社東芝 | メモリ装置、シリアル‐パラレルデータ変換回路、メモリ装置にデータを書き込む方法、およびシリアル‐パラレルデータ変換方法 |
| KR0165159B1 (ko) * | 1994-07-28 | 1999-02-01 | 사또 후미오 | 반도체 기억 장치 |
| JP2783214B2 (ja) * | 1995-09-18 | 1998-08-06 | 日本電気株式会社 | 半導体メモリ装置 |
| JP3711315B2 (ja) * | 1998-04-28 | 2005-11-02 | 株式会社 沖マイクロデザイン | 半導体集積回路 |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5170374A (en) * | 1981-05-13 | 1992-12-08 | Hitachi, Ltd. | Semiconductor memory |
| US4817054A (en) * | 1985-12-04 | 1989-03-28 | Advanced Micro Devices, Inc. | High speed RAM based data serializers |
| JPS62231495A (ja) * | 1986-03-31 | 1987-10-12 | Toshiba Corp | 半導体記憶装置 |
| US5148399A (en) * | 1988-06-28 | 1992-09-15 | Oki Electric Industry Co., Ltd. | Sense amplifier circuitry selectively separable from bit lines for dynamic random access memory |
| JPH0325791A (ja) * | 1989-06-23 | 1991-02-04 | Mitsubishi Electric Corp | 半導体メモリ装置 |
| DE69025284T2 (de) * | 1989-12-01 | 1996-06-27 | Matsushita Electronics Corp | Halbleiterspeicher dynamischen Typs |
-
1991
- 1991-12-19 JP JP03336441A patent/JP3105319B2/ja not_active Expired - Fee Related
-
1992
- 1992-12-03 US US07/985,595 patent/US5361236A/en not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07201171A (ja) * | 1993-12-10 | 1995-08-04 | Internatl Business Mach Corp <Ibm> | ブロック上書き式半導体メモリ回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| US5361236A (en) | 1994-11-01 |
| JP3105319B2 (ja) | 2000-10-30 |
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