JPH05166376A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JPH05166376A JPH05166376A JP3336439A JP33643991A JPH05166376A JP H05166376 A JPH05166376 A JP H05166376A JP 3336439 A JP3336439 A JP 3336439A JP 33643991 A JP33643991 A JP 33643991A JP H05166376 A JPH05166376 A JP H05166376A
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- 230000007704 transition Effects 0.000 claims abstract description 7
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Abstract
(57)【要約】
【目的】 半導体記憶装置等の半導体集積回路装置にお
いて、データ書込み動作における誤書込みの要因を除去
し、十分なデータホールド時間を常に確保する。 【構成】 入力データＤｉｎの遷移区間でのトランスフ
ァゲート１２０の動作を、一致回路１１０及びトランス
ファゲート制御回路８０によって禁止し、この入力デー
タ遷移区間、ラッチ回路１３０を動作させてトランスフ
ァゲート１２０の出力側に接続された書込みデータ線１
２５上の前サイクルの書込みデータＤＡを保持し、デー
タホールド時間の常に安定したマージン確保を行う。
いて、データ書込み動作における誤書込みの要因を除去
し、十分なデータホールド時間を常に確保する。 【構成】 入力データＤｉｎの遷移区間でのトランスフ
ァゲート１２０の動作を、一致回路１１０及びトランス
ファゲート制御回路８０によって禁止し、この入力デー
タ遷移区間、ラッチ回路１３０を動作させてトランスフ
ァゲート１２０の出力側に接続された書込みデータ線１
２５上の前サイクルの書込みデータＤＡを保持し、デー
タホールド時間の常に安定したマージン確保を行う。
Description
【０００１】
【産業上の利用分野】本発明は、フリップフロップ構造
のメモリセルを有するスタティックＲＡＭ（ランダム・
アクセス・メモリ）等の半導体記憶装置等といった半導
体集積回路装置に関するものである。
のメモリセルを有するスタティックＲＡＭ（ランダム・
アクセス・メモリ）等の半導体記憶装置等といった半導
体集積回路装置に関するものである。
【０００２】
【従来の技術】従来、半導体集積回路装置の一つである
例えばスタテックＲＡＭのメモリライト（書込み）制御
方式では、反転ライトイネーブル信号ＷＥと入力データ
Ｄｉｎとの相互関係にてライトタイミング（書込み時
刻）が決定され、その反転ライトイネーブル信号ＷＥの
立上りによってメモリライトを行っている。ライトイネ
ーブル回路及びデータ入力回路には、それぞれ遅延成分
が付加されており、選択されたワード線の立上り以降
に、正しい書込みデータがメモリセルに書込まれるよう
に設計される。このような従来のスタテックＲＡＭの一
構成例を図２及び図３に示す。図２は、半導体集積回路
装置の一つである従来のスタテックＲＡＭのメモリセル
マトリクス部における概略の回路図である。
例えばスタテックＲＡＭのメモリライト（書込み）制御
方式では、反転ライトイネーブル信号ＷＥと入力データ
Ｄｉｎとの相互関係にてライトタイミング（書込み時
刻）が決定され、その反転ライトイネーブル信号ＷＥの
立上りによってメモリライトを行っている。ライトイネ
ーブル回路及びデータ入力回路には、それぞれ遅延成分
が付加されており、選択されたワード線の立上り以降
に、正しい書込みデータがメモリセルに書込まれるよう
に設計される。このような従来のスタテックＲＡＭの一
構成例を図２及び図３に示す。図２は、半導体集積回路
装置の一つである従来のスタテックＲＡＭのメモリセル
マトリクス部における概略の回路図である。
【０００３】このメモリセルマトリクス部では、複数の
ワード線ＷＬ１〜ＷＬｎと、複数対の相補的なビット線
ＢＬ１ａ，ＢＬ１ｂ〜ＢＬｎａ，ＢＬｎｂ対とを有し、
それらの各交差箇所には、メモリセル１11〜１n1，…，
１1n〜１nnがそれぞれ接続されている。各ビット線ＢＬ
１ａ，ＢＬ１ｂ〜ＢＬｎａ，ＢＬｎｂ対の一端には、負
荷用のＮチャネル型ＭＯＳトランジスタ（以下、ＮＭＯ
Ｓという）２1a，２1b〜２na，２nb対がそれぞれ接続さ
れ、他端には、各カラム線ＣＬ1 〜ＣＬn によってオ
ン，オフ動作する各トランスファゲート用のＮＭＯＳ３
1a，３1b〜３na，３nb対を介して相補的なデータ線ＤＢ
ａ，ＤＢｂ対が接続されている。データ線ＤＢａ，ＤＢ
ｂ対の一端には、図３に示すメモリライト制御回路がイ
ンバータ４，５を介して接続され、該データ線ＤＢａ，
ＤＢｂ対の他端には、図示しないデータ出力回路が接続
されている。
ワード線ＷＬ１〜ＷＬｎと、複数対の相補的なビット線
ＢＬ１ａ，ＢＬ１ｂ〜ＢＬｎａ，ＢＬｎｂ対とを有し、
それらの各交差箇所には、メモリセル１11〜１n1，…，
１1n〜１nnがそれぞれ接続されている。各ビット線ＢＬ
１ａ，ＢＬ１ｂ〜ＢＬｎａ，ＢＬｎｂ対の一端には、負
荷用のＮチャネル型ＭＯＳトランジスタ（以下、ＮＭＯ
Ｓという）２1a，２1b〜２na，２nb対がそれぞれ接続さ
れ、他端には、各カラム線ＣＬ1 〜ＣＬn によってオ
ン，オフ動作する各トランスファゲート用のＮＭＯＳ３
1a，３1b〜３na，３nb対を介して相補的なデータ線ＤＢ
ａ，ＤＢｂ対が接続されている。データ線ＤＢａ，ＤＢ
ｂ対の一端には、図３に示すメモリライト制御回路がイ
ンバータ４，５を介して接続され、該データ線ＤＢａ，
ＤＢｂ対の他端には、図示しないデータ出力回路が接続
されている。
【０００４】図３は、従来の図２のライト制御回路の構
成例を示す回路図である。このメモリライト制御回路
は、反転ライトイネーブル信号ＷＥを反転する複数段の
バッファ用インバータ１１〜１３を有し、その出力側に
は、ライトイネーブル遅延回路２０及び２入力ＮＡＮＤ
ゲート３０が接続されている。ライトイネーブル遅延回
路２０は、反転ライトイネーブル信号ＷＥを所定時間遅
らせる回路であり、複数段のインバータ２１〜２４及び
キャパシタ２５，２６で構成されている。２入力ＮＡＮ
Ｄゲート３０は、ライトイネーブル遅延回路２０の出力
と、インバータ１３の出力との否定論理積を求めて、反
転内部ライトイネーブル信号Ｗを出力する回路である。
成例を示す回路図である。このメモリライト制御回路
は、反転ライトイネーブル信号ＷＥを反転する複数段の
バッファ用インバータ１１〜１３を有し、その出力側に
は、ライトイネーブル遅延回路２０及び２入力ＮＡＮＤ
ゲート３０が接続されている。ライトイネーブル遅延回
路２０は、反転ライトイネーブル信号ＷＥを所定時間遅
らせる回路であり、複数段のインバータ２１〜２４及び
キャパシタ２５，２６で構成されている。２入力ＮＡＮ
Ｄゲート３０は、ライトイネーブル遅延回路２０の出力
と、インバータ１３の出力との否定論理積を求めて、反
転内部ライトイネーブル信号Ｗを出力する回路である。
【０００５】また、データ書込み用の入力データＤｉｎ
は、２段のインバータ３１，３２に入力され、その出力
側にデータ入力遅延回路４０が接続されている。データ
入力遅延回路４０は、入力データＤｉｎを所定時間遅ら
せて内部入力データＤを出力する回路であり、複数段の
インバータ４１〜４４及びキャパシタ４５〜４８で構成
され、その出力側にトランスファゲート５０を介してラ
イトアンプ６０が接続されている。
は、２段のインバータ３１，３２に入力され、その出力
側にデータ入力遅延回路４０が接続されている。データ
入力遅延回路４０は、入力データＤｉｎを所定時間遅ら
せて内部入力データＤを出力する回路であり、複数段の
インバータ４１〜４４及びキャパシタ４５〜４８で構成
され、その出力側にトランスファゲート５０を介してラ
イトアンプ６０が接続されている。
【０００６】トランスファゲート５０は、内部入力デー
タＤを反転するＰチャネル型ＭＯＳトランジスタ（以
下、ＰＭＯＳという）５１ａ及びＮＭＯＳ５１ｂからな
るＣＭＯＳインバータ５１と、該ＣＭＯＳインバータ５
１に流れる電源電流のオン，オフ制御を行うＰＭＯＳ５
２及びＮＭＯＳ５３と、反転内部ライトイネーブル信号
Ｗを反転してＮＭＯＳ５３をゲート制御するインバータ
５４とで、構成されている。ＰＭＯＳ５２は、反転内部
ライトイネーブル信号Ｗによってオン，オフ制御され
る。ＣＭＯＳインバータ５１の出力側には、該インバー
タ出力を増幅して図２のインバータ４へ供給するライト
アンプ６０が接続されている。
タＤを反転するＰチャネル型ＭＯＳトランジスタ（以
下、ＰＭＯＳという）５１ａ及びＮＭＯＳ５１ｂからな
るＣＭＯＳインバータ５１と、該ＣＭＯＳインバータ５
１に流れる電源電流のオン，オフ制御を行うＰＭＯＳ５
２及びＮＭＯＳ５３と、反転内部ライトイネーブル信号
Ｗを反転してＮＭＯＳ５３をゲート制御するインバータ
５４とで、構成されている。ＰＭＯＳ５２は、反転内部
ライトイネーブル信号Ｗによってオン，オフ制御され
る。ＣＭＯＳインバータ５１の出力側には、該インバー
タ出力を増幅して図２のインバータ４へ供給するライト
アンプ６０が接続されている。
【０００７】次に、図２及び図３の動作を図４を参照し
つつ説明する。図４は図３の動作タイムチャートであ
る。ｔwcはライトサイクル時間、ｔasはアドレスＡＤの
セットアップ時間、ｔdhはデータホールド時間（＝ライ
トマージン）、Ｒはワード線ＷＬ１〜ＷＬｎの活性化時
刻（例えば、立上り時刻）、６１は内部入力データＤの
誤書込み無しのときの波形、６２は誤書込みのおそれの
あるときの波形である。
つつ説明する。図４は図３の動作タイムチャートであ
る。ｔwcはライトサイクル時間、ｔasはアドレスＡＤの
セットアップ時間、ｔdhはデータホールド時間（＝ライ
トマージン）、Ｒはワード線ＷＬ１〜ＷＬｎの活性化時
刻（例えば、立上り時刻）、６１は内部入力データＤの
誤書込み無しのときの波形、６２は誤書込みのおそれの
あるときの波形である。
【０００８】次に、動作を説明する。例えば、図２のメ
モリセル１11に入力データＤｉｎを書込む場合、アドレ
スＡＤが遷移した後、アドレスセットアップ時間ｔasを
おいて反転ライトイネーブル信号ＷＥを立下げる。反転
ライトイネーブル信号ＷＥが立下ると、それがライトイ
ネーブル遅延回路２０で遅延される。入力データＤｉｎ
をセットアップすると、該入力データＤｉｎがデータ入
力遅延回路４０で遅延される。
モリセル１11に入力データＤｉｎを書込む場合、アドレ
スＡＤが遷移した後、アドレスセットアップ時間ｔasを
おいて反転ライトイネーブル信号ＷＥを立下げる。反転
ライトイネーブル信号ＷＥが立下ると、それがライトイ
ネーブル遅延回路２０で遅延される。入力データＤｉｎ
をセットアップすると、該入力データＤｉｎがデータ入
力遅延回路４０で遅延される。
【０００９】反転ライトイネーブル信号ＷＥがライトイ
ネーブル遅延回路２０で一定時間遅れ、ＮＡＮＤゲート
３０から出力される反転内部ライトイネーブル信号Ｗが
立下り、トランスファーゲート５０内のＰＭＯＳ５２及
びＮＭＯＳ５３がオンし、インバータ５１が動作状態と
なる。入力データＤｉｎがデータ入力遅延回路４０で遅
延され、その遅延された内部入力データＤが、インバー
タ５１で反転され、ライトアンプ６０で増幅された後、
インバータ４，５で相補的な書込みデータとなってデー
タ線ＤＢａ，ＤＢｂ対へ送られる。
ネーブル遅延回路２０で一定時間遅れ、ＮＡＮＤゲート
３０から出力される反転内部ライトイネーブル信号Ｗが
立下り、トランスファーゲート５０内のＰＭＯＳ５２及
びＮＭＯＳ５３がオンし、インバータ５１が動作状態と
なる。入力データＤｉｎがデータ入力遅延回路４０で遅
延され、その遅延された内部入力データＤが、インバー
タ５１で反転され、ライトアンプ６０で増幅された後、
インバータ４，５で相補的な書込みデータとなってデー
タ線ＤＢａ，ＤＢｂ対へ送られる。
【００１０】アドレスＡＤが図示しないデコーダでデコ
ードされ、ワード線ＷＬ１が図４のＲ点で立下り、メモ
リセル１11がアクセス可能状態になる。反転ライトイネ
ーブル信号ＷＥが立上ると、それがインバータ１１〜１
３及びＮＡＮＤゲート３０へ伝えられ、該ＮＡＮＤゲー
ト３０から出力される反転内部ライトイネーブル信号Ｗ
が直ちに立上り、トランスファゲート５０内のＰＭＯＳ
５２及びＮＭＯＳ５３がオフし、インバータ５１がオフ
状態となる。これにより、データ線ＤＢａ，ＤＢｂ対上
の書込みデータが、アドレスＡＤにより選択されたカラ
ム線ＣＬ１でオン状態となったトランスファゲート用Ｎ
ＭＯＳ３1a，３1bを介して、メモリセル１11に書込まれ
る。
ードされ、ワード線ＷＬ１が図４のＲ点で立下り、メモ
リセル１11がアクセス可能状態になる。反転ライトイネ
ーブル信号ＷＥが立上ると、それがインバータ１１〜１
３及びＮＡＮＤゲート３０へ伝えられ、該ＮＡＮＤゲー
ト３０から出力される反転内部ライトイネーブル信号Ｗ
が直ちに立上り、トランスファゲート５０内のＰＭＯＳ
５２及びＮＭＯＳ５３がオフし、インバータ５１がオフ
状態となる。これにより、データ線ＤＢａ，ＤＢｂ対上
の書込みデータが、アドレスＡＤにより選択されたカラ
ム線ＣＬ１でオン状態となったトランスファゲート用Ｎ
ＭＯＳ３1a，３1bを介して、メモリセル１11に書込まれ
る。
【００１１】メモリライト制御回路にライトイネーブル
遅延回路２０及びデータ入力遅延回路４０が設けられて
いる理由は、次のようである。例えば、反転ライトイネ
ーブル信号ＷＥが立下った後、図４のＲ点においてワー
ド線ＷＬ１〜ＷＬｎが立上がると、そのＲ点以前では前
アドレスＡＤのメモリセル１11〜１n1，…，１1n〜１nn
が選択されており、このＲ点以前に入力データＤｉｎを
遷移させると、該入力データＤｉｎが前アドレスＡＤの
メモリセルに書込まれてしまう。そのため、ライトイネ
ーブル遅延回路２０及びデータ入力遅延回路４０を設
け、ワード線ＷＬ１〜ＷＬｎの立上りに合わせて、反転
ライトイネーブル信号ＷＥ及び入力データＤｉｎをライ
トイネーブル遅延回路２０及びデータ入力遅延回路４０
でそれぞれ所定時間遅延させるようにしている。
遅延回路２０及びデータ入力遅延回路４０が設けられて
いる理由は、次のようである。例えば、反転ライトイネ
ーブル信号ＷＥが立下った後、図４のＲ点においてワー
ド線ＷＬ１〜ＷＬｎが立上がると、そのＲ点以前では前
アドレスＡＤのメモリセル１11〜１n1，…，１1n〜１nn
が選択されており、このＲ点以前に入力データＤｉｎを
遷移させると、該入力データＤｉｎが前アドレスＡＤの
メモリセルに書込まれてしまう。そのため、ライトイネ
ーブル遅延回路２０及びデータ入力遅延回路４０を設
け、ワード線ＷＬ１〜ＷＬｎの立上りに合わせて、反転
ライトイネーブル信号ＷＥ及び入力データＤｉｎをライ
トイネーブル遅延回路２０及びデータ入力遅延回路４０
でそれぞれ所定時間遅延させるようにしている。
【００１２】
【発明が解決しようとする課題】しかしながら、上記構
成の装置では、次のような課題があった。図３に示すよ
うに、メモリライト制御回路にライトイネーブル遅延回
路２０及びデータ入力遅延回路４０を設け、ワード線Ｗ
Ｌ１〜ＷＬｎの立上りに合わせて反転ライトイネーブル
信号ＷＥ及び入力データＤｉｎをそれぞれ所定時間遅延
させるようにしているため、実際に十分なデータホール
ド時間ｔdh（つまりライトマージン）を確保することが
難しい。そのため、反転内部ライトイネーブル信号Ｗの
立上りが遅すぎても、あるいは内部入力データＤの遷移
が速すぎても、誤書込みを起こすという問題がある。
成の装置では、次のような課題があった。図３に示すよ
うに、メモリライト制御回路にライトイネーブル遅延回
路２０及びデータ入力遅延回路４０を設け、ワード線Ｗ
Ｌ１〜ＷＬｎの立上りに合わせて反転ライトイネーブル
信号ＷＥ及び入力データＤｉｎをそれぞれ所定時間遅延
させるようにしているため、実際に十分なデータホール
ド時間ｔdh（つまりライトマージン）を確保することが
難しい。そのため、反転内部ライトイネーブル信号Ｗの
立上りが遅すぎても、あるいは内部入力データＤの遷移
が速すぎても、誤書込みを起こすという問題がある。
【００１３】即ち、図４のＲ２点以前で反転内部ライト
イネーブル信号Ｗが立上れば、その立上り時の内部入力
データＤがメモリセル１11〜１n1，…，１1n〜１nnに書
込まれるため、波形６１のように誤書込みが起らない。
しかし、回路定数の不都合等で、Ｒ１点以降で反転内部
ライトイネーブル信号Ｗが立上ると、波形６２のように
誤書込みのおそれがある。
イネーブル信号Ｗが立上れば、その立上り時の内部入力
データＤがメモリセル１11〜１n1，…，１1n〜１nnに書
込まれるため、波形６１のように誤書込みが起らない。
しかし、回路定数の不都合等で、Ｒ１点以降で反転内部
ライトイネーブル信号Ｗが立上ると、波形６２のように
誤書込みのおそれがある。
【００１４】本発明は、前記従来技術が持っていた課題
として、十分なデータホールド時間ｔdhを確保できない
ために、書込み動作において誤書込みのおそれが生じる
という点について解決した半導体集積回路装置を提供す
るものである。
として、十分なデータホールド時間ｔdhを確保できない
ために、書込み動作において誤書込みのおそれが生じる
という点について解決した半導体集積回路装置を提供す
るものである。
【００１５】
【課題を解決するための手段】本発明は、前記課題を解
決するために、複数のワード線及びビット線の各交差箇
所にそれぞれ接続された複数のメモリセルと、前記メモ
リセルに対する書込みデータを前記ワード線の活性化タ
イミングに合わせて所定時間遅延させるデータ入力遅延
回路と、ライトイネーブル信号又はその逆相ライトイネ
ーブル信号に基づきオン，オフ制御され、前記データ入
力遅延回路から出力される書込みデータを前記ビット線
側へ転送するトランスファゲートとを、備えた半導体記
憶装置等の半導体集積回路装置において、次のような手
段を講じている。
決するために、複数のワード線及びビット線の各交差箇
所にそれぞれ接続された複数のメモリセルと、前記メモ
リセルに対する書込みデータを前記ワード線の活性化タ
イミングに合わせて所定時間遅延させるデータ入力遅延
回路と、ライトイネーブル信号又はその逆相ライトイネ
ーブル信号に基づきオン，オフ制御され、前記データ入
力遅延回路から出力される書込みデータを前記ビット線
側へ転送するトランスファゲートとを、備えた半導体記
憶装置等の半導体集積回路装置において、次のような手
段を講じている。
【００１６】即ち、本発明では、前記データ入力遅延回
路の入力及び出力の一致／不一致状態を検出して前記書
込みデータの遷移状態に対応した一致信号又は不一致信
号を出力する一致回路と、前記一致回路の出力と前記ラ
イトイネーブル信号又は逆相ライトイネーブル信号とに
基づき前記トランスファゲートをオン，オフ制御するト
ランスファゲート制御回路と、前記一致回路の不一致信
号に基づき、前記トランスファゲートから出力される書
込みデータを所定時間保持するラッチ回路とを、設けて
いる。
路の入力及び出力の一致／不一致状態を検出して前記書
込みデータの遷移状態に対応した一致信号又は不一致信
号を出力する一致回路と、前記一致回路の出力と前記ラ
イトイネーブル信号又は逆相ライトイネーブル信号とに
基づき前記トランスファゲートをオン，オフ制御するト
ランスファゲート制御回路と、前記一致回路の不一致信
号に基づき、前記トランスファゲートから出力される書
込みデータを所定時間保持するラッチ回路とを、設けて
いる。
【００１７】
【作用】本発明によれば、以上のように半導体集積回路
装置を構成したので、データ入力遅延回路の入，出力間
に設けられた一致回路は、トランスファゲート制御回路
を介して入力データ遷移区間でのトランスファゲートの
動作を禁止し、この区間でラッチ回路を動作させる。こ
れにより、ラッチ回路は前サイクルの書込みデータを保
持し、データホールド時間ｔdhの常に安定したマージン
確保を行う。従って、前記課題を解決できるのである。
装置を構成したので、データ入力遅延回路の入，出力間
に設けられた一致回路は、トランスファゲート制御回路
を介して入力データ遷移区間でのトランスファゲートの
動作を禁止し、この区間でラッチ回路を動作させる。こ
れにより、ラッチ回路は前サイクルの書込みデータを保
持し、データホールド時間ｔdhの常に安定したマージン
確保を行う。従って、前記課題を解決できるのである。
【００１８】
【実施例】図１は本発明の実施例を示す半導体集積回路
装置の一つであるスタテックＲＡＭにおけるメモリライ
ト制御回路の構成ブロック図、及び図５はその構成例を
示す回路図である。
装置の一つであるスタテックＲＡＭにおけるメモリライ
ト制御回路の構成ブロック図、及び図５はその構成例を
示す回路図である。
【００１９】図１のメモリライト制御回路は、例えば従
来の図２のようなメモリセルマトリクス部のライト制御
を行うもので、反転ライトイネーブル信号ＷＥを反転す
る縦続接続された複数のインバータ７１〜７３を有し、
その出力側にトランスファゲート制御回路８０が接続さ
れている。トランスファゲート制御回路８０は、例えば
２入力ＮＡＮＤゲート８１で構成されている。
来の図２のようなメモリセルマトリクス部のライト制御
を行うもので、反転ライトイネーブル信号ＷＥを反転す
る縦続接続された複数のインバータ７１〜７３を有し、
その出力側にトランスファゲート制御回路８０が接続さ
れている。トランスファゲート制御回路８０は、例えば
２入力ＮＡＮＤゲート８１で構成されている。
【００２０】また、入力データＤｉｎには、それを反転
する縦続接続された複数のインバータ９１，９２が設け
られ、その出力側にデータ入力遅延回路１００が設けら
れている。データ入力遅延回路１００は、図２のワード
線ＷＬ１〜ＷＬｎの活性化時刻（例えば、立上り時刻）
等のタイミングをとるために入力データＤｉｎを所定時
間遅延する回路であり、この入，出力間には一致回路１
１０が接続されると共に、該データ入力遅延回路１００
の出力側にトランスファーゲート１２０が接続されてい
る。一致回路１１０は、データ入力遅延回路１１０の入
力レベルと出力レベルの一致／不一致を検出し、一致信
号又は不一致信号を出力する回路であり、その出力側が
トランスファゲート制御用のトランスファゲート制御回
路８０に接続されている。
する縦続接続された複数のインバータ９１，９２が設け
られ、その出力側にデータ入力遅延回路１００が設けら
れている。データ入力遅延回路１００は、図２のワード
線ＷＬ１〜ＷＬｎの活性化時刻（例えば、立上り時刻）
等のタイミングをとるために入力データＤｉｎを所定時
間遅延する回路であり、この入，出力間には一致回路１
１０が接続されると共に、該データ入力遅延回路１００
の出力側にトランスファーゲート１２０が接続されてい
る。一致回路１１０は、データ入力遅延回路１１０の入
力レベルと出力レベルの一致／不一致を検出し、一致信
号又は不一致信号を出力する回路であり、その出力側が
トランスファゲート制御用のトランスファゲート制御回
路８０に接続されている。
【００２１】トランスファゲート１２０は、トランスフ
ァゲート制御回路８０から出力される反転内部ライトイ
ネーブル信号Ｗに基づき、書込み動作及び読出し動作を
制御する回路であり、データ入力遅延回路１００の出力
を反転するＰＭＯＳ１２１ａ及びＮＭＯＳ１２１ｂから
なるＣＭＯＳインバータ１２１と、該ＣＭＯＳインバー
タ１２１に対する電源電流の供給を制御するＰＭＯＳ１
２２及びＮＭＯＳ１２３と、反転内部ライトイネーブル
信号Ｗを反転してＮＭＯＳ１２３をゲート制御するイン
バータ１２４とで、構成されている。ＰＭＯＳ１２２
は、反転内部ライトイネーブル信号Ｗによりゲート制御
される。このトランスファゲート１２０は、書込みデー
タＤＡを書込みデータ線１２５へ出力する機能を有して
いる。
ァゲート制御回路８０から出力される反転内部ライトイ
ネーブル信号Ｗに基づき、書込み動作及び読出し動作を
制御する回路であり、データ入力遅延回路１００の出力
を反転するＰＭＯＳ１２１ａ及びＮＭＯＳ１２１ｂから
なるＣＭＯＳインバータ１２１と、該ＣＭＯＳインバー
タ１２１に対する電源電流の供給を制御するＰＭＯＳ１
２２及びＮＭＯＳ１２３と、反転内部ライトイネーブル
信号Ｗを反転してＮＭＯＳ１２３をゲート制御するイン
バータ１２４とで、構成されている。ＰＭＯＳ１２２
は、反転内部ライトイネーブル信号Ｗによりゲート制御
される。このトランスファゲート１２０は、書込みデー
タＤＡを書込みデータ線１２５へ出力する機能を有して
いる。
【００２２】書込みデータ線１２５には、ラッチ回路１
３０及びライトアンプ１４０が接続されている。ラッチ
回路１３０は、一致回路１１０が不一致信号（ラッチ信
号）ＬＨを出力中、前サイクルの書込みデータＤＡを保
持する回路である。ライトアンプ１４０は、書込みデー
タＤＡを増幅し、図２のインバータ４，５を介してデー
タ線ＤＢａ，ＤＢｂ対へ送る回路である。
３０及びライトアンプ１４０が接続されている。ラッチ
回路１３０は、一致回路１１０が不一致信号（ラッチ信
号）ＬＨを出力中、前サイクルの書込みデータＤＡを保
持する回路である。ライトアンプ１４０は、書込みデー
タＤＡを増幅し、図２のインバータ４，５を介してデー
タ線ＤＢａ，ＤＢｂ対へ送る回路である。
【００２３】図５において、データ入力遅延回路１００
は、複数段のインバータ１０１〜１０４、及び複数のキ
ャパシタ１０５〜１０８で構成されている。一致回路１
１０は、データ入力遅延回路１００の入，出力間の否定
論理和を求める２入力ＮＯＲゲート１１１と、該ＮＯＲ
ゲート１１１の出力を反転するインバータ１１２と、デ
ータ入力遅延回路１１０の入，出力間の否定論理積を求
める２入力ＮＡＮＤゲート１１３と、該インバータ１１
２及びＮＡＮＤゲート１１３の出力の否定論理積を求め
て一致信号／不一致信号を出力する２入力ＮＡＮＤゲー
ト１１４とで、構成されている。ＮＡＮＤゲート１１４
から出力される不一致信号（ラッチ信号）ＬＨは、ラッ
チ回路１３０へ供給される。
は、複数段のインバータ１０１〜１０４、及び複数のキ
ャパシタ１０５〜１０８で構成されている。一致回路１
１０は、データ入力遅延回路１００の入，出力間の否定
論理和を求める２入力ＮＯＲゲート１１１と、該ＮＯＲ
ゲート１１１の出力を反転するインバータ１１２と、デ
ータ入力遅延回路１１０の入，出力間の否定論理積を求
める２入力ＮＡＮＤゲート１１３と、該インバータ１１
２及びＮＡＮＤゲート１１３の出力の否定論理積を求め
て一致信号／不一致信号を出力する２入力ＮＡＮＤゲー
ト１１４とで、構成されている。ＮＡＮＤゲート１１４
から出力される不一致信号（ラッチ信号）ＬＨは、ラッ
チ回路１３０へ供給される。
【００２４】ラッチ回路１３０は、ＰＭＯＳ１３１ａ，
１３１ｂ及びＮＭＯＳ１３１ｃ，１３１ｄがたすき掛け
接続されたフリップフロップ（以下、ＦＦという）１３
１と、ラッチ信号ＬＨを反転するインバータ１３２と、
該ラッチ信号ＬＨによりゲート制御されるＰＭＯＳ１３
３と、インバータ１３２の出力によりゲート制御される
ＮＭＯＳ１３４とで、構成されている。ＰＭＯＳ１３３
及びＮＭＯＳ１３４は、ラッチ信号ＬＨによりＦＦ１３
１のラッチ動作を制御する機能を有している。次に、図
６を参照しつつ図１及び図５の動作を説明する。図６
は、図５の動作タイムチャートであり、ｔwcはライトサ
イクル時間、ｔasはアドレスセットアップ時間、ｔdhは
データホールド時間、ｔrcはリードサイクル時間であ
る。
１３１ｂ及びＮＭＯＳ１３１ｃ，１３１ｄがたすき掛け
接続されたフリップフロップ（以下、ＦＦという）１３
１と、ラッチ信号ＬＨを反転するインバータ１３２と、
該ラッチ信号ＬＨによりゲート制御されるＰＭＯＳ１３
３と、インバータ１３２の出力によりゲート制御される
ＮＭＯＳ１３４とで、構成されている。ＰＭＯＳ１３３
及びＮＭＯＳ１３４は、ラッチ信号ＬＨによりＦＦ１３
１のラッチ動作を制御する機能を有している。次に、図
６を参照しつつ図１及び図５の動作を説明する。図６
は、図５の動作タイムチャートであり、ｔwcはライトサ
イクル時間、ｔasはアドレスセットアップ時間、ｔdhは
データホールド時間、ｔrcはリードサイクル時間であ
る。
【００２５】アドレスＡＤが遷移してライトサイクル時
間ｔwcになると、セットアップ時間ｔasの経過後、反転
ライトイネーブル信号ＷＥが“Ｌ”レベルになる。反転
ライトイネーブル信号ＷＥが“Ｌ”レベルになると、ト
ランスファゲート制御回路８０から出力される反転内部
ライトイネーブル信号Ｗが“Ｌ”レベルに立下り、トラ
ンスファゲート１２０内のＰＭＯＳ１２２及びＮＭＯＳ
１２３がオンしてＣＭＯＳインバータ１２１が動作状態
になる。
間ｔwcになると、セットアップ時間ｔasの経過後、反転
ライトイネーブル信号ＷＥが“Ｌ”レベルになる。反転
ライトイネーブル信号ＷＥが“Ｌ”レベルになると、ト
ランスファゲート制御回路８０から出力される反転内部
ライトイネーブル信号Ｗが“Ｌ”レベルに立下り、トラ
ンスファゲート１２０内のＰＭＯＳ１２２及びＮＭＯＳ
１２３がオンしてＣＭＯＳインバータ１２１が動作状態
になる。
【００２６】入力データＤｉｎが入力されると、該入力
データＤｉｎがデータ入力遅延回路１００で所定時間遅
れた後、トランスファゲート１２０を介して書込みデー
タ線１２５へ送られる。入力データＤｉｎが遷移する
と、一致回路１１０がデータ入力遅延回路１００の入，
出力間のレベルの不一致を検出し、“Ｌ”レベルの不一
致信号（ラッチ信号）ＬＨを出力する。すると、トラン
スファゲート制御回路８０から出力される反転内部ライ
トイネーブル信号Ｗが“Ｈ”レベルに立上り、トランス
ファゲート１２０がオフ状態となり、この時点で該トラ
ンスファゲート１２０を通過している書込みデータＤＡ
がライトアンプ１４０で増幅され、図２のインバータ
４，５を介してデータ線ＤＢａ，ＤＢｂ対へ送られ、ビ
ット線ＢＬ１ａ，ＢＬ１ｂ〜ＢＬｎａ，ＢＬｎｂ対を介
してメモリセル１11〜１n1，…，１1n〜１nnに書込まれ
る。
データＤｉｎがデータ入力遅延回路１００で所定時間遅
れた後、トランスファゲート１２０を介して書込みデー
タ線１２５へ送られる。入力データＤｉｎが遷移する
と、一致回路１１０がデータ入力遅延回路１００の入，
出力間のレベルの不一致を検出し、“Ｌ”レベルの不一
致信号（ラッチ信号）ＬＨを出力する。すると、トラン
スファゲート制御回路８０から出力される反転内部ライ
トイネーブル信号Ｗが“Ｈ”レベルに立上り、トランス
ファゲート１２０がオフ状態となり、この時点で該トラ
ンスファゲート１２０を通過している書込みデータＤＡ
がライトアンプ１４０で増幅され、図２のインバータ
４，５を介してデータ線ＤＢａ，ＤＢｂ対へ送られ、ビ
ット線ＢＬ１ａ，ＢＬ１ｂ〜ＢＬｎａ，ＢＬｎｂ対を介
してメモリセル１11〜１n1，…，１1n〜１nnに書込まれ
る。
【００２７】次に、ライトサイクル時間ｔwcからリード
サイクル時間ｔrcへ移るとき、入力アドレスＤｉｎの遷
移と同時に反転ライトイネーブル信号ＷＥがライト
（“Ｌ”レベル）からリード（“Ｈ”レベル）へ遷移
し、かつ入力データＤｉｎが遷移した場合（ｔdh＝０n
s）を考える。
サイクル時間ｔrcへ移るとき、入力アドレスＤｉｎの遷
移と同時に反転ライトイネーブル信号ＷＥがライト
（“Ｌ”レベル）からリード（“Ｈ”レベル）へ遷移
し、かつ入力データＤｉｎが遷移した場合（ｔdh＝０n
s）を考える。
【００２８】まず、入力データＤｉｎが遷移すると、そ
れを一致回路１１０が検出し、“Ｌ”レベルの不一致信
号（ラッチ信号）ＬＨを出力する。このラッチ信号ＬＨ
により、ラッチ回路１３０内のＰＭＯＳ１３３及びＮＭ
ＯＳ１３４がオンし、ＦＦ１３１が動作して該ＦＦ１３
１によって書込みデータ線１２５上の前書込みデータＤ
Ａを保持する。
れを一致回路１１０が検出し、“Ｌ”レベルの不一致信
号（ラッチ信号）ＬＨを出力する。このラッチ信号ＬＨ
により、ラッチ回路１３０内のＰＭＯＳ１３３及びＮＭ
ＯＳ１３４がオンし、ＦＦ１３１が動作して該ＦＦ１３
１によって書込みデータ線１２５上の前書込みデータＤ
Ａを保持する。
【００２９】一致回路１１０が“Ｌ”レベルの不一致信
号（ラッチ信号）ＬＨを出力すると、トランスファゲー
ト制御回路８０が“Ｈ”レベルの反転内部ライトイネー
ブル信号Ｗを出力し、トランスファゲート１２０内のＰ
ＭＯＳ１２２及びＮＭＯＳ１２３をオフしてＣＭＯＳイ
ンバータ１２１を非動作状態にする。これにより、トラ
ンスファゲート１２０の出力側に接続された書込みデー
タ線１２５が、前サイクルの書込みデータＤＡを保持す
る。
号（ラッチ信号）ＬＨを出力すると、トランスファゲー
ト制御回路８０が“Ｈ”レベルの反転内部ライトイネー
ブル信号Ｗを出力し、トランスファゲート１２０内のＰ
ＭＯＳ１２２及びＮＭＯＳ１２３をオフしてＣＭＯＳイ
ンバータ１２１を非動作状態にする。これにより、トラ
ンスファゲート１２０の出力側に接続された書込みデー
タ線１２５が、前サイクルの書込みデータＤＡを保持す
る。
【００３０】入力データＤｉｎがデータ入力遅延回路１
００で所定時間遅延すると、一致回路１１０が“Ｈ”レ
ベルの一致信号を出力する。すると、ラッチ信号ＬＨが
“Ｈ”レベルに立上ってラッチ回路１３０が非動作状態
になると共に、トランスファーゲート制御回路８０内の
ＮＡＮＤゲート８１が開く。この入力データ遅延区間
（ラッチ回路ＬＨの“Ｌ”レベル区間）にて、トランス
ファゲート１２０が遮断されるため、反転ライトイネー
ブル信号ＷＥが無視される。
００で所定時間遅延すると、一致回路１１０が“Ｈ”レ
ベルの一致信号を出力する。すると、ラッチ信号ＬＨが
“Ｈ”レベルに立上ってラッチ回路１３０が非動作状態
になると共に、トランスファーゲート制御回路８０内の
ＮＡＮＤゲート８１が開く。この入力データ遅延区間
（ラッチ回路ＬＨの“Ｌ”レベル区間）にて、トランス
ファゲート１２０が遮断されるため、反転ライトイネー
ブル信号ＷＥが無視される。
【００３１】以上のように、本実施例では、次のような
利点を有している。本実施例では、従来の図３のライト
イネーブル遅延回路２０を削除して新たに一致回路１１
０を設け、該ライトイネーブル遅延回路２０の機能をデ
ータ入力遅延回路１００で共用させるようにしている。
そのため、反転内部ライトイネーブル信号Ｗと入力デー
タＤｉｎのタイミングが多少ずれても、正しい入力デー
タＤｉｎがトランスファゲート１２０に到達するまで、
入力が禁止され、十分なデータホールド時間ｔdhを確保
しながら、安定な動作が行われ、それによって誤書込み
を的確に防止できる。
利点を有している。本実施例では、従来の図３のライト
イネーブル遅延回路２０を削除して新たに一致回路１１
０を設け、該ライトイネーブル遅延回路２０の機能をデ
ータ入力遅延回路１００で共用させるようにしている。
そのため、反転内部ライトイネーブル信号Ｗと入力デー
タＤｉｎのタイミングが多少ずれても、正しい入力デー
タＤｉｎがトランスファゲート１２０に到達するまで、
入力が禁止され、十分なデータホールド時間ｔdhを確保
しながら、安定な動作が行われ、それによって誤書込み
を的確に防止できる。
【００３２】なお、本発明は上記実施例に限定されず、
種々の変形が可能である。その変形例としては、例えば
次のようなものがある。 （ａ）図２のメモリセルマトリクス部及び図５のライト
制御回路は、図示以外回路構成に変形することも可能で
ある。
種々の変形が可能である。その変形例としては、例えば
次のようなものがある。 （ａ）図２のメモリセルマトリクス部及び図５のライト
制御回路は、図示以外回路構成に変形することも可能で
ある。
【００３３】例えば、図７は図１の他の回路図を示すも
ので、図５のトランスファゲート回路１２０及びラッチ
回路１３０が他の構成のトランスファゲート１２０Ａ及
びラッチ回路１３０Ａで構成されている。トランスファ
ゲート１２０Ａは、図５のＣＭＯＳインバータ１２１に
代えて、ＮＭＯＳ１２５ａ，１２５ｂからなるインバー
タ１２５で構成され、さらに該インバータ１２５をオ
ン，オフ制御するトランジスタがＮＭＯＳ１２３，１２
６で構成されている。また、ラッチ回路１３０Ａは、図
５のＦＦ１３１に代えて、４つのＮＭＯＳがたすき掛け
接続されたＦＦ１３５で構成され、該ＦＦ１３５をオ
ン，オフ動作するトランジスタが２つのＮＭＯＳ１３
４，１３６で構成されている。このような回路構成にし
ても、図５と同一の動作を行う。
ので、図５のトランスファゲート回路１２０及びラッチ
回路１３０が他の構成のトランスファゲート１２０Ａ及
びラッチ回路１３０Ａで構成されている。トランスファ
ゲート１２０Ａは、図５のＣＭＯＳインバータ１２１に
代えて、ＮＭＯＳ１２５ａ，１２５ｂからなるインバー
タ１２５で構成され、さらに該インバータ１２５をオ
ン，オフ制御するトランジスタがＮＭＯＳ１２３，１２
６で構成されている。また、ラッチ回路１３０Ａは、図
５のＦＦ１３１に代えて、４つのＮＭＯＳがたすき掛け
接続されたＦＦ１３５で構成され、該ＦＦ１３５をオ
ン，オフ動作するトランジスタが２つのＮＭＯＳ１３
４，１３６で構成されている。このような回路構成にし
ても、図５と同一の動作を行う。
【００３４】（ｂ）上記実施例では、半導体集積回路装
置としてスタテックＲＡＭの例を挙げたが、他の半導体
メモリ等の半導体集積回路装置にも、上記実施例を適用
できる。
置としてスタテックＲＡＭの例を挙げたが、他の半導体
メモリ等の半導体集積回路装置にも、上記実施例を適用
できる。
【００３５】
【発明の効果】以上詳細に説明したように、本発明によ
れば、データ入力遅延回路の入，出力間に一致回路を設
け、該一致回路の出力により、トランスファゲート制御
回路を介して入力データ遷移区間でのトランスファゲー
トの動作を禁止し、この区間、ラッチ回路を動作させる
ことによって前サイクルの書込みデータを保持する。そ
のため、ライトイネーブル信号又はその逆相ライトイネ
ーブル信号に基づいてトランスファゲート制御回路から
出力される内部ライトイネーブル信号と、入力データと
のタイミングが多少ずれても、正しい入力データがトラ
ンスファーゲートに到達するまで、入力が禁止され、十
分なデータホールド時間を確保しながら安定な動作が行
われ、それによって誤書込みを的確に防止できる。
れば、データ入力遅延回路の入，出力間に一致回路を設
け、該一致回路の出力により、トランスファゲート制御
回路を介して入力データ遷移区間でのトランスファゲー
トの動作を禁止し、この区間、ラッチ回路を動作させる
ことによって前サイクルの書込みデータを保持する。そ
のため、ライトイネーブル信号又はその逆相ライトイネ
ーブル信号に基づいてトランスファゲート制御回路から
出力される内部ライトイネーブル信号と、入力データと
のタイミングが多少ずれても、正しい入力データがトラ
ンスファーゲートに到達するまで、入力が禁止され、十
分なデータホールド時間を確保しながら安定な動作が行
われ、それによって誤書込みを的確に防止できる。
【図１】本発明の実施例を示すスタテックＲＡＭにおけ
るメモリライト制御回路の構成ブロック図である。
るメモリライト制御回路の構成ブロック図である。
【図２】従来のスタテックＲＡＭにおけるメモリセルマ
トリクス部の回路図である。
トリクス部の回路図である。
【図３】図２のメモリセルマトリクス部に対するメモリ
ライト制御回路の回路図である。
ライト制御回路の回路図である。
【図４】図３の動作を示すタイムチャートである。
【図５】図１の回路図である。
【図６】図５の動作を示すタイムチャートである。
【図７】図１の他の回路図である。
１11〜１n1，…，１1n〜１nn メモリセル ８０ トランスファゲート
制御回路 １００ データ入力遅延回路 １１０ 一致回路 １２０ トランスファゲート １３０ ラッチ回路 ＢＬ１ａ，ＢＬ１ｂ〜ＢＬｎａ，ＢＬｎｂ ビット線 ＤＢａ，ＤＢｂ データ線 Ｄｉｎ 入力データ ＤＡ 書込みデータ ＬＨ ラッチ信号 ＷＥ 反転ライトイネーブ
ル信号 Ｗ 反転内部ライトイネ
ーブル信号
制御回路 １００ データ入力遅延回路 １１０ 一致回路 １２０ トランスファゲート １３０ ラッチ回路 ＢＬ１ａ，ＢＬ１ｂ〜ＢＬｎａ，ＢＬｎｂ ビット線 ＤＢａ，ＤＢｂ データ線 Ｄｉｎ 入力データ ＤＡ 書込みデータ ＬＨ ラッチ信号 ＷＥ 反転ライトイネーブ
ル信号 Ｗ 反転内部ライトイネ
ーブル信号
Claims (1)
- 【請求項１】 複数のワード線及びビット線の各交差箇
所にそれぞれ接続された複数のメモリセルと、前記メモ
リセルに対する書込みデータを前記ワード線の活性化タ
イミングに合わせて所定時間遅延させるデータ入力遅延
回路と、ライトイネーブル信号又はその逆相ライトイネ
ーブル信号に基づきオン，オフ制御され、前記データ入
力遅延回路から出力される書込みデータを前記ビット線
側へ転送するトランスファゲートとを、備えた半導体集
積回路装置において、 前記データ入力遅延回路の入力及び出力の一致／不一致
状態を検出して前記書込みデータの遷移状態に対応した
一致信号又は不一致信号を出力する一致回路と、 前記一致回路の出力と前記ライトイネーブル信号又は逆
相ライトイネーブル信号とに基づき前記トランスファゲ
ートをオン，オフ制御するトランスファゲート制御回路
と、 前記一致回路の不一致信号に基づき、前記トランスファ
ゲートから出力される書込みデータを所定時間保持する
ラッチ回路とを、 設けたことを特徴とする半導体集積回路装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP03336439A JP3105318B2 (ja) | 1991-12-19 | 1991-12-19 | 半導体集積回路装置 |
| US07/992,120 US5355349A (en) | 1991-12-19 | 1992-12-17 | Semiconductor integrated circuit device |
| US08/243,584 US5438551A (en) | 1991-12-19 | 1994-05-16 | Semiconductor integrated circuit device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP03336439A JP3105318B2 (ja) | 1991-12-19 | 1991-12-19 | 半導体集積回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05166376A true JPH05166376A (ja) | 1993-07-02 |
| JP3105318B2 JP3105318B2 (ja) | 2000-10-30 |
Family
ID=18299150
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP03336439A Expired - Fee Related JP3105318B2 (ja) | 1991-12-19 | 1991-12-19 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3105318B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5867447A (en) * | 1995-11-10 | 1999-02-02 | Nec Corporation | Synchronous semiconductor memory having a write execution time dependent upon a cycle time |
| US7200510B2 (en) * | 2001-03-30 | 2007-04-03 | Fujitsu Ten Limited | Measurement control apparatus including interface circuits |
| KR100809703B1 (ko) * | 2006-09-22 | 2008-03-06 | 삼성전자주식회사 | 안정적으로 신호를 전송하는 패스 게이트 회로 및 그제어방법 |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6831721B2 (en) | 2000-11-07 | 2004-12-14 | Seiko Epson Corporation | Liquid crystal display and electronic apparatus incorporating the liquid crystal display |
-
1991
- 1991-12-19 JP JP03336439A patent/JP3105318B2/ja not_active Expired - Fee Related
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5867447A (en) * | 1995-11-10 | 1999-02-02 | Nec Corporation | Synchronous semiconductor memory having a write execution time dependent upon a cycle time |
| US7200510B2 (en) * | 2001-03-30 | 2007-04-03 | Fujitsu Ten Limited | Measurement control apparatus including interface circuits |
| KR100809703B1 (ko) * | 2006-09-22 | 2008-03-06 | 삼성전자주식회사 | 안정적으로 신호를 전송하는 패스 게이트 회로 및 그제어방법 |
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| Publication number | Publication date |
|---|---|
| JP3105318B2 (ja) | 2000-10-30 |
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