JPH05166381A - 半導体メモリ装置 - Google Patents
半導体メモリ装置Info
- Publication number
- JPH05166381A JPH05166381A JP3353391A JP35339191A JPH05166381A JP H05166381 A JPH05166381 A JP H05166381A JP 3353391 A JP3353391 A JP 3353391A JP 35339191 A JP35339191 A JP 35339191A JP H05166381 A JPH05166381 A JP H05166381A
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- JP
- Japan
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- transmission
- data
- node
- circuit
- semiconductor memory
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- Pending
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 11
- 230000005540 biological transmission Effects 0.000 claims abstract description 41
- 230000007704 transition Effects 0.000 claims abstract description 9
- 230000003139 buffering effect Effects 0.000 claims description 6
- 238000001514 detection method Methods 0.000 description 4
- 238000010586 diagram Methods 0.000 description 4
- 230000003071 parasitic effect Effects 0.000 description 3
- 230000008094 contradictory effect Effects 0.000 description 2
- 230000003111 delayed effect Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
Landscapes
- Static Random-Access Memory (AREA)
- Dram (AREA)
Abstract
(57)【要約】
【目的】 本発明の目的は、チップ面積が小さく、且つ
データ伝送のための消費電力の小さな半導体メモリ装置
を提供することにある。 【構成】 本発明は、伝送データの遷移（伝送）を予告
するための制御信号φ0 ，φ1 を出力するＡＴＤ（アド
レス遷移検出回路）と、ＡＴＤからの制御信号φ1 に基
づき、伝送データが伝送される以前にクロックドインバ
ータ３０の入力ノード３２と出力ノード３４間を短絡さ
せて両ノードの電位を中間電位にバランスし、データの
伝送の開始時にノード３２，３４間の短絡を開放するＮ
型ＭＯＳトランジスタＱ0 とを備えている。
データ伝送のための消費電力の小さな半導体メモリ装置
を提供することにある。 【構成】 本発明は、伝送データの遷移（伝送）を予告
するための制御信号φ0 ，φ1 を出力するＡＴＤ（アド
レス遷移検出回路）と、ＡＴＤからの制御信号φ1 に基
づき、伝送データが伝送される以前にクロックドインバ
ータ３０の入力ノード３２と出力ノード３４間を短絡さ
せて両ノードの電位を中間電位にバランスし、データの
伝送の開始時にノード３２，３４間の短絡を開放するＮ
型ＭＯＳトランジスタＱ0 とを備えている。
Description
【０００１】
【産業上の利用分野】本発明は半導体メモリ装置に関
し、特に、データ伝送用配線の途中にデータバッファリ
ング用のアンプを接続したメモリＩＣに関する。
し、特に、データ伝送用配線の途中にデータバッファリ
ング用のアンプを接続したメモリＩＣに関する。
【０００２】
【従来の技術】半導体集積回路において、従来、メモリ
容量の増大による配線の増長化や高密度化によって、当
該配線に寄生する容量や抵抗が増大し、その結果、デー
タ伝送が遅延するという問題点あった。このような問題
は、特に、メモリＩＣにおけるメモリセル読み出しアン
プから出力回路までの配線において深刻であった。この
ため、従来より、データ伝送の高速化を図る種々の方法
が提案されている。
容量の増大による配線の増長化や高密度化によって、当
該配線に寄生する容量や抵抗が増大し、その結果、デー
タ伝送が遅延するという問題点あった。このような問題
は、特に、メモリＩＣにおけるメモリセル読み出しアン
プから出力回路までの配線において深刻であった。この
ため、従来より、データ伝送の高速化を図る種々の方法
が提案されている。
【０００３】図３には、従来のメモリＩＣの構成が示さ
れている。この回路は、メモリセル１０から出力回路１
２までを示し、メモリセル１０から供給されたデータを
バッファリングするために、メモリセル読み出しアンプ
１４と出力回路１２とのの伝送配線１６の途中にインバ
ータ１８を接続している。なお、図中、２０，２２はノ
ード、Ｒ0 ，Ｒ1 はそれぞれノード２０，２２の配線抵
抗、Ｃ0 ，Ｃ1 はそれぞれノード２０，２２の配線容量
を示す。
れている。この回路は、メモリセル１０から出力回路１
２までを示し、メモリセル１０から供給されたデータを
バッファリングするために、メモリセル読み出しアンプ
１４と出力回路１２とのの伝送配線１６の途中にインバ
ータ１８を接続している。なお、図中、２０，２２はノ
ード、Ｒ0 ，Ｒ1 はそれぞれノード２０，２２の配線抵
抗、Ｃ0 ，Ｃ1 はそれぞれノード２０，２２の配線容量
を示す。
【０００４】上記のような回路においては、インバータ
１８の存在により、メモリセル読み出しアンプ１４が直
接駆動する配線容量が軽減される。また、インバータ１
８によるバッファリングによって、ノード２２の配線容
量Ｃ1 を駆動するスピードが速くなり、メモリセル読み
出しアンプ１４から出力回路１２間でのデータ伝送にお
ける配線遅延時間が短縮される。
１８の存在により、メモリセル読み出しアンプ１４が直
接駆動する配線容量が軽減される。また、インバータ１
８によるバッファリングによって、ノード２２の配線容
量Ｃ1 を駆動するスピードが速くなり、メモリセル読み
出しアンプ１４から出力回路１２間でのデータ伝送にお
ける配線遅延時間が短縮される。
【０００５】図４（Ａ）には、従来のメモリＩＣの回路
構成が示されている。図において、配線Ｄ１とＤ２はそ
れぞれ相反するデータを伝送する配線であり、必要なタ
イミングで短絡するためのトランジスタＱ0 が両配線Ｄ
１，Ｄ２間に接続されている。トランジスタＱ0 には、
データ変化を予告するＡＴＤ（アドレス遷移検知回路−
図示せず）からの制御信号φ0 が供給される。なお、符
号２８はインバータであり、トランジスタＱ0 と同様に
ＡＴＤより制御信号φ0 が供給される。
構成が示されている。図において、配線Ｄ１とＤ２はそ
れぞれ相反するデータを伝送する配線であり、必要なタ
イミングで短絡するためのトランジスタＱ0 が両配線Ｄ
１，Ｄ２間に接続されている。トランジスタＱ0 には、
データ変化を予告するＡＴＤ（アドレス遷移検知回路−
図示せず）からの制御信号φ0 が供給される。なお、符
号２８はインバータであり、トランジスタＱ0 と同様に
ＡＴＤより制御信号φ0 が供給される。
【０００６】上記のように構成された回路において、図
４（Ｂ）に示されているように、ロウレベルの信号φ0
が供給される時間ｔ0 において、メモリセル読み出しア
ンプ１０から配線Ｄ1,Ｄ２に相反するデータが供給され
る。信号φ0 がハイレベルになるとトランジスタＱ0 に
より配線Ｄ１，Ｄ２が短絡し（ｔ1 ）、両者が中間レベ
ルにバランスされる。その後、伝送するデータが決定さ
れると、信号φ0 がハイレベルからロウレベルになり
（ｔ2 ）、メモリセル読み出しアンプ１４から供給され
たデータが出力回路１２に送られる。
４（Ｂ）に示されているように、ロウレベルの信号φ0
が供給される時間ｔ0 において、メモリセル読み出しア
ンプ１０から配線Ｄ1,Ｄ２に相反するデータが供給され
る。信号φ0 がハイレベルになるとトランジスタＱ0 に
より配線Ｄ１，Ｄ２が短絡し（ｔ1 ）、両者が中間レベ
ルにバランスされる。その後、伝送するデータが決定さ
れると、信号φ0 がハイレベルからロウレベルになり
（ｔ2 ）、メモリセル読み出しアンプ１４から供給され
たデータが出力回路１２に送られる。
【０００７】以上のような回路においては、データ伝送
時に配線Ｄ１，Ｄ２が中間レベルからハイ又はロウレベ
ルに変化するため、フルスイング動作（ロウレベルから
ハイレベルに、又はハイレベルからロウレベルに変化す
る動作）を行う場合に比べてデータ伝送時間が短縮され
る。
時に配線Ｄ１，Ｄ２が中間レベルからハイ又はロウレベ
ルに変化するため、フルスイング動作（ロウレベルから
ハイレベルに、又はハイレベルからロウレベルに変化す
る動作）を行う場合に比べてデータ伝送時間が短縮され
る。
【０００８】
【発明が解決しようとする課題】しかしながら、上記の
ような従来の回路構成においては、伝送データのバラン
スを採るために、伝送ビット数の２倍の配線を設けてい
るため、メモリＩＣのチップ面積が伝送ビット数に応じ
て大きくなるという問題点があった。また、１つのデー
タ伝送に２本の配線を充放電するため、消費電力も大き
いという不都合もあった。
ような従来の回路構成においては、伝送データのバラン
スを採るために、伝送ビット数の２倍の配線を設けてい
るため、メモリＩＣのチップ面積が伝送ビット数に応じ
て大きくなるという問題点があった。また、１つのデー
タ伝送に２本の配線を充放電するため、消費電力も大き
いという不都合もあった。
【０００９】
【発明の目的】本発明の目的は、チップ面積が小さく、
且つデータ伝送のための消費電力の小さな半導体メモリ
装置を提供することにある。
且つデータ伝送のための消費電力の小さな半導体メモリ
装置を提供することにある。
【００１０】
【課題を解決するための手段】本発明は上記目的を達成
するために、伝送データの遷移（伝送）を予告するため
の制御信号を出力する制御信号出力手段と、制御信号出
力手段からの制御信号に基づき、伝送データが伝送され
る以前にアンプの入力ノードと出力ノードを短絡させて
両ノードの電位を中間電位にバランスし、データの伝送
の開始時にノード間の短絡を開放する手段とを備えてい
る。
するために、伝送データの遷移（伝送）を予告するため
の制御信号を出力する制御信号出力手段と、制御信号出
力手段からの制御信号に基づき、伝送データが伝送され
る以前にアンプの入力ノードと出力ノードを短絡させて
両ノードの電位を中間電位にバランスし、データの伝送
の開始時にノード間の短絡を開放する手段とを備えてい
る。
【００１１】
【作用】本発明に係る半導体メモリ装置においては、伝
送データのバランスを採るために、バッファリング用ア
ンプの入力ノードと出力ノードを短絡させる構成である
ため、１つのデータ伝送に対して配線は１本で足りるこ
とになる。
送データのバランスを採るために、バッファリング用ア
ンプの入力ノードと出力ノードを短絡させる構成である
ため、１つのデータ伝送に対して配線は１本で足りるこ
とになる。
【００１２】
【実施例】以下、本発明の実施例を添付図面を参照しつ
つ詳細に説明する。図１（Ａ）には、本発明の第１の実
施例に係るメモリＩＣの回路構成が示されている。この
回路は、所定のデータをメモリセル１０から出力回路１
２に伝送する回路であり、バッファリング用のアンプと
してのクロックドインバータ３０と、当該インバータ３
０の入力ノード３２と出力ノード３４とを短絡するため
のトランジスタ（Ｎ型ＭＯＳトランジスタ）Ｑ0 とがデ
ータ伝送用の配線Ｄ０の途中に接続されている。トラン
ジスタＱ0 及びクロックドインバータ３０には、ＡＴＤ
（アドレス遷移検知回路）１００からの制御信号φ0 ，
φ1 がそれぞれ供給される。
つ詳細に説明する。図１（Ａ）には、本発明の第１の実
施例に係るメモリＩＣの回路構成が示されている。この
回路は、所定のデータをメモリセル１０から出力回路１
２に伝送する回路であり、バッファリング用のアンプと
してのクロックドインバータ３０と、当該インバータ３
０の入力ノード３２と出力ノード３４とを短絡するため
のトランジスタ（Ｎ型ＭＯＳトランジスタ）Ｑ0 とがデ
ータ伝送用の配線Ｄ０の途中に接続されている。トラン
ジスタＱ0 及びクロックドインバータ３０には、ＡＴＤ
（アドレス遷移検知回路）１００からの制御信号φ0 ，
φ1 がそれぞれ供給される。
【００１３】なお、図中、Ｒ0 ，Ｒ1 はそれぞれノード
３２，３４の配線抵抗、Ｃ0 ，Ｃ1 はそれぞれノード３
２，３４の配線容量を示す。
３２，３４の配線抵抗、Ｃ0 ，Ｃ1 はそれぞれノード３
２，３４の配線容量を示す。
【００１４】上記のように構成された回路において、図
１（Ｂ）に示されているように、時間ｔ0 で信号φ0 ，
φ1 は共にロウレベルにあり、クロックドインバータ３
０がオン、トランジスタＱ0 がオフ状態となり、メモリ
セル読み出しアンプ１４の出力がノード３２に供給され
る。これにより、ノード３２はハイレベル、ノード３４
はローレベルとなる。信号φ0 ，φ1 がハイレベルにな
ると、クロックドインバータ３０がオフ、トランジスタ
Ｑ0 がオン状態となる。これにより、ノード３２と３４
間が短絡し、当該ノード３２，３４の電位は寄生容量Ｃ
0 ，Ｃ1 で決定される中間電位にバランスされる。
１（Ｂ）に示されているように、時間ｔ0 で信号φ0 ，
φ1 は共にロウレベルにあり、クロックドインバータ３
０がオン、トランジスタＱ0 がオフ状態となり、メモリ
セル読み出しアンプ１４の出力がノード３２に供給され
る。これにより、ノード３２はハイレベル、ノード３４
はローレベルとなる。信号φ0 ，φ1 がハイレベルにな
ると、クロックドインバータ３０がオフ、トランジスタ
Ｑ0 がオン状態となる。これにより、ノード３２と３４
間が短絡し、当該ノード３２，３４の電位は寄生容量Ｃ
0 ，Ｃ1 で決定される中間電位にバランスされる。
【００１５】その後、メモリセル読み出しアンプ１４の
出力が決定された時点（ｔ2 ）で、信号φ0 をローレベ
ルにすると、メモリセル読み出しアンプ１４の出力がノ
ード３２に供給される。そして、ｔ2 からΔｔだけ遅れ
て信号φ1 がローレベルになると、クロックドインバー
タ３０がオンになり、ノード３２の信号がバッファリン
グされてノード３４に伝送される。なお、この実施例に
おいては、ノード３２に配線遅延があるため、メモリセ
ル読み出しアンプ１４の出力がクロックドインバータ３
０の入力まで達する前に当該インバータ３０を活性化さ
せると、ノード３４に一瞬逆データが発生する可能性が
ある。このため、この逆データを除去するために時間Δ
ｔが必要となる。しかし、この時間Δｔは、動作速度の
高速化の障害となるため、寄生容量Ｃ0 ，Ｃ1 を同一値
に設定し、また、クロックドインバータ３０のしきい値
を１／２Ｖccにすることにより、できる限り短くしてい
る。
出力が決定された時点（ｔ2 ）で、信号φ0 をローレベ
ルにすると、メモリセル読み出しアンプ１４の出力がノ
ード３２に供給される。そして、ｔ2 からΔｔだけ遅れ
て信号φ1 がローレベルになると、クロックドインバー
タ３０がオンになり、ノード３２の信号がバッファリン
グされてノード３４に伝送される。なお、この実施例に
おいては、ノード３２に配線遅延があるため、メモリセ
ル読み出しアンプ１４の出力がクロックドインバータ３
０の入力まで達する前に当該インバータ３０を活性化さ
せると、ノード３４に一瞬逆データが発生する可能性が
ある。このため、この逆データを除去するために時間Δ
ｔが必要となる。しかし、この時間Δｔは、動作速度の
高速化の障害となるため、寄生容量Ｃ0 ，Ｃ1 を同一値
に設定し、また、クロックドインバータ３０のしきい値
を１／２Ｖccにすることにより、できる限り短くしてい
る。
【００１６】図２には、本発明の第２の実施例に係るメ
モリＩＣの構成が示されている。この図では、メモリセ
ル１０から出力回路１２及び入力回路５０までの回路構
成が示されている。この実施例においては、入，出力の
相反する方向のデータ伝送を１本の配線Ｄ５で共用して
おり、メモリセル読み出し用のアンプ１４の他にメモリ
セル書込み用アンプ５２を、出力回路１２に並行して入
力回路５０をそれぞれ付設している。
モリＩＣの構成が示されている。この図では、メモリセ
ル１０から出力回路１２及び入力回路５０までの回路構
成が示されている。この実施例においては、入，出力の
相反する方向のデータ伝送を１本の配線Ｄ５で共用して
おり、メモリセル読み出し用のアンプ１４の他にメモリ
セル書込み用アンプ５２を、出力回路１２に並行して入
力回路５０をそれぞれ付設している。
【００１７】また、データ伝送用の配線Ｄ５の途中に
は、バッファリング用のアンプとしてのクロックドイン
バータ５４、５６と、ノード５８と６０とを短絡するた
めのトランジスタＱ0 とが接続されている。そして、ク
ロックドインバータ５４の入力端にノード５８，出力端
にノード６０が各々接続され、逆に、クロックドインバ
ータ５６の入力端にノード６０，出力端にノード５８が
各々接続されている。
は、バッファリング用のアンプとしてのクロックドイン
バータ５４、５６と、ノード５８と６０とを短絡するた
めのトランジスタＱ0 とが接続されている。そして、ク
ロックドインバータ５４の入力端にノード５８，出力端
にノード６０が各々接続され、逆に、クロックドインバ
ータ５６の入力端にノード６０，出力端にノード５８が
各々接続されている。
【００１８】トランジスタＱ0 及びクロックドインバー
タ５４，５６には、ＡＴＤ（アドレス遷移検知回路）１
００からの制御信号φ0 ，φ1 ，φ3 がそれぞれ供給さ
れる。また、メモリセル読み出しアンプ１４及び入力回
路の出力は制御信号φ2 ，φ4 によって制御される。な
お、図中、Ｒ0 ，Ｒ1 はそれぞれノード５８，６０の配
線抵抗、Ｃ0 ，Ｃ1 はそれぞれノード５８，６０の配線
容量を示す。
タ５４，５６には、ＡＴＤ（アドレス遷移検知回路）１
００からの制御信号φ0 ，φ1 ，φ3 がそれぞれ供給さ
れる。また、メモリセル読み出しアンプ１４及び入力回
路の出力は制御信号φ2 ，φ4 によって制御される。な
お、図中、Ｒ0 ，Ｒ1 はそれぞれノード５８，６０の配
線抵抗、Ｃ0 ，Ｃ1 はそれぞれノード５８，６０の配線
容量を示す。
【００１９】上記のように構成された回路において、デ
ータの出力（読み出し）を行う場合には、ＡＴＤ１００
よりハイレベルの制御信号φ0 〜φ4 を出力し、ノード
５８と６０を短絡させてバランス状態にしておく。そし
て、データ伝送時にφ0 ，φ2 をローレベルにし、微小
なΔｔ時間だけ遅らせてφ1 をローレベルにする。これ
によって、メモリセル読み出しアンプ１４から出力回路
１２へのデータ伝送が行われる。
ータの出力（読み出し）を行う場合には、ＡＴＤ１００
よりハイレベルの制御信号φ0 〜φ4 を出力し、ノード
５８と６０を短絡させてバランス状態にしておく。そし
て、データ伝送時にφ0 ，φ2 をローレベルにし、微小
なΔｔ時間だけ遅らせてφ1 をローレベルにする。これ
によって、メモリセル読み出しアンプ１４から出力回路
１２へのデータ伝送が行われる。
【００２０】一方、入力回路５０からメモリセル書込み
アンプ５２へデータ伝送を行う場合には、φ0 〜φ4 を
ハイレベルの状態から、入力回路５０のデータ決定時に
φ0 ，φ4 をローレベルにし、微小なΔｔ時間だけ遅ら
せてφ3 をローレベルにする。これによって、入力回路
５０から入力されたデータがメモリセル書込みアンプ５
２へ伝送される。
アンプ５２へデータ伝送を行う場合には、φ0 〜φ4 を
ハイレベルの状態から、入力回路５０のデータ決定時に
φ0 ，φ4 をローレベルにし、微小なΔｔ時間だけ遅ら
せてφ3 をローレベルにする。これによって、入力回路
５０から入力されたデータがメモリセル書込みアンプ５
２へ伝送される。
【００２１】
【発明の効果】以上説明したように本発明に係る半導体
メモリ装置は、伝送データの遷移（伝送）を予告するた
めの制御信号を出力する制御信号出力手段と、制御信号
出力手段からの制御信号に基づき、伝送データが伝送さ
れる以前にアンプの入力ノードと出力ノードを短絡させ
て両ノードの電位を中間電位にバランスし、データの伝
送の開始時にノード間の短絡を開放する手段とを備えて
いるため、１つのデータ伝送に対して１本の配線で足
り、チップ面積を小さくできるとともに、データ伝送の
ための消費電力を節約できるという効果がある。
メモリ装置は、伝送データの遷移（伝送）を予告するた
めの制御信号を出力する制御信号出力手段と、制御信号
出力手段からの制御信号に基づき、伝送データが伝送さ
れる以前にアンプの入力ノードと出力ノードを短絡させ
て両ノードの電位を中間電位にバランスし、データの伝
送の開始時にノード間の短絡を開放する手段とを備えて
いるため、１つのデータ伝送に対して１本の配線で足
り、チップ面積を小さくできるとともに、データ伝送の
ための消費電力を節約できるという効果がある。
【図１】本発明の第１実施例を示し、（Ａ）図が実施例
に係るメモリＩＣの構成を示す回路図であり、（Ｂ）図
がそのタイミングチャート図である。
に係るメモリＩＣの構成を示す回路図であり、（Ｂ）図
がそのタイミングチャート図である。
【図２】本発明の第２実施例に係るメモリＩＣの構成を
示す回路図である。
示す回路図である。
【図３】従来のメモリＩＣの構成を示す回路図である。
【図４】他の従来例を示し、（Ａ）図がメモリＩＣの構
成を示す回路図であり、（Ｂ）図がそのタイミングチャ
ート図である。
成を示す回路図であり、（Ｂ）図がそのタイミングチャ
ート図である。
１０ メモリセル １２ 出力回路 １４ メモリセル読み出しアンプ ３０，５４，５６ クロックドインバータ ３２，３４，５８，６０ ノード ５０ 入力回路 ５２ メモリセル書込みアンプ １００ ＡＴＤ（アドレス遷移検知回路） Ｄ０，Ｄ５ 伝送用配線
Claims (2)
- 【請求項１】 データ伝送用配線の途中に伝送データを
バッファリングするアンプを接続した半導体メモリ装置
において、 前記伝送データの遷移（伝送）を予告するための制御信
号を出力する制御信号出力手段と、 前記制御信号出力手段からの前記制御信号に基づき、前
記伝送データが伝送される以前に前記アンプの入力ノー
ドと出力ノードを短絡させて両ノードの電位を中間電位
にバランスし、前記データの伝送の開始時に前記ノード
間の短絡を開放する手段とを備えたことを特徴とする半
導体メモリ装置。 - 【請求項２】 前記データ伝送用配線が入，出力の両方
向の伝送を共用する配線であることを特徴とする請求項
１記載の半導体メモリ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3353391A JPH05166381A (ja) | 1991-12-17 | 1991-12-17 | 半導体メモリ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3353391A JPH05166381A (ja) | 1991-12-17 | 1991-12-17 | 半導体メモリ装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05166381A true JPH05166381A (ja) | 1993-07-02 |
Family
ID=18430525
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3353391A Pending JPH05166381A (ja) | 1991-12-17 | 1991-12-17 | 半導体メモリ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05166381A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7158439B2 (en) | 2003-08-11 | 2007-01-02 | Semiconductor Energy Laboratory Co., Ltd. | Memory and driving method of the same |
| US7319633B2 (en) | 2003-12-19 | 2008-01-15 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device |
| US7750403B2 (en) | 2006-06-30 | 2010-07-06 | Semiconductor Energy Laboratory Co., Ltd | Semiconductor device and manufacturing method thereof |
-
1991
- 1991-12-17 JP JP3353391A patent/JPH05166381A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7158439B2 (en) | 2003-08-11 | 2007-01-02 | Semiconductor Energy Laboratory Co., Ltd. | Memory and driving method of the same |
| US7352604B2 (en) | 2003-08-11 | 2008-04-01 | Semiconductor Energy Laboratory Co., Ltd. | Memory and driving method of the same |
| US7319633B2 (en) | 2003-12-19 | 2008-01-15 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device |
| US7750403B2 (en) | 2006-06-30 | 2010-07-06 | Semiconductor Energy Laboratory Co., Ltd | Semiconductor device and manufacturing method thereof |
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