JPH0437518B2 - - Google Patents
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- JPH0437518B2 JPH0437518B2 JP60159873A JP15987385A JPH0437518B2 JP H0437518 B2 JPH0437518 B2 JP H0437518B2 JP 60159873 A JP60159873 A JP 60159873A JP 15987385 A JP15987385 A JP 15987385A JP H0437518 B2 JPH0437518 B2 JP H0437518B2
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- JP
- Japan
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- circuit
- mos transistor
- channel mos
- address clock
- data bus
- Prior art date
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- Expired - Lifetime
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Description
【発明の詳細な説明】
〔概要〕
メモリ回路であつて、最初のクロツクで充電し
て引き上げた後、次のクロツクで強制的に引き下
げて両データバス線を高速に同一レベルにするこ
とにより、データの高速の読み出しを可能とす
る。
て引き上げた後、次のクロツクで強制的に引き下
げて両データバス線を高速に同一レベルにするこ
とにより、データの高速の読み出しを可能とす
る。
本発明は、メモリ回路、特に大容量スタテイツ
クメモリのデータ読み出しの高速化を可能にする
メモリ回路に関する。
クメモリのデータ読み出しの高速化を可能にする
メモリ回路に関する。
第５図は、従来例に係るスタテイツクメモリの
セルからデータを読み出す方式を説明するための
波形図である。従来例においてもアドレス変化に
同期してアドレスクロツクを発生させ、このアド
レスクロツクを用いることにより、データの高速
読み出しのための工夫が行われている。第５図を
参照しながらこれを説明する。
セルからデータを読み出す方式を説明するための
波形図である。従来例においてもアドレス変化に
同期してアドレスクロツクを発生させ、このアド
レスクロツクを用いることにより、データの高速
読み出しのための工夫が行われている。第５図を
参照しながらこれを説明する。
まず任意のアドレスが変化すると、この変化に
同期してアドレスクロツクCPを発生させる。そ
してこのアドレスクロツクを用いて対となつてい
るデータバス線DB，を互いに短絡させつつ、
高電圧レベルに充電させる。このようにデータバ
ス線間の電圧差を理想的にはゼロにしておけば、
セルからデータを読み出したときデータバス線は
セルのデータ状態に起因する電圧差を容易にセン
スアンプに伝達することができるので、読み出し
の高速化を図ることができる。
同期してアドレスクロツクCPを発生させる。そ
してこのアドレスクロツクを用いて対となつてい
るデータバス線DB，を互いに短絡させつつ、
高電圧レベルに充電させる。このようにデータバ
ス線間の電圧差を理想的にはゼロにしておけば、
セルからデータを読み出したときデータバス線は
セルのデータ状態に起因する電圧差を容易にセン
スアンプに伝達することができるので、読み出し
の高速化を図ることができる。
しかしながら、従来例に係る方式によればデー
タバス線を高電圧レベルに充電してデータバス線
間の電圧を等しくするためには長時間を要し、短
かいパルス幅のアドレスクロツクでは充分でなか
つた。これは、同一レベルにするためにもつぱら
両データバス線を充電のみによつていたからであ
る。勿論、パルス幅を広げれば充分な充電が可能
であるが、その充電期間中はデータを読み出した
としても、データの電荷と充電中の電荷とが打ち
消しあつてデータの電圧差はセンスアンプまで伝
達しないから、結局パネルが切れた後にしか読み
出すことができない。従つて従来方式では高速の
読み出しを充分に達成することができなかつた。
タバス線を高電圧レベルに充電してデータバス線
間の電圧を等しくするためには長時間を要し、短
かいパルス幅のアドレスクロツクでは充分でなか
つた。これは、同一レベルにするためにもつぱら
両データバス線を充電のみによつていたからであ
る。勿論、パルス幅を広げれば充分な充電が可能
であるが、その充電期間中はデータを読み出した
としても、データの電荷と充電中の電荷とが打ち
消しあつてデータの電圧差はセンスアンプまで伝
達しないから、結局パネルが切れた後にしか読み
出すことができない。従つて従来方式では高速の
読み出しを充分に達成することができなかつた。
本発明は係る従来例の問題点に鑑みて創作され
たものであり、第１のアドレスクロツクと第１の
アドレスクロツクの終了直後にこれに同期して発
生する第２のアドレスクロツクを利用して、両デ
ータバス線を引き下げることによりデータの高速
読み出しを可能とするメモリ回路の提供を目的と
する。
たものであり、第１のアドレスクロツクと第１の
アドレスクロツクの終了直後にこれに同期して発
生する第２のアドレスクロツクを利用して、両デ
ータバス線を引き下げることによりデータの高速
読み出しを可能とするメモリ回路の提供を目的と
する。
本発明に係るメモリ回路の構成は、任意のアド
レス信号の変化に同期して第１のアドレスクロツ
クを発生させる回路と、前記第１のアドレスクロ
ツクの終了に同期して第２のアドレスクロツクを
発生させる回路と、前記第１のアドレスクロツク
が入力している期間、対となつているデータバス
線DB，同士を短絡する回路と、前記第１の
アドレスクロツクが入力している期間、前記デー
タバス線DB，のそれぞれを高レベルに充電
する回路と、前記第２のアドレスクロツクが入力
している期間、前記データバス線DB，を短
絡する回路と、前記第２のアドレスクロツクが入
力している期間、前記データバス線DB，の
それぞれを低レベルに放電する回路とを具備して
いることを特徴としている。
レス信号の変化に同期して第１のアドレスクロツ
クを発生させる回路と、前記第１のアドレスクロ
ツクの終了に同期して第２のアドレスクロツクを
発生させる回路と、前記第１のアドレスクロツク
が入力している期間、対となつているデータバス
線DB，同士を短絡する回路と、前記第１の
アドレスクロツクが入力している期間、前記デー
タバス線DB，のそれぞれを高レベルに充電
する回路と、前記第２のアドレスクロツクが入力
している期間、前記データバス線DB，を短
絡する回路と、前記第２のアドレスクロツクが入
力している期間、前記データバス線DB，の
それぞれを低レベルに放電する回路とを具備して
いることを特徴としている。
すなわち、本発明では両データバス線を最初の
クロツクで強制的に充電し引き上げた後、次のク
ロツクで今度は強制的に引き下げるようにするこ
とで、高速に両データバス線を同一レベルにする
ことができるのである。
クロツクで強制的に充電し引き上げた後、次のク
ロツクで今度は強制的に引き下げるようにするこ
とで、高速に両データバス線を同一レベルにする
ことができるのである。
次に図を参照しながら本発明の実施例について
説明する。第１図は本発明の実施例に係るメモリ
回路のデータバス回路の回路図である。
説明する。第１図は本発明の実施例に係るメモリ
回路のデータバス回路の回路図である。
図においてQB１，QB２，QB７，QB８はビ
ツト線負荷用ＮチヤンネルMOSトランジスタで
あり、１はセルで負荷抵抗R1とR2、駆動用Ｎチ
ヤンネルMOSトランジスタQB５，QB６および
読み出し／書き込み用ＮチヤンネルMOSトラン
ジスタQB３，QB４とにより構成されている。
X0〜Xo-1はワード線、Y0〜Yo-1はビツト線選択
用線であり、QB９〜QB１２はビツト線選択用
トランジスタである。また８，９はデータバス線
DB，である。
ツト線負荷用ＮチヤンネルMOSトランジスタで
あり、１はセルで負荷抵抗R1とR2、駆動用Ｎチ
ヤンネルMOSトランジスタQB５，QB６および
読み出し／書き込み用ＮチヤンネルMOSトラン
ジスタQB３，QB４とにより構成されている。
X0〜Xo-1はワード線、Y0〜Yo-1はビツト線選択
用線であり、QB９〜QB１２はビツト線選択用
トランジスタである。また８，９はデータバス線
DB，である。
２は後述する第１のアドレスクロツクが入力し
ている間、データバス線９を高レベルに充電
する回路であり、第１のアドレスクロツクにより
オンするＰチヤンネルMOSトランジスタQB１５
（ＰチヤンネルMOSトランジスタは図において白
丸印を付してＮチヤンネルMOSトランジスタと
区別している。）と常時オンしているＮチヤンネ
ルMOSトランジスタQB１６とによりなつてい
る。３はデータバス線DB８を高レベルに充電す
る回路であり、第１アドレスクロツクによりオン
するＰチヤンネルMOSトランジスタQB１９と常
時オンしているＮチヤンネルMOSトランジスタ
QB２０とによりなつている。また４は第１のア
ドレスクロツクが入力している間、対をなすデー
タバス線８，９を短絡する回路で、Ｐチヤンネル
MOSトランジスタQB１７よりなつている。
ている間、データバス線９を高レベルに充電
する回路であり、第１のアドレスクロツクにより
オンするＰチヤンネルMOSトランジスタQB１５
（ＰチヤンネルMOSトランジスタは図において白
丸印を付してＮチヤンネルMOSトランジスタと
区別している。）と常時オンしているＮチヤンネ
ルMOSトランジスタQB１６とによりなつてい
る。３はデータバス線DB８を高レベルに充電す
る回路であり、第１アドレスクロツクによりオン
するＰチヤンネルMOSトランジスタQB１９と常
時オンしているＮチヤンネルMOSトランジスタ
QB２０とによりなつている。また４は第１のア
ドレスクロツクが入力している間、対をなすデー
タバス線８，９を短絡する回路で、Ｐチヤンネル
MOSトランジスタQB１７よりなつている。
６は第１のアドレスクロツクCP１の終了に同
期して発生する第２のアドレスクロツクCP２の
反転クロツク２が入力している間、データバ
ス線９を低レベル側に放電する回路で、Ｎチ
ヤンネルMOSトランジスタQB２１よりなり、ま
た７は同様に第２のアドレスクロツクの反転クロ
ツク２が入力している間、データバス線DB８
を低レベル側に放電する回路で、Ｎチヤンネル
MOSトランジスタQB２２よりなつている。また
５は第２アドレスクロツクCP２が入力している
間、対をなすデータバス線８，９を短絡する回路
で、ＰチヤンネルMOSトランジスタQB１８より
なつている。
期して発生する第２のアドレスクロツクCP２の
反転クロツク２が入力している間、データバ
ス線９を低レベル側に放電する回路で、Ｎチ
ヤンネルMOSトランジスタQB２１よりなり、ま
た７は同様に第２のアドレスクロツクの反転クロ
ツク２が入力している間、データバス線DB８
を低レベル側に放電する回路で、Ｎチヤンネル
MOSトランジスタQB２２よりなつている。また
５は第２アドレスクロツクCP２が入力している
間、対をなすデータバス線８，９を短絡する回路
で、ＰチヤンネルMOSトランジスタQB１８より
なつている。
次に第１図の本発明の実施例回路のセルからデ
ータを読み出す動作について第２図の波形図を参
照しながら説明する。いま説明の便宜上、セルか
ら新しいデータが読み出される前のデータバス線
DB８の状態を高レベル、データバス線９の
状態を低レベルとする。
ータを読み出す動作について第２図の波形図を参
照しながら説明する。いま説明の便宜上、セルか
ら新しいデータが読み出される前のデータバス線
DB８の状態を高レベル、データバス線９の
状態を低レベルとする。
かかる状態においてアドレス信号が変化する
と、後述する第１のアドレスクロツク発生回路は
任意のアドレス信号の変化を検出して第１のアド
レスクロツクCP１を発生させる。これにより充
電回路２のＰチヤンネルMOSトランジスタQB１
５および充電回路３のＮチヤンネルMOSトラン
ジスタQB１９がオンしてデータバス線８，９を
高レベルに充電する。このときデータバス線８は
既に高レベルであるからその状態を維持するが、
データバス線９は低レベルから高レベルに向つて
充電される。また同時に第１のアドレスクロツク
CP１により短絡回路４のＰチヤンネルMOSトラ
ンジスタがオンしてデータバス線８と９を短絡
し、データバス線９の高レベル化を補助する。し
かし第１のアドレスクロツクCP１のパルス幅を
短かくしているのでデータバス線９は充分には立
ち上つていない。
と、後述する第１のアドレスクロツク発生回路は
任意のアドレス信号の変化を検出して第１のアド
レスクロツクCP１を発生させる。これにより充
電回路２のＰチヤンネルMOSトランジスタQB１
５および充電回路３のＮチヤンネルMOSトラン
ジスタQB１９がオンしてデータバス線８，９を
高レベルに充電する。このときデータバス線８は
既に高レベルであるからその状態を維持するが、
データバス線９は低レベルから高レベルに向つて
充電される。また同時に第１のアドレスクロツク
CP１により短絡回路４のＰチヤンネルMOSトラ
ンジスタがオンしてデータバス線８と９を短絡
し、データバス線９の高レベル化を補助する。し
かし第１のアドレスクロツクCP１のパルス幅を
短かくしているのでデータバス線９は充分には立
ち上つていない。
次に第１のアドレスクロツクCP１が終了する
と、ＰチヤンネルMOSトランジスタQB１５，
QB１９がオフし、従つて充電回路２，３もオフ
してデータバス線８，９間を遮断する。
と、ＰチヤンネルMOSトランジスタQB１５，
QB１９がオフし、従つて充電回路２，３もオフ
してデータバス線８，９間を遮断する。
また後述する第２のアドレスクロツク回路は第
１のアドレスクロツクCP１の終了に同期して第
２のアドレスクロツクCP２およびその反転クロ
ツク２を発生させる。これによりＮチヤンネ
ルMOSトランジスタQB２１，QB２２およびＰ
チヤンネルMOSトランジスタQB１８がオンし、
データバス線８，９は短絡状態で急速に低レベル
側に下がり、第２のアドレスクロツクが終了する
ときにはデータバス線８，９は同電圧レベルにな
つている。
１のアドレスクロツクCP１の終了に同期して第
２のアドレスクロツクCP２およびその反転クロ
ツク２を発生させる。これによりＮチヤンネ
ルMOSトランジスタQB２１，QB２２およびＰ
チヤンネルMOSトランジスタQB１８がオンし、
データバス線８，９は短絡状態で急速に低レベル
側に下がり、第２のアドレスクロツクが終了する
ときにはデータバス線８，９は同電圧レベルにな
つている。
ところで第２のアドレスクロツクが終了する時
点では既にデコーダ出力は確定しており、従つて
不図示のセンスアンプはセルから読み出されたデ
ータ状態を直ちに検出することができる。このよ
うに従来例に係る回路によれば、例えば少なくと
もアドレスクロツクの幅を20nsec以上必要として
いたのに対し、実施例回路によれば第１のアドレ
スクロツクの幅と第２のアドレスクロツク幅を合
計しても10nsec程度であるから、データ読み出し
の大幅な高速化が可能となる。
点では既にデコーダ出力は確定しており、従つて
不図示のセンスアンプはセルから読み出されたデ
ータ状態を直ちに検出することができる。このよ
うに従来例に係る回路によれば、例えば少なくと
もアドレスクロツクの幅を20nsec以上必要として
いたのに対し、実施例回路によれば第１のアドレ
スクロツクの幅と第２のアドレスクロツク幅を合
計しても10nsec程度であるから、データ読み出し
の大幅な高速化が可能となる。
次に本発明の実施例に係る第１のアドレスクロ
ツク発生回路および第２のアドレスクロツク発生
回路について説明する。第３図はアドレス遷移検
出回路、第１のアドレスクロツク発生回路および
第２のアドレスクロツク発生回路の回路図であ
り、第１図と同様に白丸印を付しているトランジ
スタはＰチヤンネルMOSトランジスタを表わし
ており、無印のトランジスタはＮチヤンネル
MOSトランジスタを表わしている。
ツク発生回路および第２のアドレスクロツク発生
回路について説明する。第３図はアドレス遷移検
出回路、第１のアドレスクロツク発生回路および
第２のアドレスクロツク発生回路の回路図であ
り、第１図と同様に白丸印を付しているトランジ
スタはＰチヤンネルMOSトランジスタを表わし
ており、無印のトランジスタはＮチヤンネル
MOSトランジスタを表わしている。
図において１０はアドレス遷移検出回路、１１
は第１のアドレスクロツク発生回路、１２は第２
のアドレスクロツク発生回路である。
は第１のアドレスクロツク発生回路、１２は第２
のアドレスクロツク発生回路である。
次に第４図の波形図を参照しながら第３図の回
路の動作について説明する。第４図のＮ１〜Ｎ５
は各ノードを示しており、CP１は第１のアドレ
スクロツク、CP２は第２のアドレスクロツク、
CP２は第２のアドレスクロツクの反転クロツク
を示している。
路の動作について説明する。第４図のＮ１〜Ｎ５
は各ノードを示しており、CP１は第１のアドレ
スクロツク、CP２は第２のアドレスクロツク、
CP２は第２のアドレスクロツクの反転クロツク
を示している。
まずアドレス信号A0が低レベルから高レベル
に変化したとする。インバータ回路（Ｐチヤンネ
ルMOSトランジスタQA３とＮチヤンネルMOS
トランジスタQA４よりなる。）の出力Ｎ１は
MOS抵抗（ＰチヤンネルMOSトランジスタQA
１とＮチヤンネルMOSトランジスタQA２よりな
る。）によつて遅延するので、一定時間の後、高
レベルから低レベルに変化する。ところでＮチヤ
ンネルMOSトランジスタQA５のゲートにはアド
レス信号A0が直接入力している。従つてＮチヤ
ンネルMOSトランジスタQA５はこの遅延時間を
パルス幅とするパルスを出力する。
に変化したとする。インバータ回路（Ｐチヤンネ
ルMOSトランジスタQA３とＮチヤンネルMOS
トランジスタQA４よりなる。）の出力Ｎ１は
MOS抵抗（ＰチヤンネルMOSトランジスタQA
１とＮチヤンネルMOSトランジスタQA２よりな
る。）によつて遅延するので、一定時間の後、高
レベルから低レベルに変化する。ところでＮチヤ
ンネルMOSトランジスタQA５のゲートにはアド
レス信号A0が直接入力している。従つてＮチヤ
ンネルMOSトランジスタQA５はこの遅延時間を
パルス幅とするパルスを出力する。
一方、同時にアドレス信号0は高レベルから
低レベルに変化するが、インバータ回路（Ｐチヤ
ンネルMOSトランジスタQA８とＮチヤンネル
MOSトランジスタQA９よりなる）の出力Ｎ２は
MOS抵抗（ＰチヤンネルMOSトランジスタQA
６とＮチヤンネルMOSトランジスタQA７よりな
る）により遅延して高レベルから低レベルに変化
する。ところでＮチヤンネルMOSトランジスタ
QA１０のゲートにはアドレス信号0が直接入力
している。従つてこの場合にはＮチヤンネル
MOSトランジスタQA１０はパルスを出力しな
い。しかしA0が高レベルから低レベルに変化す
るときにはＮチヤンネルMOSトランジスタQA１
０側からパルスが出力される。即ちアドレス信号
A0が変化すると必ずＮ３にはパルスが出力され
る。そしてこのパルスによりＮチヤンネルMOS
トランジスタQA１１がオンする。
低レベルに変化するが、インバータ回路（Ｐチヤ
ンネルMOSトランジスタQA８とＮチヤンネル
MOSトランジスタQA９よりなる）の出力Ｎ２は
MOS抵抗（ＰチヤンネルMOSトランジスタQA
６とＮチヤンネルMOSトランジスタQA７よりな
る）により遅延して高レベルから低レベルに変化
する。ところでＮチヤンネルMOSトランジスタ
QA１０のゲートにはアドレス信号0が直接入力
している。従つてこの場合にはＮチヤンネル
MOSトランジスタQA１０はパルスを出力しな
い。しかしA0が高レベルから低レベルに変化す
るときにはＮチヤンネルMOSトランジスタQA１
０側からパルスが出力される。即ちアドレス信号
A0が変化すると必ずＮ３にはパルスが出力され
る。そしてこのパルスによりＮチヤンネルMOS
トランジスタQA１１がオンする。
その他のアドレス信号Aiが変化したときも各ア
ドレス遷移検出回路１０からは低レベルのパルス
を出力するので、Ｎ４には各アドレス遷移検出回
路１０の出力パルスの重なりとしての低レベルパ
ルスが出力される。
ドレス遷移検出回路１０からは低レベルのパルス
を出力するので、Ｎ４には各アドレス遷移検出回
路１０の出力パルスの重なりとしての低レベルパ
ルスが出力される。
次にこのパルスは高レベルから低レベルに変化
するとき４段のインバータ回路（１段目はＰチヤ
ンネルMOSトランジスタQA１５とＮチヤンネル
MOSトランジスタQA１６よりなる。２段目はＰ
チヤンネルMOSトランジスタQA１７とＮチヤン
ネルMOSトランジスタQA１８よりなる。３段目
はＰチヤンネルMOSトランジスタQA１９とＮチ
ヤンネルMOSトランジスタQA２０よりなる。４
段目はＰチヤンネルMOSトランジスタQA２１と
ＮチヤンネルMOSトランジスタQA２２よりな
る。）により波形整形されて出力される。一方、
この高レベルから低レベルへの変化はＰチヤンネ
ルMOSトランジスタQA１２とＮチヤンネル
MOSトランジスタQA１３よりなるインバータ回
路によつてＮ５の出力となる。これによりＮチヤ
ンネルMOSトランジスタQA１４はＮ５の出力の
立ち上りの途中でオンして次段のインバータ回路
（ＰチヤンネルMOSトランジスタQA１７とＮチ
ヤンネルMOSトランジスタQA１８よりなる。）
の入力を低レベルにする。こうして最終段のイン
バータ回路の出力は高レベルから低レベルに変化
する。すなわち最終の出力としての第１のアドレ
スクロツクCP１のパルス幅は出力Ｎ５の立ち上
がり時間やＮチヤンネルMOSトランジスタQA１
４の閾値電圧により定まり、Ｎ４のパルス幅によ
らない。なおＮ４の立ち上がり時にはＮチヤンネ
ルMOSトランジスタQA１４がオフするので、こ
のときはアドレスクロツクCP１は発生しない。
するとき４段のインバータ回路（１段目はＰチヤ
ンネルMOSトランジスタQA１５とＮチヤンネル
MOSトランジスタQA１６よりなる。２段目はＰ
チヤンネルMOSトランジスタQA１７とＮチヤン
ネルMOSトランジスタQA１８よりなる。３段目
はＰチヤンネルMOSトランジスタQA１９とＮチ
ヤンネルMOSトランジスタQA２０よりなる。４
段目はＰチヤンネルMOSトランジスタQA２１と
ＮチヤンネルMOSトランジスタQA２２よりな
る。）により波形整形されて出力される。一方、
この高レベルから低レベルへの変化はＰチヤンネ
ルMOSトランジスタQA１２とＮチヤンネル
MOSトランジスタQA１３よりなるインバータ回
路によつてＮ５の出力となる。これによりＮチヤ
ンネルMOSトランジスタQA１４はＮ５の出力の
立ち上りの途中でオンして次段のインバータ回路
（ＰチヤンネルMOSトランジスタQA１７とＮチ
ヤンネルMOSトランジスタQA１８よりなる。）
の入力を低レベルにする。こうして最終段のイン
バータ回路の出力は高レベルから低レベルに変化
する。すなわち最終の出力としての第１のアドレ
スクロツクCP１のパルス幅は出力Ｎ５の立ち上
がり時間やＮチヤンネルMOSトランジスタQA１
４の閾値電圧により定まり、Ｎ４のパルス幅によ
らない。なおＮ４の立ち上がり時にはＮチヤンネ
ルMOSトランジスタQA１４がオフするので、こ
のときはアドレスクロツクCP１は発生しない。
次に第１のアドレスクロツクCP１はMOS抵抗
（ＰチヤンネルMOSトランジスタQA２４とＮチ
ヤンネルMOSトランジスタQA２３よりなる。）
により遅延され、さらにインバータ回路（Ｐチヤ
ンネルMOSトランジスタQA２５とＮチヤンネル
MOSトランジスタQA２６よりなる。）によつて
反転されるＮ６。この出力Ｎ６と第１のアドレス
クロツクCP１は次段の２入力NAND回路（Ｐチ
ヤンネルMOSトランジスタQA２７，２８とＮチ
ヤンネルMOSトランジスタQA２９，３０よりな
る）により第２のアドレスクロツクCP２を出力
する。また次段のインバータ回路（Ｐチヤンネル
MOSトランジスタQA３１とＮチヤンネルMOS
トランジスタQA３２よりなる。）によりCP２の
反転出力２を出力する。
（ＰチヤンネルMOSトランジスタQA２４とＮチ
ヤンネルMOSトランジスタQA２３よりなる。）
により遅延され、さらにインバータ回路（Ｐチヤ
ンネルMOSトランジスタQA２５とＮチヤンネル
MOSトランジスタQA２６よりなる。）によつて
反転されるＮ６。この出力Ｎ６と第１のアドレス
クロツクCP１は次段の２入力NAND回路（Ｐチ
ヤンネルMOSトランジスタQA２７，２８とＮチ
ヤンネルMOSトランジスタQA２９，３０よりな
る）により第２のアドレスクロツクCP２を出力
する。また次段のインバータ回路（Ｐチヤンネル
MOSトランジスタQA３１とＮチヤンネルMOS
トランジスタQA３２よりなる。）によりCP２の
反転出力２を出力する。
このように、本発明の実施例回路により第１の
アドレスクロツクCP１、第２のアドレスクロツ
クCP２およびその反転クロツク２を出力する
ことができる。
アドレスクロツクCP１、第２のアドレスクロツ
クCP２およびその反転クロツク２を出力する
ことができる。
以上説明したように、本発明によれば第１のア
ドレスクロツクと第１のアドレスクロツクの終了
直後にこれに同期して発生する第２のアドレスク
ロツクを利用してデータバス線間の電圧を早期に
同電位にするものであるから、センスアンプによ
るセルデータの検出、すなわちデータの読み出し
の高速化が可能となる。
ドレスクロツクと第１のアドレスクロツクの終了
直後にこれに同期して発生する第２のアドレスク
ロツクを利用してデータバス線間の電圧を早期に
同電位にするものであるから、センスアンプによ
るセルデータの検出、すなわちデータの読み出し
の高速化が可能となる。
第１図は本発明の実施例に係るメモリ回路のデ
ータバス回路の回路図であり、第２図は第１図の
実施例回路の動作を説明するための波形図であ
る。第３図は本発明の実施例に係るアドレス遷移
検出回路、第１のアドレスクロツク発生回路およ
び第２のアドレスクロツク発生回路の回路図であ
り、第４図は第３図の実施例回路の動作を説明す
るための波形図である。第５図は従来例に係るス
タテイツクメモリのセルからデータを読み出す方
式を説明するための波形図である。 １……セル、２，３……充電回路、４，５……
短絡回路、６，７……放電回路、８，９……デー
タバス線、１０……アドレス遷移検出回路、１１
……第１のアドレスクロツク発生回路、１２……
第２のアドレスクロツク発生回路。
ータバス回路の回路図であり、第２図は第１図の
実施例回路の動作を説明するための波形図であ
る。第３図は本発明の実施例に係るアドレス遷移
検出回路、第１のアドレスクロツク発生回路およ
び第２のアドレスクロツク発生回路の回路図であ
り、第４図は第３図の実施例回路の動作を説明す
るための波形図である。第５図は従来例に係るス
タテイツクメモリのセルからデータを読み出す方
式を説明するための波形図である。 １……セル、２，３……充電回路、４，５……
短絡回路、６，７……放電回路、８，９……デー
タバス線、１０……アドレス遷移検出回路、１１
……第１のアドレスクロツク発生回路、１２……
第２のアドレスクロツク発生回路。
Claims (1)
- 【特許請求の範囲】 １ 任意のアドレス信号の変化に同期して第１の
アドレスクロツクを発生させる回路と、 前記第１のアドレスクロツクの終了に同期して
第２のアドレスクロツクを発生させる回路と、 前記第１のアドレスクロツクが入力している期
間、対となつているデータバス線DB，同士
を短絡する回路と、 前記第１のアドレスクロツクが入力している期
間、前記データバス線DB，のそれぞれを高
レベルに充電する回路と、 前記第２のアドレスクロツクが入力している期
間、前記データバス線DB，を短絡する回路
と、 前記第２のアドレスクロツクが入力している期
間、前記データバス線DB，のそれぞれを低
レベルに放電する回路とを具備していることを特
徴とするメモリ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60159873A JPS6220195A (ja) | 1985-07-19 | 1985-07-19 | メモリ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60159873A JPS6220195A (ja) | 1985-07-19 | 1985-07-19 | メモリ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6220195A JPS6220195A (ja) | 1987-01-28 |
| JPH0437518B2 true JPH0437518B2 (ja) | 1992-06-19 |
Family
ID=15703068
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60159873A Granted JPS6220195A (ja) | 1985-07-19 | 1985-07-19 | メモリ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6220195A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62170097A (ja) * | 1986-01-21 | 1987-07-27 | Fujitsu Ltd | 半導体記憶装置 |
| JP2569538B2 (ja) * | 1987-03-17 | 1997-01-08 | ソニー株式会社 | メモリ装置 |
-
1985
- 1985-07-19 JP JP60159873A patent/JPS6220195A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6220195A (ja) | 1987-01-28 |
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