JPH05166821A

JPH05166821A - 半導体装置及びその製法

Info

Publication number: JPH05166821A
Application number: JP3330561A
Authority: JP
Inventors: Takayuki Gomi; 孝行五味
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 1991-12-13
Filing date: 1991-12-13
Publication date: 1993-07-02

Abstract

(57)【要約】【目的】ベース幅の縮小化、ベース抵抗の低減化を達
成させて、全電流領域でのスピードの改善を実現させ
る。【構成】側部から下部にかけて絶縁層１にて囲まれた
素子形成領域２の上面中央部分に平面長方形状の絶縁膜
３を形成した後、絶縁膜３をマスクとして素子形成領域
２の片側にＰ形不純物を導入する。その後、絶縁膜３の
上面を一部含んで、上記Ｐ型不純物が導入された素子形
成領域２の一部にエミッタ拡散源となる多結晶シリコン
層７を形成した後、全面に層間絶縁膜８を形成する。そ
の後、熱処理を行って、導入されたＰ型不純物拡散によ
るベース領域５と多結晶シリコン層７からのＮ型不純物
拡散によるエミッタ領域６を形成する。その後、層間絶
縁膜８に対して開口を設けた後、バリアメタル１５及び
Ａｌ層をパターニングして夫々ベース電極１２、エミッ
タ電極１３及びコレクタ電極１４を形成する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、張り合わせ等により形
成されたＳＯＩ（ｓｉｌｉｃｏｎｏｎｉｎｓｕｌａ
ｔｏｒ）基板の素子形成領域内に、エミッタ領域、ベー
ス領域及びコレクタ領域が夫々横方向に形成されたラテ
ラル型トランジスタ及びその製法に関する。

【０００２】

【従来の技術】将来のＶＬＳＩにおいて、ＳＯＩ構造の
バイポーラトランジスタが注目されている。これは、Ｓ
ＯＩ構造の場合、完全な絶縁物分離により、ラッチアッ
プ防止、寄生容量の低減化が実現できるためである。

【０００３】特に、ＳＯＩ構造のラテラル型バイポーラ
トランジスタは、寄生の部分がほとんど無くなるため、
理想的なデバイスに限りなく近づけることが可能とな
る。また、現在では、ＣＭＯＳの高集積性、低消費電力
性と、バイポーラトランジスタの高速性とを兼ね備えた
ＢｉＣＭＯＳＬＳＩが注目されているが、縦型バイポ
ーラトランジスタとＣＭＯＳトランジスタとを複合させ
た場合、素子構造が複雑になり、プロセスステップの増
大によるコストアップ、歩留り低下等につながるという
欠点があった。

【０００４】この場合、ＳＯＩ構造のＣＭＯＳトランジ
スタとＳＯＩ構造のラテラル型バイポーラトランジスタ
を考えると、ＣＭＯＳトランジスタとラテラル型バイポ
ーラトランジスタとで製造工程がほとんど共用できるた
め、高性能なＢｉＣＭＯＳを非常にシンプルな製法で作
製することができる。このような利点が、現在から将来
に向けて、ＳＯＩ構造のラテラル型バイポーラトランジ
スタが注目されている所以である。

【０００５】従来のＳＯＩ構造のラテラル型バイポーラ
トランジスタは、ＳＯＩ構造の基板（以下、単にＳＯＩ
基板と記す）を得るところからはじまる。このＳＯＩ基
板は、まず、図９Ａに示すように、例えばＰ型のシリコ
ン基板６１上にＮ型のエピタキシャル層６２を成長させ
た基板６３と、図９Ｂに示すように、シリコン基板６４
の表面に熱酸化膜６５が形成された別の基板６６を用意
し、これら２枚の基板６３及び６６を夫々エピタキシャ
ル層６２の表面と熱酸化膜６５の表面とを対向させなが
ら張り合わせて、図１０で示す張り合わせ基板６７を作
製する。

【０００６】その後、図１１に示すように、基板６３の
端面から研削・研磨を行ない、最終的にエッチング作用
と機械的研磨を合わせた選択エッチングにより、シリコ
ン基板６１を除去して、絶縁膜６５上にシリコン層６２
が形成されたＳＯＩ基板６８を得る。

【０００７】そして、このＳＯＩ基板６８にラテラル型
バイポーラトランジスタを作製する場合は、まず、図１
２Ａに示すように、選択酸化（ＬＯＣＯＳ）法を用いて
選択的にフィールド絶縁層６９を形成する。このとき、
フィールド絶縁層６９で囲まれたシリコン層が素子形成
領域７０となる。

【０００８】次に、図１２Ｂに示すように、素子形成領
域７０上に形成されている薄い熱酸化膜７１を一部エッ
チング除去した後、素子形成領域７０上に一部オフセッ
トを設けて、Ｎ型の不純物ドープの多結晶シリコン層７
２を形成する。この多結晶シリコン層７２上には、同じ
パターンのＳｉＯ２膜７３が形成される。その後、Ｐ型
の不純物、例えばボロン（ＢＦ₂ ⁺）をイオン注入し
て、多結晶シリコン層７２が形成されていない部分の素
子形成領域７０内にＰ型のベース領域７４を形成する。

【０００９】次に、図１３に示すように、多結晶シリコ
ン層７２とＳｉＯ₂膜７３の２層膜の側壁に例えばＳｉ
Ｎ膜によるサイドウォール７５を形成する。その後、Ｎ
型の不純物、例えば砒素（Ａｓ⁺）をイオン注入して、
素子形成領域７０内にＮ型のエミッタ領域７６を形成す
ることにより、ＳＯＩ構造のラテラル型バイポーラトラ
ンジスタを得る（１９９１年電子情報通信学会秋季大
会、ＳＣ−９−８、Ｐ５−２１６〜２１７「張り合わせ
ＳＯＩ基板を用いた薄いベースを持つ横型バイポーラト
ランジスタ」参照）。この場合、ベースの取出しは、図
１４の平面図に示すように、横方向に連続して張り出さ
せて形成したベース取出し領域７７を介して行われる。
尚、上記多結晶シリコン層７２はコレクタ取出し電極と
なる。

【００１０】上記従来のＳＯＩ構造のラテラル型バイポ
ーラトランジスタは、張り合わせＳＯＩ基板６８を用い
ているため、ＳＯＩ基板６８自体の結晶性が良好であ
り、しかもエミッタ領域７６及びベース領域７４の形成
は、ＭＯＳトランジスタのＬＤＤ構造を利用して形成す
るようにしているため、ベース幅Ｗｂが短縮化され、遮
断周波数ｆ_TMAX＝４．５ＧＨｚを得ることができる。

【００１１】

【発明が解決しようとする課題】ところで、従来のラテ
ラル型バイポーラトランジスタにおいては、ベース幅Ｗ
ｂがＳｉＮ膜からなるサイドウォール７５の幅にて決定
される。このサイドウォール７５は、多結晶シリコン層
７２及びＳｉＯ₂膜７３の厚みとＲＩＥのエッチング条
件によって、その幅が決定される。

【００１２】しかし、多結晶シリコン層７２やＳｉＯ₂
膜７３は、通常ＣＶＤ法にて形成されるが、このＣＶＤ
法による成膜においては、その厚み方向に約１０％のば
らつきが生じる。また、ＲＩＥによるエッチングも１０
％程度のばらつきが生じることから、形成されるサイド
ウォール７５の幅にも大きなばらつきが生じる。このこ
とから、サイドウォール幅、即ちベース幅Ｗｂの制御が
不安定となり、しかもベース幅Ｗｂの縮小化に限界が生
じる。

【００１３】また、従来の場合、ベース電極の取出し
が、ベース領域７４の長手方向からだけであるため、ベ
ースの直列抵抗Ｒｂが大きくなり、大電流領域でのスピ
ードが遅くなるという欠点がある。

【００１４】本発明は、このような課題に鑑み成された
もので、その目的とするところは、ベース幅の縮小化、
ベース抵抗の低減化を達成することができ、全電流領域
でのスピードの改善を実現させることができる半導体装
置を提供することにある。

【００１５】また、本発明は、ベース幅の縮小化、ベー
ス抵抗の低減化を達成することができ、全電流領域での
スピードの改善を実現させることができる半導体装置を
容易に作製することができる半導体装置の製法を提供す
ることにある。

【００１６】

【課題を解決するための手段】本発明は、側部から下部
にかけて絶縁層１にて囲まれた素子形成領域２内に、エ
ミッタ領域６、ベース領域５及びコレクタ領域４が夫々
横方向に形成された半導体装置において、素子形成領域
２上に、島状に形成された絶縁膜３と、該絶縁膜３の上
面の一部を含んで形成されたエミッタ拡散源となる半導
体膜７を設け、該絶縁膜３下にベース領域５とコレクタ
領域４との接合面ａを存在させ、エミッタ領域６をその
側部から下部にかけてベース領域５で囲んで構成する。

【００１７】この場合、エミッタ領域６、ベース領域５
及びコレクタ領域４の各長手方向の長さを夫々ほぼ同等
の長さＬに形成して構成するようにしてもよいし、ベー
ス電極１２を、ベース領域５の下層に形成して構成する
ようにしてもよい。

【００１８】また、本発明は、側部から下部にかけて絶
縁層２３及び２５にて囲まれた第１導電型を有する素子
形成領域２内に、第１導電型のエミッタ領域６及びコレ
クタ領域４並びに第２導電型のベース領域５が夫々横方
向に形成された半導体装置の製法において、素子形成領
域２上に島状の絶縁膜３を形成した後、絶縁膜３をマス
クとして素子形成領域２の片側に第２導電型を有するベ
ース領域形成用不純物を選択的に導入する。その後、絶
縁膜３の上面を一部含んで、不純物が導入された素子形
成領域２の一部にエミッタ拡散源となる半導体膜７を形
成する。

【００１９】また、本発明は、側部から下部にかけて絶
縁層２３及び２５にて囲まれた第１導電型を有する素子
形成領域２内に、第１導電型のエミッタ領域６及びコレ
クタ領域４並びに第２導電型のベース領域５が夫々横方
向に形成された半導体装置の製法において、素子形成領
域２上に島状の絶縁膜３を形成した後、絶縁膜３の上面
を一部含んで、素子形成領域２の片側の一部に半導体膜
７を形成する。その後、素子形成領域２の他の片側をマ
スクして、露出する半導体膜７に第２導電型を有するベ
ース領域形成用不純物を導入した後、素子形成領域２の
片側をマスクして、露出する半導体膜７に第１導電型を
有するエミッタ領域形成用不純物を導入する。

【００２０】

【作用】上述の本発明の構成によれば、絶縁膜３下にベ
ース領域５とコレクタ領域４との接合面ａを存在させる
ようにしたので、この接合面ａとエミッタ領域６の拡散
端を近づけることが可能になり、ベース幅Ｗｂの短縮化
を図ることができる。また、エミッタ領域６をベース領
域５にて囲むようにしたので、上記接合面ａからベース
電極１２までに至る経路の幅（面積）が広くなり、ベー
ス抵抗Ｒｂの低減化を達成させることができる。

【００２１】また、本発明の第１の製法によれば、絶縁
膜３をマスクにベース領域形成用不純物を素子形成領域
２内に導入し、その後、絶縁膜３の上面を一部含むよう
にエミッタ拡散源となる半導体膜７を形成するようにし
たので、各不純物が絶縁膜３の同一の側壁を介して二重
拡散して、夫々ベース領域５及びエミッタ領域６が形成
されることになり、例えば時間で制御することにより、
幅の狭いベース幅Ｗｂが再現性よく形成することができ
ると共に、エミッタ領域６をベース領域５にて囲むよう
に構成させることが可能となる。

【００２２】また、本発明の第２の製法によれば、絶縁
膜３の上面を一部含むように形成された半導体膜７に第
２導電型を有するベース領域形成用不純物を導入した
後、半導体膜７に第１導電型を有するエミッタ領域形成
用不純物を導入するようにしたので、各不純物が絶縁膜
３の同一の側壁を介して順次拡散して、夫々ベース領域
５及びエミッタ領域６が形成されることになり、例えば
時間で制御することにより、幅の狭いベース幅Ｗｂが再
現性よく形成することができると共に、エミッタ領域６
をベース領域５にて囲むように構成させることが可能と
なる。

【００２３】

【実施例】以下、図１〜図８を参照しながら本発明の実
施例を説明する。図１Ａは、第１実施例に係るＳＯＩ構
造のラテラル型ＮＰＮトランジスタ（以下、単にトラン
ジスタと記す）の構成を示す断面図、図１Ｂは、その平
面図である。

【００２４】このトランジスタは、側部から下部にかけ
て絶縁層１にて囲まれた素子形成領域２内に作製され
る。そして、この素子形成領域２の上面中央部分に形成
された平面長方形状の絶縁膜３（図１Ｂにおいて斜線で
示す領域）下にＮ型のコレクタ領域４とＰ型のベース領
域５との接合面ａ（図１Ｂにおいて一点鎖線で示す）が
存在する。エミッタ領域６は、絶縁膜３の上面一部を含
むように形成された多結晶シリコン層７からのＮ型の不
純物拡散によって形成される。

【００２５】尚、これら図において、８は層間絶縁膜、
９はベース取出し領域、１０はコレクタ取出し領域、１
１は多結晶シリコン層７によるコレクタ取出し電極、１
２，１３及び１４はＡｌ層によるベース電極、エミッタ
電極及びコレクタ電極、１５はバリアメタルである。

【００２６】この構成によれば、絶縁膜３下にベース領
域５とコレクタ領域４との接合面ａを存在させるように
したので、接合面ａとエミッタ領域６の拡散端を近づけ
ることが可能になり、ベース幅Ｗｂの短縮化を図ること
ができる。また、エミッタ領域６をベース領域５にて囲
むようにしたので、上記接合面ａからベース電極１２ま
でに至る経路の幅（面積）が広くなり、ベース抵抗Ｒｂ
の低減化を達成させることができる。

【００２７】特に、図１Ｂに示すように、エミッタ領域
６、ベース領域５及びコレクタ領域４の各長手方向の長
さを夫々ほぼ同等の長さＬに設定して形成すれば、更に
ベース抵抗Ｒｂの低減化が図れ、全電流領域での高速化
を図ることができる。

【００２８】次に、第２実施例に係るトランジスタの構
成を図２に基いて説明する。尚、図１と対応するものに
ついては同符号を記す。

【００２９】このトランジスタは、上記第１実施例のも
のとほぼ同じ構成を有するが、ベース電極１２がベース
領域５の下層に形成されている点で異なる。この構成に
よれば、上面にベース電極１２を形成するための占有面
積が不要となるため、セル面積が第１実施例よりも小さ
くすることが可能となる。また、ベースの取出し経路が
短くなるため、ベース抵抗Ｒｂをより低減化することが
できる。

【００３０】次に、上記第１実施例に係るトランジスタ
を実現させるための２つの製法（第１の製法及び第２の
製法）を図３〜図７に基いて説明する。尚、図１と対応
するものについては同符号を記す。

【００３１】図３〜図５は、第１の製法を示す工程図で
ある。これらの工程図において、図３Ａ〜図４Ｂまでの
工程は、ＳＯＩ構造の基板（以下、単にＳＯＩ基板と記
す）の作製方法を示し、図４Ｃ〜図５Ｃまでの工程は、
第１実施例に係るトランジスタの製法を示す。以下、順
にその工程を説明する。

【００３２】まず、図３Ａに示すように、例えばＮ型の
シリコン基板２１（結晶方位＜１１１＞）を用意し、素
子形成領域２となる部分以外の領域を約１５０ｎｍ程度
エッチング除去して段差２２を形成する。

【００３３】次に、図３Ｂに示すように、全面にＳｉＯ
₂膜２３をＣＶＤ法にて形成した後、全面に平坦化膜
（レジスト膜等）２４を形成する。

【００３４】次に、図３Ｃに示すように、ＲＩＥ（反応
性イオンエッチング）による全面エッチバックを行っ
て、素子形成領域２となる部分を露出させる。このと
き、段差２２内にＳｉＯ₂膜が埋め込まれたかたちとな
る。尚、このＳＩＯ２膜２３は、後に行われる研磨時の
研磨ストッパとなる。従って、図３Ａで示す工程にて形
成した段差２２で、ＳＯＩ基板の厚み（正確には素子形
成領域２の厚み）が決まる。

【００３５】次に、図４Ａに示すように、表面に熱酸化
膜（ＳｉＯ₂膜）２５が形成された別のシリコン基板２
６を用意し、シリコン基板２１及び２６同士を、夫々素
子形成領域２となる部分が露出した表面と熱酸化膜２５
表面とを対向させながら張り合わせて、張り合わせ基板
２７を作製する。上記張り合わせ処理は、シリコン基板
２１及び２６同士を重ね合わせた後、窒素（Ｎ₂）雰囲
気中、１１００℃で数時間熱処理することにより行うこ
とができる。

【００３６】次に、図４Ｂに示すように、シリコン基板
２１の端面から研削・研磨を行い、最終的にエッチング
作用と機械的研磨を合わせた選択研磨処理によって研磨
を行って、ＳｉＯ₂膜２３を露出させてＳＯＩ基板２８
を得る。このとき、ＳｉＯ₂膜２３及び熱酸化膜２５に
て側部から下部にわたって囲まれたシリコン薄層、即ち
素子形成領域２が形成される。上記選択研磨の条件とし
ては、例えば研磨液としてエチレンジアミン＋水（ｐＨ
≒１０〜１１位）を用い、温度は室温（２０℃）程度と
する。また、クロス加圧は約２００ｇ／ｃｍ²程度、ク
ロス周速は約１５０ｍ／ｍｉｎ程度でよい。

【００３７】次に、図４Ｃに示すように、全面にＳｉＯ
₂からなる絶縁膜３をＣＶＤ法にて形成した後、ＲＩＥ
等でパターニングして、素子形成領域２上の中央部分
に、図２で示すような平面長方形状のパターン（絶縁
膜）３を残す。

【００３８】次に、図５Ａに示すように、全面にフォト
レジスト膜２９を形成した後、素子形成領域２の片側に
対応する箇所に開口２９ａを形成する。その後、フォト
レジスト膜２９及び絶縁膜３をマスクにＰ型のベース領
域形成用不純物、例えばＢＦ ₂ ⁺をイオン注入する。こ
のときのイオン注入条件は、例えば注入エネルギ＝６０
ｋｅＶ、注入量＝７×１０¹³ｃｍ^-2とする。

【００３９】次に、図５Ｂに示すように、上記フォトレ
ジスト膜２９を除去した後、全面にＮ型の不純物、例え
ば砒素（Ａｓ）をドープした多結晶シリコン層７を厚み
約１５０ｎｍ程度、ＣＶＤ法にて形成した後、例えばＲ
ＩＥによるパターニングでエミッタ領域６となる部分と
コレクタ領域４となる部分に対応する箇所に多結晶シリ
コン層７を残す。このとき、各多結晶シリコン層７を絶
縁膜３の上面に一部オーバーラップさせておく。

【００４０】その後、全面にＳｉＯ₂からなる層間絶縁
膜８を形成した後、窒素（Ｎ₂）雰囲気中で、温度９５
０℃、時間１５分の熱処理を行う。この熱処理によっ
て、イオン注入されたＰ型の不純物が拡散してＰ型のベ
ース領域５及びベース取出し領域９が形成されると共
に、多結晶シリコン層７からのＮ型不純物拡散によって
ベース領域５内にＮ型のエミッタ領域６が形成され、更
に素子形成領域２の他の片側にＮ型のコレクタ取出し領
域１０が形成される。このとき、絶縁膜３下にベース領
域５とコレクタ領域４との接合面ａが存在する形とな
り、この絶縁膜３の幅でコレクタ−ベース間の耐圧が決
定される。

【００４１】そして、図５Ｃに示すように、層間絶縁膜
８に対して、夫々ベース取出し領域９、多結晶シリコン
層７に対応する箇所に開口を例えばＲＩＥにて形成した
後、ＴｉＮ／Ｔｉからなるバリアメタル１５及びＡｌ膜
をスパッタにて形成し、その後、バリアメタル１５及び
Ａｌ層をパターニングして夫々Ａｌ層によるベース電極
１２、エミッタ電極１３及びコレクタ電極１４を形成す
ることにより、第１実施例に係るトランジスタを得る。

【００４２】この第１の製法によれば、絶縁膜３をマス
クにベース領域形成用不純物を素子形成領域２内に導入
し、その後、絶縁膜３の上面を一部含むようにエミッタ
拡散源となる多結晶シリコン層７を形成するようにした
ので、各不純物が絶縁膜３の同一の側壁を介して二重拡
散することにより、夫々Ｐ型のベース領域５及びＮ型の
エミッタ領域６が形成されることになる。

【００４３】従って、この二重拡散を例えば時間で制御
することにより、幅の狭いベース幅Ｗｂが再現性よく形
成することができると共に、エミッタ領域６をベース領
域５にて囲むように構成させることが可能となる。これ
は、ベース幅Ｗｂの短縮化、ベース抵抗Ｒｂの低減化に
つながり、全電流領域での高速化を達成させることがで
きる。

【００４４】次に、第１実施例に係るトランジスタを実
現させるための第２の製法を図６及び図７に基いて説明
する。この第２の製法において、ＳＯＩ基板２８を作製
するまでの工程は、上記第１の製法（図３Ａ〜図４Ｂ参
照）と同じであるため、その作製工程の説明は省略し、
ＳＯＩ基板２８を作製した段階以降の工程を順次説明す
る。

【００４５】まず、図６Ａに示すように、全面にＳｉＯ
₂からなる絶縁膜３をＣＶＤ法にて形成した後、ＲＩＥ
等でパターニングして、素子形成領域２上の中央部分
に、図２で示すような平面長方形状のパターン（絶縁
膜）３を残す。その後、全面に厚み１５０ｎｍ程度の多
結晶シリコン層７をＣＶＤ法にて形成する。続いて、例
えばＲＩＥによるパターニングでエミッタ領域６となる
部分に対応する箇所に多結晶シリコン層７を残す。この
とき、多結晶シリコン層７を絶縁膜３の上面に一部オー
バーラップさせておく。

【００４６】次に、図６Ｂに示すように、全面にフォト
レジスト膜３１を形成した後、素子形成領域２の片側に
対応する箇所に開口３１ａを形成する。特に、この開口
３１ａを通して多結晶シリコン層７が露出するように形
成する。その後、フォトレジスト膜３１及び絶縁膜３並
びに多結晶シリコン層７をマスクにＰ型のベース領域形
成用不純物、例えばＢＦ₂ ⁺をイオン注入する。

【００４７】このイオン注入にて、素子形成領域２中、
多結晶シリコン層７のない部分、即ちベース取出し領域
９となる部分にＰ型の不純物がより深く導入される。も
ちろん、この場合、多結晶シリコン層７中にもＰ型の不
純物が導入される。このイオン注入の条件は、例えば注
入エネルギ＝５０ｋｅＶ、注入量＝２×１０¹⁴ｃｍ^-2と
する。

【００４８】次に、図６Ｃに示すように、窒素（Ｎ₂）
雰囲気中で、温度８００℃、時間３０分の熱処理を行っ
た後、窒素（Ｎ₂）雰囲気中で、温度９００℃、時間２
０分の熱処理を行う。この連続熱処理によって、イオン
注入されたＰ型の不純物が拡散してＰ型のベース取出し
領域９が形成されると共に、多結晶シリコン層７からの
Ｐ型不純物拡散によって比較的浅いＰ型のベース領域５
が形成される。

【００４９】その後、全面にフォトレジスト膜３２を形
成した後、素子形成領域２の他の片側に対応する箇所に
開口３２ａを形成する。この場合も、開口３２ａを通し
て多結晶シリコン層７が露出するように形成する。その
後、フォトレジスト膜３２及び絶縁膜３並びに多結晶シ
リコン層７をマスクにＮ型のエミッタ、コレクタ領域形
成用不純物、例えばＡｓ⁺をイオン注入する。

【００５０】このイオン注入にて、素子形成領域２中、
多結晶シリコン層７のない部分、即ちコレクタ取出し領
域１０となる部分にＮ型の不純物がより深く導入され
る。もちろん、この場合、多結晶シリコン層７中にもＮ
型の不純物が導入される。このイオン注入の条件は、例
えば注入エネルギ＝４０ｋｅＶ、注入量＝１．５×１０
¹⁶ｃｍ^-2とした。

【００５１】次に、図７Ａに示すように、全面にＳｉＯ
₂からなる層間絶縁膜８を例えば厚み３００ｎｍ程度Ｃ
ＶＤ法にて形成する。その後、窒素（Ｎ₂）雰囲気中
で、温度８００℃、時間３０分の熱処理を行った後、窒
素（Ｎ₂）雰囲気中で、温度１０５０℃、時間１０秒の
短時間熱処理を行う。この連続熱処理によって、イオン
注入されたＮ型の不純物が拡散してＮ型のコレクタ取出
し領域１０が形成されると共に、多結晶シリコン層７か
らのＮ型不純物拡散によってベース領域５内にＮ型のエ
ミッタ領域６が形成される。このとき、絶縁膜３下にベ
ース領域５とコレクタ領域４との接合面ａが存在する形
となり、この絶縁膜３の幅でコレクタ−ベース間の耐圧
が決定される。

【００５２】そして、図７Ｂに示すように、層間絶縁膜
８に対して、夫々ベース領域取出し領域９、多結晶シリ
コン層７及びコレクタ取出し領域１０に対応する箇所に
開口を例えばＲＩＥにて形成した後、ＴｉＮ／Ｔｉから
なるバリアメタル１５及びＡｌ膜をスパッタにて形成
し、その後、バリアメタル１５及びＡｌ層をパターニン
グして夫々Ａｌ層によるベース電極１２、エミッタ電極
１３及びコレクタ電極１４を形成することにより、第１
実施例に係るトランジスタを得る。

【００５３】この第２の製法によれば、絶縁膜３の上面
を一部含むように形成された多結晶シリコン層７にベー
ス領域形成用不純物を導入した後、多結晶シリコン層７
にエミッタ領域形成用不純物を導入するようにしたの
で、各不純物が絶縁膜３の同一の側壁を介して順次拡散
することにより、夫々ベース領域５及びエミッタ領域６
が形成されることになる。

【００５４】従って、上記不純物拡散を例えば時間で制
御することにより、幅の狭いベース幅Ｗｂが再現性よく
形成することができると共に、エミッタ領域６をベース
領域５にて囲むように構成させることが可能となる。こ
れは、ベース幅Ｗｂの短縮化、ベース抵抗Ｒｂの低減化
につながり、全電流領域での高速化を達成させることが
できる。特に、この第２の製法の場合、上記第１の製法
よりもエミッタ領域６を浅く形成することができる。

【００５５】次に、第２実施例に係るトランジスタを実
現させるための製法を図８に基いて説明する。この製法
において、張り合わされる一方の基板２１の製法につい
ては上記第１の製法（図３Ａ〜図３Ｃ参照）と同じであ
るため、その作製方法の説明は省略し、張り合わされる
他方の基板２６の作製から順次説明する。

【００５６】まず、図８Ａに示すように、他方の基板２
６の表面に熱酸化膜２５を形成した後、ベース領域とな
る部分に対応した箇所に例えばＲＩＥ等によるエッチン
グにて凹部４１を形成する。その後、全面にＰ型の不純
物、例えばボロン（Ｂ）がドープされたタングステンシ
リサイド層あるいは多結晶シリコン層等の導電層４２を
形成し、その後、ＲＩＥによる全面エッチバックを行っ
て、導電層４２を上記凹部４１内に埋め込む。

【００５７】次に、図８Ｂに示すように、基板２１及び
２６同士を、夫々素子形成領域２となる部分が露出した
表面と熱酸化膜２５表面とを対向させながら張り合わせ
て、張り合わせ基板２７を作製する。

【００５８】その後の工程は、上記第１の製法あるいは
第２の製法を用いて、図２で示すトランジスタを得るこ
とができる。図示の例は、第１の製法を用いて作製した
例を示す。

【００５９】

【発明の効果】本発明に係る半導体装置によれば、ベー
ス幅の縮小化、ベース抵抗の低減化を達成することがで
き、全電流領域でのスピードの改善を実現させることが
できる。

【００６０】また、本発明に係る半導体装置の製法によ
れば、ベース幅の縮小化、ベース抵抗の低減化を達成す
ることができ、全電流領域でのスピードの改善を実現さ
せることができる半導体装置を容易に作製することがで
きる。

【図面の簡単な説明】

【図１】Ａは、第１実施例に係るＳＯＩ構造のラテラル
型バイポーラトランジスタ（以下、単にトランジスタと
記す）を示す断面図。Ｂは、その平面図。

【図２】第２実施例に係るトランジスタを示す断面図。

【図３】第１実施例に係るトランジスタを実現させるた
めの第１の製法を示す工程図（その１）。

【図４】第１実施例に係るトランジスタを実現させるた
めの第１の製法を示す工程図（その２）。

【図５】第１実施例に係るトランジスタを実現させるた
めの第１の製法を示す工程図（その３）。

【図６】第１実施例に係るトランジスタを実現させるた
めの第２の製法を示す工程図（その１）。

【図７】第１実施例に係るトランジスタを実現させるた
めの第２の製法を示す工程図（その２）。

【図８】第２実施例に係るトランジスタを実現させるた
めの製法、特にＳＯＩ基板を得るための張り合わせ基板
を作製するまでの工程を示す工程経過図。

【図９】ＳＯＩ基板を作製する上で用意すべき２枚の基
板を示す断面図。

【図１０】従来の張り合わせ基板を示す断面図。

【図１１】従来のＳＯＩ基板を示す断面図。

【図１２】従来例に係るトランジスタを実現させるため
の製法を示す工程経過図。

【図１３】従来例に係るトランジスタを示す断面図。

【図１４】従来例に係るトランジスタを示す平面図。

【符号の説明】

１絶縁層２素子形成領域３絶縁膜４コレクタ領域５ベース領域６エミッタ領域７多結晶シリコン層８層間絶縁膜９ベース取出し領域１０コレクタ取出し領域１１コレクタ取出し電極（多結晶シリコン層７）１２ベース電極１３エミッタ電極１４コレクタ電極１５バリアメタルａ接合面

Claims

【特許請求の範囲】

【請求項１】側部から下部にかけて絶縁層にて囲まれ
た素子形成領域内に、エミッタ領域、ベース領域及びコ
レクタ領域が夫々横方向に形成された半導体装置におい
て、上記素子形成領域上に、島状に形成された絶縁膜と、該
絶縁膜の上面の一部を含んで形成されたエミッタ拡散源
となる半導体膜を有し、上記絶縁膜下に上記ベース領域
とコレクタ領域との接合面が存在し、上記エミッタ領域
がその側部から下部にかけて上記ベース領域で囲まれて
いることを特徴とする半導体装置。
【請求項２】上記エミッタ領域、上記ベース領域及び
コレクタ領域の各長手方向の長さが夫々ほぼ同等の長さ
に形成されていることを特徴とする請求項１記載の半導
体装置。
【請求項３】ベース電極が、上記ベース領域の下層に
形成されていることを特徴とする請求項１又は２記載の
半導体装置。
【請求項４】側部から下部にかけて絶縁層にて囲まれ
た第１導電型を有する素子形成領域内に、第１導電型の
エミッタ領域及びコレクタ領域並びに第２導電型のベー
ス領域が夫々横方向に形成された半導体装置の製法にお
いて、上記素子形成領域上に島状の絶縁膜を形成する工程と、上記絶縁膜をマスクとして素子形成領域の片側に第２導
電型を有するベース領域形成用不純物を選択的に導入す
る工程と、上記絶縁膜の上面を一部含んで、上記不純物が導入され
た上記素子形成領域の一部にエミッタ拡散源となる半導
体膜を形成する工程とを有することを特徴とする半導体
装置の製法。
【請求項５】側部から下部にかけて絶縁層にて囲まれ
た第１導電型を有する素子形成領域内に、第１導電型の
エミッタ領域及びコレクタ領域並びに第２導電型のベー
ス領域が夫々横方向に形成された半導体装置の製法にお
いて、上記素子形成領域上に島状の絶縁膜を形成する工程と、上記絶縁膜の上面を一部含んで、素子形成領域の片側の
一部に半導体膜を形成する工程と、上記素子形成領域の他の片側をマスクして、露出する上
記半導体膜に第２導電型を有するベース領域形成用不純
物を導入する工程と、上記素子形成領域の片側をマスクして、露出する上記半
導体膜に第１導電型を有するエミッタ領域形成用不純物
を導入する工程とを有することを特徴とする半導体装置
の製法。
【請求項６】上記素子形成領域の片側の下層に、予め
ベース電極用の導電層を形成することを特徴とする請求
項４又は５記載の半導体装置の製法。