JPH05167423A - 出力バッファ回路 - Google Patents
出力バッファ回路Info
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- JPH05167423A JPH05167423A JP3350447A JP35044791A JPH05167423A JP H05167423 A JPH05167423 A JP H05167423A JP 3350447 A JP3350447 A JP 3350447A JP 35044791 A JP35044791 A JP 35044791A JP H05167423 A JPH05167423 A JP H05167423A
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- mos transistor
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- 230000000630 rising effect Effects 0.000 claims description 7
- 238000007599 discharging Methods 0.000 claims description 3
- 238000010586 diagram Methods 0.000 description 7
- 230000007257 malfunction Effects 0.000 description 2
- 230000002411 adverse Effects 0.000 description 1
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- 238000000034 method Methods 0.000 description 1
- 230000005855 radiation Effects 0.000 description 1
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- Electronic Switches (AREA)
- Logic Circuits (AREA)
Abstract
(57)【要約】
【目的】 貫通電流を阻止し消費電力を低減すると共に
スイッチングノイズの低減化を計った出力バッファ回路
を提供する。 【構成】 電源と接地間に直列に接続されたＰチャネル
ＭＯＳトランジスタ16とＮチャネルＭＯＳトランジスタ
17とを設け、その接続点を出力端子19とし、Ｐチャネル
ＭＯＳトランジスタ16のゲート電極にはプリバッファ11
の出力端子にアノードを接続したダイオード12のカソー
ドを接続し、ＮチャネルＭＯＳトランジスタ17のゲート
電極にはプリバッファ11の出力端子にカソードを接続し
たダイオード13のアノードを接続し、入力端子に接続し
たプリバッファ11の出力端子とＰチャネルＭＯＳトラン
ジスタ16のゲート電極との間に抵抗14を、ＮチャネルＭ
ＯＳトランジスタ17のゲート電極との間に抵抗15を接続
して出力バッファ回路を構成する。
スイッチングノイズの低減化を計った出力バッファ回路
を提供する。 【構成】 電源と接地間に直列に接続されたＰチャネル
ＭＯＳトランジスタ16とＮチャネルＭＯＳトランジスタ
17とを設け、その接続点を出力端子19とし、Ｐチャネル
ＭＯＳトランジスタ16のゲート電極にはプリバッファ11
の出力端子にアノードを接続したダイオード12のカソー
ドを接続し、ＮチャネルＭＯＳトランジスタ17のゲート
電極にはプリバッファ11の出力端子にカソードを接続し
たダイオード13のアノードを接続し、入力端子に接続し
たプリバッファ11の出力端子とＰチャネルＭＯＳトラン
ジスタ16のゲート電極との間に抵抗14を、ＮチャネルＭ
ＯＳトランジスタ17のゲート電極との間に抵抗15を接続
して出力バッファ回路を構成する。
Description
【０００１】
【産業上の利用分野】この発明は、貫通電流を阻止し消
費電力を低減した出力バッファ回路に関する。
費電力を低減した出力バッファ回路に関する。
【０００２】
【従来の技術】一般にデジタル回路用ＩＣにおいては、
その出力信号は他のＩＣやトランジスタに接続されるた
めに、そのインターフェイスとして出力バッファ回路が
使用されている。かかる出力バッファ回路の従来の構成
例を図６に示し、その動作を示すタイミングチャートを
図７及び図８に示す。
その出力信号は他のＩＣやトランジスタに接続されるた
めに、そのインターフェイスとして出力バッファ回路が
使用されている。かかる出力バッファ回路の従来の構成
例を図６に示し、その動作を示すタイミングチャートを
図７及び図８に示す。
【０００３】図６に示すように、出力バッファ回路は、
プリバッファ101 と、ＰチャネルＭＯＳトランジスタ10
2 と、ＮチャネルＭＯＳトランジスタ103 とを有し、Ｐ
チャネル及びＮチャネルＭＯＳトランジスタ102 ，103
を電源と接地間に直列に接続し、プリバッファ101 の出
力をＰチャネル及びＮチャネルＭＯＳトランジスタ102
，103 の各ゲートに接続し、Ｐチャネル及びＮチャネ
ルＭＯＳトランジスタ102 ，103 の接続点を出力とする
構成になっている。なお、104 は入力端子、105は出力
端子である。そして入力端子104から入力された入力信
号ＩＮはプリバッファ101 で反転され、その反転した出
力がＰチャネル及びＮチャネルＭＯＳトランジスタ102
，103 により再度反転され、入力波形と同相の出力信
号ＯＵＴが出力端子105 より出力されるようになってい
る。
プリバッファ101 と、ＰチャネルＭＯＳトランジスタ10
2 と、ＮチャネルＭＯＳトランジスタ103 とを有し、Ｐ
チャネル及びＮチャネルＭＯＳトランジスタ102 ，103
を電源と接地間に直列に接続し、プリバッファ101 の出
力をＰチャネル及びＮチャネルＭＯＳトランジスタ102
，103 の各ゲートに接続し、Ｐチャネル及びＮチャネ
ルＭＯＳトランジスタ102 ，103 の接続点を出力とする
構成になっている。なお、104 は入力端子、105は出力
端子である。そして入力端子104から入力された入力信
号ＩＮはプリバッファ101 で反転され、その反転した出
力がＰチャネル及びＮチャネルＭＯＳトランジスタ102
，103 により再度反転され、入力波形と同相の出力信
号ＯＵＴが出力端子105 より出力されるようになってい
る。
【０００４】
【発明が解決しようとする課題】ところで、上記従来の
出力バッファ回路において、入力端子104 に図７に示す
ような波形の入力信号ＩＮが入力された場合、入力信号
ＩＮの立ち上がり及び立ち下がり時に、ＰチャネルＭＯ
Ｓトランジスタ102 とＮチャネルＭＯＳトランジスタ10
3 が同時に導通状態となり、電源から接地へ直接貫通電
流が流れる。この貫通電流は、図８に示すような鈍った
波形の入力信号ＩＮが入力された場合には、Ｐチャネル
ＭＯＳトランジスタ102 とＮチャネルＭＯＳトランジス
タ103 とが同時に導通する時間が長くなり、大量の貫通
電流が流れるので、消費電力が増加するという欠点があ
る。さらに、この貫通電流により電源−接地間のインピ
ーダンスが一時的に下がり、輻射ノイズが発生し、デジ
タルＩＣに出力バッファ回路を介して接続されるデバイ
スに悪影響を与え、誤動作を引き起こすという問題点が
あった。
出力バッファ回路において、入力端子104 に図７に示す
ような波形の入力信号ＩＮが入力された場合、入力信号
ＩＮの立ち上がり及び立ち下がり時に、ＰチャネルＭＯ
Ｓトランジスタ102 とＮチャネルＭＯＳトランジスタ10
3 が同時に導通状態となり、電源から接地へ直接貫通電
流が流れる。この貫通電流は、図８に示すような鈍った
波形の入力信号ＩＮが入力された場合には、Ｐチャネル
ＭＯＳトランジスタ102 とＮチャネルＭＯＳトランジス
タ103 とが同時に導通する時間が長くなり、大量の貫通
電流が流れるので、消費電力が増加するという欠点があ
る。さらに、この貫通電流により電源−接地間のインピ
ーダンスが一時的に下がり、輻射ノイズが発生し、デジ
タルＩＣに出力バッファ回路を介して接続されるデバイ
スに悪影響を与え、誤動作を引き起こすという問題点が
あった。
【０００５】本発明は、従来の出力バッファ回路におけ
る上記問題点を解消するためになされたもので、貫通電
流を完全に阻止し、消費電力の低減と共にスイッチング
ノイズの低減を計った出力バッファ回路を提供すること
を目的とする。
る上記問題点を解消するためになされたもので、貫通電
流を完全に阻止し、消費電力の低減と共にスイッチング
ノイズの低減を計った出力バッファ回路を提供すること
を目的とする。
【０００６】
【課題を解決するための手段及び作用】上記問題点を解
決するため、本発明は、図１の概念図に示すように、入
力端子６に接続されたプリバッファ１と、電源と出力端
子７間に接続されたＰチャネルＭＯＳトランジスタ４
と、出力端子７と接地間に接続されたＮチャネルＭＯＳ
トランジスタ５と、プリバッファ１の出力端子にアノー
ドを接続しＰチャネルＭＯＳトランジスタ４のゲート電
極にカソードを接続した第１のダイオード２と、プリバ
ッファ１の出力端子にカソードを接続しＮチャネルＭＯ
Ｓトランジスタ５のゲート電極にアノードを接続した第
２のダイオード３とからなり、前記第１のダイオード２
を介して流れるＰチャネルＭＯＳトランジスタ４のゲー
ト電極の充電時間が放電時間より速くなるように、ま
た、前記第２のダイオード３を介して流れるＮチャネル
ＭＯＳトランジスタ５のゲート電極の放電時間が充電時
間より速くなるように設定し、前記Ｐチャネル及びＮチ
ャネルＭＯＳトランジスタ４，５の各ゲート電極の駆動
信号の立ち上がり時間及び立ち下がり時間に差をもたせ
て出力バッファ回路を構成するものである。
決するため、本発明は、図１の概念図に示すように、入
力端子６に接続されたプリバッファ１と、電源と出力端
子７間に接続されたＰチャネルＭＯＳトランジスタ４
と、出力端子７と接地間に接続されたＮチャネルＭＯＳ
トランジスタ５と、プリバッファ１の出力端子にアノー
ドを接続しＰチャネルＭＯＳトランジスタ４のゲート電
極にカソードを接続した第１のダイオード２と、プリバ
ッファ１の出力端子にカソードを接続しＮチャネルＭＯ
Ｓトランジスタ５のゲート電極にアノードを接続した第
２のダイオード３とからなり、前記第１のダイオード２
を介して流れるＰチャネルＭＯＳトランジスタ４のゲー
ト電極の充電時間が放電時間より速くなるように、ま
た、前記第２のダイオード３を介して流れるＮチャネル
ＭＯＳトランジスタ５のゲート電極の放電時間が充電時
間より速くなるように設定し、前記Ｐチャネル及びＮチ
ャネルＭＯＳトランジスタ４，５の各ゲート電極の駆動
信号の立ち上がり時間及び立ち下がり時間に差をもたせ
て出力バッファ回路を構成するものである。
【０００７】このように構成した出力バッファ回路にお
いては、ＰチャネルＭＯＳトランジスタ４のゲート電極
の駆動信号の立ち上がり時間ｔr が立ち下がり時間ｔf
より短くなり、一方ＮチャネルＭＯＳトランジスタ５の
ゲート電極の駆動信号の立ち下がり時間ｔf が立ち上が
り時間ｔr より短くなり、両トランジスタともＯＦＦの
状態は速く伝達され、ＯＮの状態はゆっくりと伝達され
る。したがって最終段の出力バッファを構成するＰチャ
ネルＭＯＳトランジスタ４とＮチャネルＭＯＳトランジ
スタ５が同時に導通状態となるのは阻止される。これに
より消費電力は低減され、スイッチングノイズも低減化
を計ることができる。
いては、ＰチャネルＭＯＳトランジスタ４のゲート電極
の駆動信号の立ち上がり時間ｔr が立ち下がり時間ｔf
より短くなり、一方ＮチャネルＭＯＳトランジスタ５の
ゲート電極の駆動信号の立ち下がり時間ｔf が立ち上が
り時間ｔr より短くなり、両トランジスタともＯＦＦの
状態は速く伝達され、ＯＮの状態はゆっくりと伝達され
る。したがって最終段の出力バッファを構成するＰチャ
ネルＭＯＳトランジスタ４とＮチャネルＭＯＳトランジ
スタ５が同時に導通状態となるのは阻止される。これに
より消費電力は低減され、スイッチングノイズも低減化
を計ることができる。
【０００８】
【実施例】次に実施例について説明する。図２は、本発
明に係る出力バッファ回路の一実施例を示す回路構成図
である。この実施例の出力バッファ回路は、図２に示す
ように、プリバッファ11と、ダイオード12，13と、抵抗
14，15と、ＰチャネルＭＯＳトランジスタ16と、Ｎチャ
ネルＭＯＳトランジスタ17とを有し、Ｐチャネル及びＮ
チャネルＭＯＳトランジスタ16，17は電源と接地間に直
列に接続され、各ドレイン端子は共通に接続して出力端
子19に導出されており、各ソース端子は、それぞれ電源
及び接地に接続されている。また前記ダイオード12は、
アノード端子が前記プリバッファ11の出力端子に、カソ
ード端子がＰチャネルＭＯＳトランジスタ16のゲート電
極に接続され、前記ダイオード13は、アノード端子がＮ
チャネルＭＯＳトランジスタ17のゲート電極に、カソー
ド端子が前記プリバッファ11の出力端子に接続されてい
る。
明に係る出力バッファ回路の一実施例を示す回路構成図
である。この実施例の出力バッファ回路は、図２に示す
ように、プリバッファ11と、ダイオード12，13と、抵抗
14，15と、ＰチャネルＭＯＳトランジスタ16と、Ｎチャ
ネルＭＯＳトランジスタ17とを有し、Ｐチャネル及びＮ
チャネルＭＯＳトランジスタ16，17は電源と接地間に直
列に接続され、各ドレイン端子は共通に接続して出力端
子19に導出されており、各ソース端子は、それぞれ電源
及び接地に接続されている。また前記ダイオード12は、
アノード端子が前記プリバッファ11の出力端子に、カソ
ード端子がＰチャネルＭＯＳトランジスタ16のゲート電
極に接続され、前記ダイオード13は、アノード端子がＮ
チャネルＭＯＳトランジスタ17のゲート電極に、カソー
ド端子が前記プリバッファ11の出力端子に接続されてい
る。
【０００９】一方、抵抗14はプリバッファ11の出力端子
とＰチャネルＭＯＳトランジスタ16のゲート電極との間
に接続され、抵抗15はプリバッファ11の出力端子とＮチ
ャネルＭＯＳトランジスタ17のゲート電極との間に接続
されている。なお入力端子18はプリバッファ11の入力端
子に接続されている。
とＰチャネルＭＯＳトランジスタ16のゲート電極との間
に接続され、抵抗15はプリバッファ11の出力端子とＮチ
ャネルＭＯＳトランジスタ17のゲート電極との間に接続
されている。なお入力端子18はプリバッファ11の入力端
子に接続されている。
【００１０】次にこのように構成されている出力バッフ
ァ回路の動作を図３に示したタイミングチャートに基づ
いて説明する。まず入力端子18から入力された入力信号
ＩＮはプリバッファ11で反転され、その反転出力Ａはダ
イオード12，13を介して、この出力バッファ回路の最終
段の出力バッファを構成するＰチャネルＭＯＳトランジ
スタ16及びＮチャネルＭＯＳトランジスタ17の各ゲート
電極に印加される。ＰチャネルＭＯＳトランジスタ16の
ゲート電極へ印加される駆動信号Ｂは、その立ち上がり
はダイオード12の順方向電流により素早く充電される
が、立ち下がりは抵抗14を介して放電するため図３に示
すように波形がなまる。一方、ＮチャネルＭＯＳトラン
ジスタ17のゲート電極へ印加される駆動信号Ｃは、その
立ち上がりは抵抗15を介して充電するため波形がなま
り、立ち下がりはダイオード13の順方向電流により素早
く放電される。
ァ回路の動作を図３に示したタイミングチャートに基づ
いて説明する。まず入力端子18から入力された入力信号
ＩＮはプリバッファ11で反転され、その反転出力Ａはダ
イオード12，13を介して、この出力バッファ回路の最終
段の出力バッファを構成するＰチャネルＭＯＳトランジ
スタ16及びＮチャネルＭＯＳトランジスタ17の各ゲート
電極に印加される。ＰチャネルＭＯＳトランジスタ16の
ゲート電極へ印加される駆動信号Ｂは、その立ち上がり
はダイオード12の順方向電流により素早く充電される
が、立ち下がりは抵抗14を介して放電するため図３に示
すように波形がなまる。一方、ＮチャネルＭＯＳトラン
ジスタ17のゲート電極へ印加される駆動信号Ｃは、その
立ち上がりは抵抗15を介して充電するため波形がなま
り、立ち下がりはダイオード13の順方向電流により素早
く放電される。
【００１１】したがって、ＰチャネルＭＯＳトランジス
タ16のゲート電極への駆動信号Ｂの立ち上がり時間ｔr
と立ち下がり時間ｔf とは、ｔr ＜ｔf となり、またＮ
チャネルＭＯＳトランジスタ17のゲート電極への駆動信
号Ｃの立ち上がり時間ｔr と立ち下がり時間ｔf とは、
ｔr ＞ｔf となる。このためＰチャネル及びＮチャネル
ＭＯＳトランジスタ16，17ともＯＦＦ状態への変化は速
く、ＯＮ状態への変化は遅い。したがって両ＭＯＳトラ
ンジスタ16，17が同時に導通状態にはならず、貫通電流
を大幅に低減することができる。
タ16のゲート電極への駆動信号Ｂの立ち上がり時間ｔr
と立ち下がり時間ｔf とは、ｔr ＜ｔf となり、またＮ
チャネルＭＯＳトランジスタ17のゲート電極への駆動信
号Ｃの立ち上がり時間ｔr と立ち下がり時間ｔf とは、
ｔr ＞ｔf となる。このためＰチャネル及びＮチャネル
ＭＯＳトランジスタ16，17ともＯＦＦ状態への変化は速
く、ＯＮ状態への変化は遅い。したがって両ＭＯＳトラ
ンジスタ16，17が同時に導通状態にはならず、貫通電流
を大幅に低減することができる。
【００１２】またプリバッファ11の出力が抵抗14，15へ
接続されているので、ダイオード12，13の順方向電圧降
下を補っており、このためＰチャネル及びＮチャネルＭ
ＯＳトランジスタ16，17のゲート電極はフルスイング
し、リーク電流を防止している。また抵抗14，15の抵抗
値を変えることにより、貫通電流や遅延時間を変化させ
ることも可能であり、その効果は非常に大きい。
接続されているので、ダイオード12，13の順方向電圧降
下を補っており、このためＰチャネル及びＮチャネルＭ
ＯＳトランジスタ16，17のゲート電極はフルスイング
し、リーク電流を防止している。また抵抗14，15の抵抗
値を変えることにより、貫通電流や遅延時間を変化させ
ることも可能であり、その効果は非常に大きい。
【００１３】図２に示した出力バッファ回路において、
ダイオード12，13としては通常のダイオードの代わり
に、図４の（Ａ），（Ｂ）に示すように、コレクタ・ベ
ースを短絡接続したＮＰＮトランジスタやＰＮＰトラン
ジスタを用いることができ、ＮＰＮトランジスタを用い
るときはコレクタ・ベース端子をアノードとし、エミッ
タ端子をカソードとする。またＰＮＰトランジスタを用
いるときはエミッタ端子をアノードとし、コレクタ・ベ
ース端子をカソードとする。このようにコレクタ・ベー
スを短絡接続したＮＰＮ又はＰＮＰトランジスタをダイ
オードとして用いた場合の作用は、図２に示した実施例
と同じであるが、ＢｉＣＭＯＳゲートアレイ等の場合に
は、ＮＰＮ及びＰＮＰトランジスタがＩ／Ｏ領域に設け
られているので、それを利用することができる。
ダイオード12，13としては通常のダイオードの代わり
に、図４の（Ａ），（Ｂ）に示すように、コレクタ・ベ
ースを短絡接続したＮＰＮトランジスタやＰＮＰトラン
ジスタを用いることができ、ＮＰＮトランジスタを用い
るときはコレクタ・ベース端子をアノードとし、エミッ
タ端子をカソードとする。またＰＮＰトランジスタを用
いるときはエミッタ端子をアノードとし、コレクタ・ベ
ース端子をカソードとする。このようにコレクタ・ベー
スを短絡接続したＮＰＮ又はＰＮＰトランジスタをダイ
オードとして用いた場合の作用は、図２に示した実施例
と同じであるが、ＢｉＣＭＯＳゲートアレイ等の場合に
は、ＮＰＮ及びＰＮＰトランジスタがＩ／Ｏ領域に設け
られているので、それを利用することができる。
【００１４】また図２に示した出力バッファ回路におい
て、抵抗14，15としては通常の抵抗の代わりに、図５の
（Ａ），（Ｂ）に示すように、プルアップ抵抗として用
いるＰチャネルＭＯＳトランジスタ又はプルダウン抵抗
として用いるＮチャネルＭＯＳトランジスタを利用する
ことができる。この場合の作用も図２に示した実施例と
同じであるが、ＣＭＯＳゲートアレイには、通常プルア
ップ抵抗やプルダウン抵抗が準備されており、それらを
利用することができる。
て、抵抗14，15としては通常の抵抗の代わりに、図５の
（Ａ），（Ｂ）に示すように、プルアップ抵抗として用
いるＰチャネルＭＯＳトランジスタ又はプルダウン抵抗
として用いるＮチャネルＭＯＳトランジスタを利用する
ことができる。この場合の作用も図２に示した実施例と
同じであるが、ＣＭＯＳゲートアレイには、通常プルア
ップ抵抗やプルダウン抵抗が準備されており、それらを
利用することができる。
【００１５】上記実施例で用いるダイオードや抵抗は、
上記のように他の素子を利用して構成できるが、上記の
他にも種々の手法で、それらを構成することができる。
上記のように他の素子を利用して構成できるが、上記の
他にも種々の手法で、それらを構成することができる。
【００１６】
【発明の効果】以上実施例に基づいて説明したように、
本発明によれば、最終段の出力バッファを構成するＰチ
ャネルＭＯＳトランジスタ及びＮチャネルＭＯＳトラン
ジスタが同時に導通状態にはならず貫通電流を完全に阻
止し、これにより消費電力の低減を計ると共に、同時ス
イッチングによるノイズを低減し誤動作を防止すること
ができる。
本発明によれば、最終段の出力バッファを構成するＰチ
ャネルＭＯＳトランジスタ及びＮチャネルＭＯＳトラン
ジスタが同時に導通状態にはならず貫通電流を完全に阻
止し、これにより消費電力の低減を計ると共に、同時ス
イッチングによるノイズを低減し誤動作を防止すること
ができる。
【図１】本発明に係る出力バッファ回路を説明するため
の概念図である。
の概念図である。
【図２】本発明の実施例を示す回路構成図である。
【図３】図２に示した実施例の動作を説明するためのタ
イミングチャートである。
イミングチャートである。
【図４】図２に示した実施例のダイオードの他の構成例
を示す図である。
を示す図である。
【図５】図２に示した実施例の抵抗の他の構成例を示す
図である。
図である。
【図６】従来の出力バッファ回路を示す回路構成図であ
る。
る。
【図７】図６に示した従来例の動作を説明するためのタ
イミングチャートである。
イミングチャートである。
【図８】同じく図６に示した従来例の動作を説明するた
めのタイミングチャートである。
めのタイミングチャートである。
１，11 プリバッファ ２，３，12，13 ダイオード ４，16 ＰチャネルＭＯＳトランジスタ ５，17 ＮチャネルＭＯＳトランジスタ 14，15 抵抗
Claims (5)
- 【請求項１】 入力端子に接続されたプリバッファと、
電源と出力端子間に接続されたＰチャネルＭＯＳトラン
ジスタと、出力端子と接地間に接続されたＮチャネルＭ
ＯＳトランジスタと、プリバッファの出力端子にアノー
ドを接続しＰチャネルＭＯＳトランジスタのゲート電極
にカソードを接続した第１のダイオードと、プリバッフ
ァの出力端子にカソードを接続しＮチャネルＭＯＳトラ
ンジスタのゲート電極にアノードを接続した第２のダイ
オードとからなり、前記第１のダイオードを介して流れ
るＰチャネルＭＯＳトランジスタのゲート電極の充電時
間が放電時間より速くなるように、また、前記第２のダ
イオードを介して流れるＮチャネルＭＯＳトランジスタ
のゲート電極の放電時間が充電時間より速くなるように
設定し、前記Ｐチャネル及びＮチャネルＭＯＳトランジ
スタの各ゲート電極の駆動信号の立ち上がり時間及び立
ち下がり時間に差をもたせたことを特徴とする出力バッ
ファ回路。 - 【請求項２】 前記プリバッファの出力端子とＰチャネ
ルＭＯＳトランジスタのゲート電極間に第１の抵抗を接
続し、前記プリバッファの出力端子とＮチャネルＭＯＳ
トランジスタのゲート電極間に第２の抵抗を接続したこ
とを特徴とする請求項１記載の出力バッファ回路。 - 【請求項３】 前記第１及び第２の抵抗を、プルアップ
抵抗及びプルダウン抵抗として用いられるＰチャネルＭ
ＯＳトランジスタ及びＮチャネルＭＯＳトランジスタで
構成したことを特徴とする請求項２記載の出力バッファ
回路。 - 【請求項４】 前記第１及び第２のダイオードの少なく
とも１つを、コレクタ・ベースを短絡接続したＮＰＮト
ランジスタで構成し、コレクタ・ベース端子をアノード
としエミッタ端子をカソードとしたことを特徴とする請
求項１〜３のいずれか１項に記載の出力バッファ回路。 - 【請求項５】 前記第１及び第２のダイオードの少なく
とも１つを、コレクタ・ベースを短絡接続したＰＮＰト
ランジスタで構成し、エミッタ端子をアノードとしコレ
クタ・ベース端子をカソードとしたことを特徴とする請
求項１〜３のいずれか１項に記載の出力バッファ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3350447A JPH05167423A (ja) | 1991-12-11 | 1991-12-11 | 出力バッファ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3350447A JPH05167423A (ja) | 1991-12-11 | 1991-12-11 | 出力バッファ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05167423A true JPH05167423A (ja) | 1993-07-02 |
Family
ID=18410560
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3350447A Withdrawn JPH05167423A (ja) | 1991-12-11 | 1991-12-11 | 出力バッファ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05167423A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010011451A (ja) * | 2008-05-30 | 2010-01-14 | Hitachi Kokusai Electric Inc | スイッチング回路およびスイッチング回路を用いた撮像装置 |
-
1991
- 1991-12-11 JP JP3350447A patent/JPH05167423A/ja not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010011451A (ja) * | 2008-05-30 | 2010-01-14 | Hitachi Kokusai Electric Inc | スイッチング回路およびスイッチング回路を用いた撮像装置 |
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