JPH05167570A - クロック再生回路 - Google Patents

Abstract

(57)【要約】 （修正有） 【目的】 低Ｅb ／Ｎo 状態でバースト信号を受信する
に適し、また小規模な回路で構成することができる。 【構成】 ベースバンド信号をＡ／Ｄ変換するデータ識
別器５１に与えるサンプリングタイミング信号を発生す
るディジタル制御発振器５３と、データ識別器５１から
出力されたデータ変化点を検出するエッジ検出器５２
と、エッジ検出器５２の出力信号とディジタル制御発振
器５３の出力信号の位相差に応じた出力信号を出力する
位相比較器５４と、位相比較器５４の出力信号をディジ
タル制御発振器５３に制御入力として与えるループフィ
ルタ５５と、ループフィルタ５５の周波数特性および／
またはディジタル制御発振器５３の変調感度特性を変え
る制御回路５６とを備え、バースト信号の引込み時には
制御回路５６により、ループフィルタ５５の周波数特性
やディジタル制御発振器の変調感度特性を高速引込み可
能なものに変える。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、ディジタル移動体通信
システムなどの受信装置において用いられる、ディジタ
ル信号を復調しデータを識別するためのタイミングを与
えるディジタル信号処理型のクロック再生回路に関する
ものである。

【０００２】近年の移動体無線通信システムにおいて
は、割り当てられた周波数帯域がほとんど使用されてし
まっており、これ以上のシステムやユーザーの増加に対
処できなくなりつつあり、このため周波数帯域の再割り
当てが必要となっている。しかし、周波数を割当てし直
すだけでは、将来の増加に対応できないため、通信方式
そのものがアナログ方式からディジタル方式に移行しつ
つある。特に、自動車電話では、最も周波数利用効率が
高いπ／４シフトＱＰＳＫ変調方式とＴＤＭＡ(Time Di
vision Multiple Access)通信方式の組合せが採用され
ようとしている。このＴＤＭＡ通信では、信号がバース
トとして断続して送信されるため、受信側の復調器は間
欠動作してバースト信号を高速に引き込む必要があり、
したがって、復調器に使用されるクロック再生回路とし
ても間欠動作と高速引込みが可能なタイプのものが要求
される。

【０００３】

【従来の技術】従来のディジタル信号復調器のクロック
再生回路は、大きく分けると、図６に代表されるような
ＰＬＬフィードバックループの中にＡ／Ｄ変換機構を含
まない構成と、図７に代表されるようなＰＬＬフィード
バックループの中にＡ／Ｄ変換機構を含む構成のものと
の二つに分けられる。

【０００４】図６のクロック再生回路はフィードフォワ
ード型のものであり、このフィードフォワード型クロッ
ク再生回路は受信エネルギー対雑音電力密度比Ｅb ／Ｎ
o が比較的に良い受信状態（平均的下限は６〜８ｄ
Ｂ）、すなわち雑音が比較的に少ない受信状態、でのバ
ースト信号の受信に使われるものであり、ＰＬＬフィー
ドバックループの中にＡ／Ｄ変換機構を含まない構成と
なっている。

【０００５】一方、図７のクロック再生回路は衛星通信
の連続信号の受信によく使用されるディジタル信号処理
型ＰＬＬ回路により構成されたダブルサンプリング型ク
ロック再生回路であり、Ｅb ／Ｎo が比較的に悪い受信
状態（平均的下限は１〜２ｄＢ）での連続信号の受信に
使われるもので、ＰＬＬフィードバックループの中にＡ
／Ｄ変換機構を含む構成となっている。

【０００６】図６のフィードフォワード型クロック再生
回路においては、ベースバンド信号をコンパレータ２０
で２値のディジタルデータに変換し、エッジ検出器２２
によりこのコンパレータ２０の出力信号のデータ変化点
を検出し、このエッジ検出器２２の出力信号とディジタ
ル制御発信器２２の出力信号の位相差を位相比較器２４
により検出し、この位相比較器２４の検出位相差をルー
プフィルタ２５を通してディジタル制御発振器２３に制
御入力として与えるようにしたＰＬＬ回路を基本構成と
している。そしてディジタル制御発振器２３の出力を移
相器３１を通してＡ／Ｄ変換器１に入力するようにし
て、この移相器３１によりＡ／Ｄ変換器１のサンプリン
グタイミングを合わせてアイパターンの適切なタイミン
グでサンプリングされるようにしている。

【０００７】このフィードフォワード型クロック再生回
路は、バースト信号を高速に引き込ませるために、引込
み時には、制御回路２６により初期位相整合回路２７を
動作させて、この初期位相整合回路２７によりディジタ
ル制御発振器２３の初期位相をコンパレータ２０の出力
信号の位相に強制的に合わせ、また制御回路２６により
引込み時にはループフィルタ２５の周波数特性やディジ
タル制御発振器２３の変調感度特性を高速引込み可能な
ように変えている。

【０００８】一方、図７のダブルサンプリング型クロッ
ク再生回路においては、アナログのベースバンド信号は
ディジタル制御発振器２３の出力信号により、Ａ／Ｄ変
換器１で多ビットの２進符号化されたディジタル信号に
変換される。このＡ／Ｄ変換器１の出力信号とディジタ
ル制御発振器２３の出力信号との位相差が位相比較器２
４により検出され、その検出位相差はループフィルタ２
５を通してディジタル制御発振器２３を制御する信号に
なる。

【０００９】ダブルサンプリング型クロック再生回路は
このような一般的なＰＬＬ回路の構成を持ち、連続波の
受信に適しているが、バースト信号を高速に引き込ませ
るためには、通常、引込み時に、ループの時定数を長い
状態から短い状態に切り替えることが行われている。例
えば、引込み時には制御回路２６により、ディジタル制
御発振器２３のＰＬＬループによる制御を止めてフリー
ラン発振とし、その間、キックオフ回路４１により、数
シンボルの間の平均からπ(rad) 近く位相がずれている
か否かを検出し、もしπ近くずれていればディジタル制
御発振器２３の位相をπずらすことにより、最も引込み
に時間がかかる状態（一般にハングアップと呼ばれる状
態）を避けるようにし、また制御回路２６により、ルー
プフィルタ２５の周波数特性やディジタル制御発振器２
３の変調感度特性を変えてループフィルタ２５の時定数
を短くし、引込み時間の短縮を図る。引込み完了後はル
ープの時定数を長くするようにループフィルタ２５の周
波数特性やディジタル制御発振器２３の変調感度特性を
変え、アイパターンの適切なタイミングでＡ／Ｄ変換器
１によりベースバンド信号がサンプリングされるように
する。

【００１０】

【発明が解決しようとする課題】前者のフィードフォワ
ード型クロック再生回路は、 ディジタル制御発振器２３の出力信号を移相器３１に
よりＡ／Ｄ変換器１のサンプリングタイミングに合わせ
る必要がありこの調整が厄介であること、温度変化に
よりタイミングのずれが生じた場合にもそれを補償する
ことができないこと、バースト信号の受信には適して
いるが、衛星通信などのような低Ｅb ／Ｎo状態での使
用には向いていないこと、などが欠点となっている。

【００１１】また後者のダブルサンプリング型クロック
再生回路は、 フィードバックループの中に入っているＡ／Ｄ変換器
１が変換に一定時間を要することと実際には他の復調機
能処理回路がＡ／Ｄ変換器１と位相比較器２４の間に入
るため、ループ内の遅延時間が増加することにより、引
込みが確実に遅れること、Ａ／Ｄ変換器１の変換速度
が１シンボルあたり２サンプルのため時間分解能が低く
やはり引込みが遅くなること、キックオフ回路４１に
より初期位相を推定するための時間が必要になり引込み
が遅くなること、低Ｅb ／Ｎo 状態での使用には適し
ているが、本来、連続波向けの構成であってバースト信
号の受信には向いておらず、バースト信号を受信できる
ようにするためにはそのための制御が複雑になり回路規
模が大きくなること、などが欠点となっている。

【００１２】本発明はかかる技術的諸問題に鑑みてなさ
れたものであり、その目的とするところは、低Ｅb ／Ｎ
o 状態でバースト信号を受信するに適した、また小規模
な回路で構成することができるクロック再生回路を提供
することにある。

【００１３】

【課題を解決するための手段】図１は本発明に係る原理
説明図である。本発明においては、ベースバンド信号を
Ａ／Ｄ変換するデータ識別器５１に与えるサンプリング
タイミング信号を発生するディジタル制御発振器５３
と、データ識別器５１から出力されたディジタル信号の
データ変化点を検出するエッジ検出器５２と、エッジ検
出器５２の出力信号とディジタル制御発振器５３の出力
信号の位相を比較してその位相差に応じた出力信号を出
力する位相比較器５４と、位相比較器５４の出力信号を
ディジタル制御発振器５３に制御入力として与えるルー
プフィルタ５５と、ループフィルタ５５の周波数特性お
よび／またはディジタル制御発振器５３の変調感度特性
を変える制御を行う制御回路５６とを備え、バースト信
号の引込み時には制御回路５６により、ループフィルタ
５５の周波数特性および／またはディジタル制御発振器
の変調感度特性を高速引込み可能なものに変えるよう構
成されたクロック再生回路が提供される。

【００１４】上述のクロック再生回路において、ディジ
タル制御発振器は、データ識別器５１に与える信号の周
波数と位相比較器５２に与える信号の周波数の比が、ｎ
（ｎは２以上の値）：１であるように構成することがで
きる。また上述のクロック再生回路において、引込み時
に制御回路５６の制御のもとにディジタル制御発振器５
３の出力信号の位相を識別器５１の出力信号の位相に強
制的に合わせる初期位相整合回路を更に備えることがで
きる。また上述のクロック再生回路において、ディジタ
ル制御発振器５３の代わりにアナログ式の電圧制御発振
器を用い、ループフィルタ５５からの制御信号をＤ／Ａ
変換器でアナログ信号に変換してから電圧制御発振器へ
入力するように構成できる。

【００１５】

【作用】ベースバンド信号をデータ識別器５１でディジ
タル制御発振器５３からの出力信号のタイミングでサン
プリングしてＡ／Ｄ変換する。このデータ識別器５１か
ら出力されたディジタル信号のデータ変化点をエッジ検
出器５２で検出し、そのエッジ検出器５２の出力信号と
ディジタル制御発振器５３の出力信号の位相を位相比較
器５４で比較してその位相差に応じた出力信号を出力す
る。この位相比較器５４の出力信号はループフィルタ５
５を通してディジタル制御発振器５３に制御入力として
与えられ、これによりＰＬＬ回路が構成されてアイパタ
ーンの適切なタイミングでデータ識別器５１によりベー
スバンド信号がサンプリングされる。

【００１６】またバースト信号の引込み時には制御回路
５６により、ループフィルタ５５の周波数特性および／
またはディジタル制御発振器の変調感度特性が高速引込
み可能な特性に変えられ、引込み後には元の特性に戻さ
れ、それにより定常状態でのジッタが抑えられる。

【００１７】またディジタル制御発振器５３からデータ
識別器に与えられるサンプリングタイミング信号の周波
数を位相比較用の信号よりも多くすることで多サンプル
型とすることができ、時間分解能を上げて高速動作に適
したものにすることができる。

【００１８】さらに初期位相整合回路を設けることによ
り、引込み時の引込み時間を更に短縮することができ
る。

【００１９】またディジタル制御発振器５３の代わりに
アナログ式の電圧制御発振器を用いることもできる。こ
の場合、電圧制御発振器の制御入力をＤ／Ａ変換器でＤ
／Ａ変換する際に、その出力値に補正を加えることがで
きるようにすれば、周囲温度変化や電源変動などの環境
変化に対して特性の補償を行うことも可能である。

【００２０】

【実施例】以下、図面を参照して本発明の実施例を説明
する。図２には本発明の一実施例としての４サンプル型
のクロック再生回路が示される。図２において、Ａ／Ｄ
変換器１はベースバンド信号（ａ）をサンプリングしＡ
／Ｄ変換して並列８ビットのディジタル信号（ｂ）とし
て出力する回路であり、復調器の識別器として動作する
ものである。

【００２１】ディジタル制御発振器３はこのＡ／Ｄ変換
器１にサンプリングタイミングを与えるためのクロック
（ｅ）を発生する回路であり、シンボルタイミング周波
数ｆ_SYM の４倍のサンプリングクロック（ｅ）〔周波数
ｆs ＝４ｆ_SYM 〕を発生してＡ／Ｄ変換器１に入力する
と共に、シンボルタイミング周波数ｆ_SYM の２倍のクロ
ック（ｄ）〔周波数ｆ＝２ｆ_SYM 〕を発生して後述の位
相比較器４に入力する。このディジタル制御発振器３は
制御回路６からの制御によりその変調感度特性（制御さ
れる周波数や位相）を変えることができるように構成さ
れる。

【００２２】エッジ検出器２はＡ／Ｄ変換器１のディジ
タル出力信号（ｂ）のエッジを検出して１ビットのエッ
ジ検出信号（ｃ）を出力する回路であり、そのエッジ検
出信号（ｃ）を位相比較器４に入力する。位相比較器４
はディジタル制御発振器３からのクロック（ｄ）とエッ
ジ検出器２からのエッジ検出信号（ｃ）の位相を比較し
てその位相差に応じた位相差検出信号（ｆ）を出力する
回路である。

【００２３】ループフィルタ５は位相比較器４からの検
出信号を低域ろ波して制御信号としてディジタル制御発
振器３に入力する回路であり、本実施例ではアップダウ
ンカウンタを用いて構成される。このループフィルタ５
は制御回路６からの制御によりその周波数特性を変える
ことができるよう構成される。つまり時定数を長くした
り短くしたり（すなわち帯域を広くしたり狭くしたり）
することができる。

【００２４】以下、この実施例回路の動作を図３のタイ
ムチャートを参照して説明する。図３において、（ａ）
は実施例回路におけるベースバンド信号、（ｂ）はＡ／
Ｄ変換器１から出力されるディジタル信号、（ｃ）はエ
ッジ検出器２から出力されるエッジ検出信号、（ｄ）は
ディジタル制御発振器３から出力される２ｆ_SYM のクロ
ック、（ｅ）はディジタル制御発振器３から出力される
４ｆ_SYM のサンプリングタイミングクロック、（ｆ）は
位相比較器４から出力される位相差検出信号、（ｇ）は
ループフィルタ５におけるアップダウンカウンタのカウ
ント値、（ｈ）はループフィルタ５からディジタル制御
発振器３に出力される制御信号である。

【００２５】ベースバンド信号（ａ）をＡ／Ｄ変換器１
でサンプリングタイミングクロック（ｅ）のタイミング
でＡ／Ｄ変換し、このＡ／Ｄ変換器１のディジタル出力
信号（ｂ）からデータ変化点をエッジ検出器２により検
出する。このエッジ検出器２のエッジ検出信号（ｃ）と
ディジタル制御発振器３のクロック（ｄ）との位相差を
位相比較器４で検出する。この位相差検出信号（ｃ）
は、その回路構成にもよるが、例えば図３に示されるよ
うなものとなる。すなわち、エッジ検出のタイミングで
位相差が遅れである場合には負、進みである場合には正
となるパルスである。

【００２６】この位相差検出信号（ｆ）はループフィル
タに通される。このループフィルタ５の出力信号（ｈ）
は、ループフィルタ５をアップダウンカウンタを用いて
構成した場合には、アップダウンカウンタ内部のステッ
プ状に変化するカウント値（ｇ）がある値を超えた時に
出力されるパルスとなり、ディジタル制御発振器３はこ
の出力信号（ｈ）が入力されるとその発振周波数や位相
を変える。図３の例では、出力信号（ｈ）の入力に対し
て、それまで周期ｔだったものが周期ｔ’に変化してお
り、この周期はｔ’＞ｔである。ここで、位相比較用の
シンボルクロック（ｄ）の立下りのタイミングがアイパ
ターンの適切なサンプリングタイミングとなり、そこに
位相同期するようにＰＬＬ回路は動作する。

【００２７】制御回路６にはバースト信号が入力された
時にそのフレームの先頭タイミングを通知する信号が入
力されており、バースト信号の引込みタイミングが分か
る。この引込み時には、制御回路６の制御下に、ループ
フィルタ５の帯域を広くし、またディジタル制御発振器
３の制御される周波数や位相を大きく変化させることに
より、短時間で適切なサンプリングタイミングに収束さ
せる。そして数シンボル後にループフィルタ５の帯域を
徐々に狭く変えていくと同時に、ディジタル制御発振器
３の制御される周波数や位相の変化量を小さくしてい
き、定常状態でのジッタを抑えるようにする。

【００２８】上述のような回路構成にすると、位相比較
器４としては１ビットの信号同士の位相比較を行うだけ
の回路でよいようになり、従来に比べて回路規模を小さ
くすることができる。

【００２９】本発明の実施にあたっては種々の変形形態
が可能である。例えば上述の実施例ではベースバンド信
号をシンボルタイミングの４倍でサンプリングする４サ
ンプル型のクロック再生回路としたが、本発明はこれに
限られるものではなく、Ａ／Ｄ変換器１に供給されるサ
ンプリングタイミング用のクロック（ｅ）と位相比較器
４に供給される位相比較用のクロック（Ｄ）の周波数の
比を、例えば２：１とする２サンプル型のものとしたり
でき、一般的にいえば比がｎ（ｎは２以上の値）：１の
多サンプル型のものとすることができる

【００３０】図４には本発明の他の実施例が示される。
この実施例は上述の周波数比をｎ：１とした多サンプル
型・初期位相整合型のクロック再生回路である。前述の
実施例と相違する点は、ディジタル制御発振器３からの
出力クロックが、Ａ／Ｄ変換器１へのクロック周波数が
ｎ・ｆ_SYM 、位相比較器４へのクロック周波数はｆ_SYM
となっていることと、初期位相整合回路８を備えている
ことである。

【００３１】初期位相整合回路８はエッジ検出器２から
エッジ検出信号（ｃ）を受け取っており、制御回路６か
らバースト信号引込み時に指令を受けると、エッジ検出
器２で検出したフレーム先頭のディジタル信号のエッジ
位相に、ディジタル制御発振器３の出力クロック（ｅ）
の位相を強制的に合わせるように動作する。

【００３２】図５には本発明のまた他の実施例が示され
る。この実施例はディジタル制御発振器３の代わりにア
ナログ式の電圧制御発振器１３を用いていることが前述
の実施例と相違しており、この変更に合わせて電圧制御
発振器１３への制御入力を、ループフィルタ５のディジ
タル信号からアナログ信号に変換するＤ／Ａ変換器１４
が設けられている。このＤ／Ａ変換器１４は制御回路１
４からの制御によりループフィルタ５の出力値に係数を
掛けたり補正値を足したりすることができ、それにより
周囲温度の変化や電源電圧の変化等の環境変化に対応し
て回路特性の変化を自動的に補償できるようになってい
る。

【００３３】

【発明の効果】以上に説明したように、本発明によれ
ば、低Ｅb ／Ｎo状態でバースト信号を受信するに適し
たクロック再生回路を提供できる。またかかるクロック
再生回路の回路規模を小規模とすることができる。

【図面の簡単な説明】

【図１】本発明に係る原理説明図である。

【図２】本発明の一実施例としての４サンプル型のクロ
ック再生回路を示すブロック図である。

【図３】実施例回路の各部信号のタイムチャートを示す
図である。

【図４】本発明の他の実施例としての多サンプル・初期
位相整合型のクロック再生回路を示すブロック図であ
る。

【図５】本発明のまた他の実施例としてのアナログ式電
圧制御発振器（アナログＶＣＯ）制御型のクロック再生
回路を示すブロック図である。

【図６】従来のフィードフォワード型のクロック再生回
路を示すブロック図である。

【図７】従来のダブルサンプリング型のクロック再生回
路を示すブロック図である。

【符号の説明】

１ Ａ／Ｄ変換器 ２、２２ エッジ検出器 ３、２３ ディジタル制御発振器 ４ ２４ 位相比較器 ５、２５ ループフィルタ ６、２６ 制御回路 ８、２７ 初期位相整合回路 １３ アナログ式電圧制御発振器 １４ Ｄ／Ａ変換器 ２１ 移相器 ４１ キックオフ回路

Claims (4)

【特許請求の範囲】
1. 【請求項１】 ベースバンド信号をＡ／Ｄ変換するデー
   タ識別器（５１）に与えるサンプリングタイミング信号
   を発生するディジタル制御発振器（５３）と、 該データ識別器から出力されたディジタル信号のデータ
   変化点を検出するエッジ検出器（５２）と、 該エッジ検出器の出力信号とディジタル制御発振器の出
   力信号の位相を比較してその位相差に応じた出力信号を
   出力する位相比較器（５４）と、 該位相比較器の出力信号を該ディジタル制御発振器に制
   御入力として与えるループフィルタ（５５）と、 該ループフィルタの周波数特性および／または該ディジ
   タル制御発振器の変調感度特性を変える制御を行う制御
   回路（５６）とを備え、 バースト信号の引込み時には制御回路により、ループフ
   ィルタの周波数特性および／またはディジタル制御発振
   器の変調感度特性を高速引込み可能なものに変えるよう
   構成されたクロック再生回路。
2. 【請求項２】 該ディジタル制御発振器は、該識別器に
   与える信号の周波数と該位相比較器に与える信号の周波
   数の比が、ｎ（ｎは２以上の値）：１であるように構成
   された請求項１記載のクロック再生回路。
3. 【請求項３】 引込み時に制御回路の制御のもとに該デ
   ィジタル制御発振器の出力信号の位相を該識別器の出力
   信号の位相に強制的に合わせる初期位相整合回路を更に
   備えた請求項１または２記載のクロック再生回路。
4. 【請求項４】 ディジタル制御発振器の代わりにアナロ
   グ式の電圧制御発振器が用いられ、該ループフィルタか
   らの制御信号はＤ／Ａ変換器でアナログ信号に変換され
   てから該電圧制御発振器へ入力されるように構成された
   請求項１〜３の何れかに記載のクロック再生回路。