JPH08265141A - デジタル位相同期ループを制御する方法および装置ならびにコードレス電話 - Google Patents

デジタル位相同期ループを制御する方法および装置ならびにコードレス電話

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JPH08265141A
JPH08265141A JP8073298A JP7329896A JPH08265141A JP H08265141 A JPH08265141 A JP H08265141A JP 8073298 A JP8073298 A JP 8073298A JP 7329896 A JP7329896 A JP 7329896A JP H08265141 A JPH08265141 A JP H08265141A
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JP
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oscillation
locked loop
frequency
feedback
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JP8073298A
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English (en)
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Jr James W Girardeau
ジェイムズ・ダブリュ・ジラルドー・ジュニア
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Motorola Solutions Inc
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Motorola Inc
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Publication date
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    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
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  • Engineering & Computer Science (AREA)
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  • Signal Processing (AREA)
  • Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
  • Transceivers (AREA)

Abstract

(57)【要約】 【課題】 デジタル位相同期ループ（ＤＰＬＬ）におい
て周波数修正が行なわれる場合の注入ノイズを低減す
る。 【解決手段】 ＤＰＬＬ１０は注入ノイズを低減するた
めにＤＰＬＬ１０の感度を絶えず調整する調整信号発生
器３４を使用する。ＤＰＬＬはまたエラー検出器１６、
周波数アジャスタ２２、第１の発振発生器２８、および
分周器３２を具備しこれらは多くのＤＰＬＬ１０と同様
に機能する。しかしながら、調整信号発生器３４はＤＰ
ＬＬ１０の感度を変えるために基準発振１２とフィード
バック発振１４との間の相対位相差にもとづき周波数ア
ジャスタ２２の動作をたえず調整する。基準発振１２お
よびフィードバック発振１４が相対的に同相である場合
は、ＤＰＬＬ１０の感度は低くなる。逆に、基準発振１
２およびフィードバック発振１４が位相外れとなった時
は、ＤＰＬＬ１０の感度は増大する。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は一般的には信号処理
システムに関し，かつより特定的には信号処理システム
内で使用されるデジタル位相同期ループの制御に関す
る。
【０００２】
【従来の技術】デジタル位相同期ループ（ＤＰＬＬ）は
一般に、基準発振と同相であるが、該基準発振の倍数ま
たは約数の周波数で発振信号を発生するために使用され
る。シグマ−デルタ・アナログ−デジタル（Ａ／Ｄ）変
換器は通常ＤＰＬＬを使用して変換プロセスにおいて使
用する高周波サンプリング発振信号を発生する。
【０００３】ＤＰＬＬの他の用途はデジタル電話システ
ムであり、その場合デジタル送信信号がベースユニット
（基地局）から送信されかつ携帯用ユニットによって受
信される。周期的なベースで、ベースユニットはデータ
フレームを携帯用ユニットに送信する。データフレーム
から、携帯用ユニット内の無線周波送受信機は該データ
フレームからの基準発振信号を構築する。基準発振信号
はデジタルデータを受信しかつまたベースユニットに同
期したデジタルデータを送信するために携帯用ユニット
内の通信プロセッサの基準を提供する。該通信プロセッ
サは前記デジタルデータをユーザに伝達されるアナログ
データに変換しかつまたユーザからのアナログデータを
受信し、該データをデジタル形式に変換し、そして該デ
ータを同期方式でベースユニットに送信する。適切な同
期を保証するため、通信プロセッサは基準発振と同相の
高周波サンプリング信号を必要とし、従ってそれはＤＰ
ＬＬを導入する。
【０００４】携帯用ユニットに配置されたＤＰＬＬは通
信プロセッサが基準発振と同期するために使用するサン
プリング信号を生成する。ＤＰＬＬは典型的には位相検
出器、ループフィルタ、およびデジタル発振器を含む。
動作においては、デジタル発振器は固定周波数のクロッ
クから第１の発振信号を作成する。典型的には、該固定
周波数のクロックは１０ＭＨｚのオーダの周波数であり
かつ前記第１の発振信号は１ＭＨｚのオーダの周波数で
ある。前記第１の発振信号は次に入力として分周器に供
給され、該分周器はフィードバック発振信号およびシス
テムの他の回路によって使用されるサンプリング信号の
双方を生成する。前記デジタル発振器および分周器はフ
ィードバック発振の周波数が基準発振の周波数と同じも
のとなるよう設計される。従って、信号の周波数のドリ
フトおよび変動を考慮しなければ、前記基準およびフィ
ードバック発振は同じ周波数でありかつＤＰＬＬの制御
機能はフィードバック発振を基準発振と強制的に同相に
することである。このようにして、前記サンプリング信
号もまた基準発振と同相になる。
【０００５】
【発明が解決しようとする課題】しかしながら、前記基
準発振のクロックおよび前記固定周波数のクロックの水
晶発振器の不正確さのため、ＤＰＬＬの設計周波数は通
常基準発振の周波数から変動する。時間とともに、基準
およびフィードバック発振の間の位相シフトとして信号
の周波数差が現れる。従って、ＤＰＬＬの制御機能はフ
ィードバック発振をシフトしてそれを基準発振と強制的
に同相にすることである。これはＤＰＬＬによって生成
されるフィードバック発振を到来基準発振と比較する位
相検出器を用いて達成される。もし、基準発振が時間的
にフィードバック発振より先行していれば、位相検出器
はレイト（ｌａｔｅ）信号を出力する。もしフィードバ
ック発振が時間的に基準発振より先行していれば、位相
検出器はアーリー（ｅａｒｌｙ）信号を出力する。該ア
ーリー信号はループフィルタのカウンタにカウントアッ
プ信号を提供し、かつ前記レイト信号は該カウンタにカ
ウントダウン信号を提供する。該カウントが正のカウン
トしきい値より上に移行した時、ループフィルタはデジ
タル発振器にリタード（ｒｅｔａｒｄ）信号を発行す
る。あるいは、前記カウントが負のカウントしきい値よ
り低く移行した場合は、ループフィルタはデジタル発振
器に対しアドバンス（ａｄｖａｎｃｅ）信号を発行す
る。
【０００６】カウントおよびデコーダを含む、デジタル
発振器は該カウンタがあるカウント値に到達した時第１
の発振信号を出力する。デジタル発振器がアドバンス信
号を受信した時、第１の発振信号がより低いカウントに
応じて生成される。あるいは、デジタル発振器がリター
ド信号を受信した時、第１の発振信号がより高いカウン
トに応じて生成される。従って、第１の発振信号の立上
りエッジは該第１の発振信号の前の立上りエッジに関し
てシフトされ、それによって第１の発振信号の位相が基
準発振信号の位相により近くなる。
【０００７】第１の発振信号のシフトはそれを基準発振
と同相になるようにするが、サンプリング信号もまた基
準発振に関してシフトされる。このサンプリング信号の
シフトはサンプリング信号におけるノイズとして現われ
かつ結果的に結合された回路にノイズを表示させる。Ｄ
ＰＬＬの制御におけるフィルタリングまたはろ波なしに
は、サンプリング信号のシフトはしばしば発生しかつ該
サンプリング信号はかなりの「ジッタ」をもつことにな
る。その結果、大きなノイズがサンプリング処理内に導
入される。
【０００８】従って周波数修正が行なわれている時にＤ
ＰＬＬにおいて注入されるノイズを低減する制御回路の
必要性が存在する。
【０００９】
【課題を解決するための手段】一般に、本発明はＤＰＬ
Ｌによって生成されるサンプリング信号におけるノイズ
を低減するためデジタル位相同期ループ（ＤＰＬＬ）を
制御するための装置および方法を提供する。より詳細に
は、本発明は帯域幅調整回路およびＤＰＬＬの動作に応
じて該ＤＰＬＬの感度を変える回路の動作方法を含む。
本発明はＤＰＬＬが過渡状態の間は敏感に（ｒｅｓｐｏ
ｎｓｉｖｅｌｙ）動作しかつ定常状態の動作の間はより
敏感でないようにすることができ、それによって注入さ
れるノイズが低減できる。
【００１０】
【発明の実施の形態】図１は位相同期ループ制御装置を
導入したデジタル位相同期ループ（ＤＰＬＬ）１０のブ
ロック図を示す。該ＤＰＬＬ１０は位相検出器１６、周
波数調整器即ち周波数アジャスタ（またはループフィル
タ）２２、第１の発振発生器２８、分周器３２および調
整発生器（ａｄｊｕｓｔｍｅｎｔ ｇｅｎｅｒａｔｏ
ｒ）３４を具備する。
【００１１】位相検出器１６は基準発振１２をフィード
バック発振１４と比較する。フィードバック発振１４が
基準発振１４より時間的に先行している場合は、フィー
ドバック発振器１６はアーリーエラー信号１８を生成す
る。基準発振１２がフィードバック発振１４より先行し
ている場合は、フィードバック発振器はレイトエラー信
号２０を発生する。アーリーまたはレイトエラー信号１
８または２０は周波数アジャスタ２２に供給される。
【００１２】アーリーまたはレイト信号１８または２０
を受信することに加えて、周波数アジャスタ２２は調整
発生器３４から調整信号３６を受信する。周波数アジャ
スタ２２の機能はＤＰＬＬ１０を選択的に制御してフィ
ードバック発振１４を強制的に基準発振と同相にするこ
とである。好ましくは、周波数アジャスタ２２は、カウ
ンタ３８およびデコーダ４０を具備する。カウンタ３８
は前記アーリーエラー信号１８をカウントアップ信号と
してかつ前記レイトエラー信号２０をカウントダウン信
号として受信する。カウンタ３８は従って正の方向およ
び負の方向の双方でカウントを行なう。
【００１３】デコーダ４０はその入力としてカウント３
８からのカウントおよび前記調整信号３６を受け、かつ
２つの周波数調整信号、リタード２４およびアドバンス
２６、を出力する。調整信号３６はデコーダ４０にカウ
ント限界を与えかつ効果的に周波数アジャスタ２２の感
度を制御する。デコーダ４０がカウンタが上部カウント
限界までカウントアップしたことを検知した時、それは
リタード２４周波数調整信号を第１の発振発生器２８に
発行しかつカウンタ３８をリセットする。デコーダ４０
がカウンタ３８が下部カウント限界までカウントダウン
したことを検知した場合は、デコーダ４０はアドバンス
２６周波数調整信号を第１の発振発生器２８に送りかつ
カウンタ３８をリセットする。
【００１４】第１の発振発生器２８は固定周波数のクロ
ック４２から第１の発振信号３０を構築し、かつデコー
ダ４４およびカウント４６を具備する。第１の発振信号
３０は付加的な回路（図示せず）によって使用されてＡ
／Ｄ変換のためにおよび基準発振１２に結合されるデジ
タル信号のサンプリングのために使用できるサンプリン
グ信号を構築する。デコーダ４４は周波数アジャスタ２
２からリタード２４周波数調整信号およびアドバンス２
６周波数調整信号の双方を受ける。カウンタ４６はその
入力として前記固定周波数のクロック４２を受ける。カ
ウンタ４６はデコーダ４４に含まれるカウント限界まで
カウントアップする。カウンタ４６が該カウント限界に
到達した時、デコーダ４４はカウンタ４６をリセットし
かつ第１の発振信号３０の立上りエッジのクロックを出
力する。リタード２４およびアドバンス２６周波数調整
信号にもとづき、第１の発振発生器２８はフィードバッ
ク発振１４を強制的に基準発振と同相にするための試み
において第１の発振信号３０を位相シフトする。
【００１５】分周器３２は好ましくはカウンタ４８およ
びデコーダ５０を具備する。カウンタ４８はその入力と
して前記第１の発振信号３０を受けかつあるカウント限
界までカウントアップする。カウンタが該カウント限界
に到達した時、デコーダ５０はカウンタ４８をリセット
する。デコーダ５０のカウント限界は固定されておりか
つ、定常状態の動作の間に、フィードバック発振１４の
周波数が正確に基準発振１２の周波数と整合するように
選択される。カウンタ４８の出力はＮビットの幅を有し
かつまた調整発生器３４への入力として作用する。
【００１６】図４は、前記第１の発振発生器２８の動作
の正常サイクル９２、アドバンスサイクル９４、および
リタードサイクル９６の間における固定周波数クロック
４２の出力９０および第１の発振信号３０を示す。正常
サイクル９２の間は、デコーダ４４は４のカウントの後
にカウンタ４６をリセットしかつ第１の発振信号３０の
周期は固定周波数クロック４２の出力９０の周期の４倍
である。第１の発振発生器２８がアドバンスサイクル９
４の間にアドバンス２６周波数調整信号を受信した時、
デコーダ４４は３のカウントの後にカウンタ４６をリセ
ットしかつ第１の発振信号３０の周期は前記固定周波数
クロック４２の出力９０の３倍である。最後に、第１の
発振発生器２８がアドバンスサイクル９６の間にリター
ド２４周波数調整信号を受信した場合は、デコーダ４４
は５のカウントの後にカウンタ４６をリセットしかつ第
１の発振信号３０の周期は固定周波数クロック４２の出
力９０の周期の５倍である．このような第１の発振信号
３０の位相調整は技術的によく知られておりかつ注入ノ
イズの原因となる。
【００１７】再び図１を参照すると、フィードバック発
振１４が一貫して基準発振１２に遅れており、カウンタ
３８によって充分なレイト２０エラー信号が受信され、
それによってカウンタ３８のカウントが負のカウント限
界より低くなった場合には、アドバンス２６エラー信号
が生成される。次に、第１の発振信号３０が固定周波数
クロック４２の１サイクルだけ進められる。その結果、
フィードバック発振１４もまた固定周波数クロック４２
の１サイクルだけ進められることになる。逆に、フィー
ドバック発振１４が一貫して基準発振に先駆けており充
分なアーリー１８エラー信号がカウンタ３８によって受
信され、それによってカウンタ３８のカウントが正のカ
ウント限界より大きくなった場合には、リタード２４エ
ラー信号が生成される。次に、第１の発振信号３０は固
定周波数クロック４２の１サイクルだけ遅延される。そ
の結果、フィードバック発振１４もまた固定周波数クロ
ック４２の１サイクルだけ遅らされる。
【００１８】調整発生器３４はその入力として前記アー
リー１８エラー信号、前記レイト２０エラー信号、およ
びカウンタ４８の出力を受ける。調整発生器３４は除数
受信機（ゾーンデコーダ）５２、エラー信号受信機（帯
域幅決定器）５４、および信号調整器または信号アジャ
スタ５６を具備する。除数受信機５２はカウンタ４８の
出力を受けかつ分周器３２によって使用される除数の表
現を作成する。動作においては、調整発生器３４はたえ
ずＤＰＬＬ１０を監視しかつ調整信号３６を変更して周
波数アジャスタ２２の感度を調整しそれによって注入ノ
イズを低減する。
【００１９】図１および図２の双方を参照すると、除数
受信機５２は分周器３２の除数の表現を構築し、該表現
は好ましくは３つのゾーン信号Ｚ１ ６０，Ｚ２ ６
２，およびＺ３ ６４として現われる。エラー信号受信
機５４は次に該ゾーン信号Ｚ１６０，Ｚ２ ６２および
Ｚ３ ６４を、図２に示されるように、アーリー１８ま
たはレイト２０エラー信号を比較し、フィードバック発
振が基準発振に対しどれだけ遠く位相外れとなっている
かを決定する。ゾーン信号Ｚ１ ６０はほぼフィードバ
ック発振１４を中心とする期間にわたり論理ハイであり
かつ、もしアーリー１８またはレイト２０がＺ１のアク
ティブハイ部分内にあれば、基準発振１２はフィードバ
ック発振１４と同相であるか、あるいはほぼ同相であ
る。ゾーン信号Ｚ２ ６２はＺ１ ６０信号に隣接する
２つの期間で論理ハイでありかつもしアーリー１８また
はレイト２０がＺ２のアクティブ範囲内にあれば、基準
発振１２はフィードバック発振１４とやや位相外れとな
っている。ゾーン信号Ｚ３６４はＺ１ ６０およびＺ２
６２のアクティブ部分に隣接する２つの期間で論理ハ
イでありかつ、もしアーリー１２またはレイト２０がＺ
３ ６４のアクティブハイ部分内にあれば、基準発振１
２はフィードバック発振１４と大きく位相外れとなって
いる。従って、フィードバック発振１４および基準発振
１２の各サイクルに対し、除数受信機５２はゾーン信号
Ｚ１ ６０，Ｚ２ ６２，およびＺ３６４を構築し、か
つエラー信号受信機５４は該エラー信号、アーリー１８
またはレイト２０、をゾーン信号と比較してどのゾーン
にエラー信号があるかを判定する。
【００２０】エラー信号が存在するゾーンにもとづき、
エラー信号受信機５４は信号アジャスタ５６に適切な調
整信号３６を選択するよう指令する。図３はゾーン信号
Ｚ１６０，Ｚ２ ６２，Ｚ３ ６４をそれらのそれぞれ
の調整信号３６に関連づける。ゾーン信号Ｚ１ ６０，
Ｚ２ ６２，およびＺ３ ６４は帯域幅ＢＷ１ ７２，
ＢＷ２ ７４，およびＢＷ３ ７６に対応する。好まし
くは、選択された帯域幅信号は調整信号３６となりかつ
周波数アジャスタ２２におけるカウンタ３８の上部およ
び下部カウント限界７０の双方をセットする。図示のご
とく、ＢＷ１７２はＢＷ２ ７４およびＢＷ３ ７６の
双方より広く、一方ＢＷ２ ７４はＢＷ３ ７６より広
い。従って、周波数アジャスタ２２のカウント限界７０
は大きさがＢＷ１に対してＢＷ２またはＢＷ３に対する
よりも大きく、かつ大きさがＢＷ２に対してＢＷ３より
も大きい。
【００２１】ＤＰＬＬ１０の感度は周波数アジャスタ２
２のカウント限界７０と逆に増大する。従って、フィー
ドバック発振１４がほぼ基準発振１２と同相にある時帯
域幅がより大きくなるため、ＤＰＬＬ１０の感度は減少
する。逆に、フィードバック発振１４は基準発振１２と
同相である状態からさらに離れると、ＤＰＬＬ１０の感
度は増大する。このようにして、ＤＰＬＬ１０がフィー
ドバック発振１４を基準発振１２にロックするよう探査
している場合に、ＤＰＬＬ１０はより大きな感度を有し
かつより迅速に反応する。しかしながら、ＤＰＬＬ１０
がある周波数および位相ロック状態に到達した時、その
感度は低減し、かつ引続くアーリーエラー信号１８また
はレイトエラー信号２０の受信は多数のそのような信号
が連続して受信されるまで第１の発振信号３０をシフト
させないことになる。従って本発明はＤＰＬＬ１０のた
めのたえず変化する感度の制御を提供し、これは第１の
発振信号３０における、かつその結果としてサンプリン
グ発振における、注入ノイズを低減する。本発明はまた
過渡状態の間にＤＰＬＬ１０が基準発振１２を追跡する
能力を増大しこれは性能を向上させる。
【００２２】当業者が容易に理解するように、３つより
多くのゾーンを作成し各ゾーンがそれぞれの帯域幅をも
つようにすることができる。従って、このようにして、
ＤＰＬＬ１０の感度を特定の用途のためにあつらえるこ
とができる。例えば、ノイズが基準発振において幾分優
勢な場合は、ＤＰＬＬ１０の感度をそれに応じて調整す
ることが都合がよいであろう。当業者はまた、ＤＰＬＬ
１０の可変の感度を選択するうえで他の要因を使用でき
ることを理解するであろう。
【００２３】図１および図５をも参照して、ＤＰＬＬの
ための方法を説明する。ブロック１００において、エラ
ー信号が基準発振１２とフィードバック発振１４との間
の差にもとづき決定される。ブロック１０２において、
本方法は前記エラー信号、アーリー１８またはレイト２
０、および調整信号３６にもとづき周波数調整信号３
６、リタード２４またはアドバンス２６、を決定する段
階を含む。ブロック１０４における次のステップは前記
周波数調整信号３６にもとづき第１の発振信号３０を発
生する段階を含む。次に、ブロック１０６において、本
方法は前記第１の発振信号をある除数で除算することに
よりフィードバック発振１４を生成する段階を含む。最
後に、ブロック１０８において、ＤＰＬＬ１０における
注入ノイズを低減するために前記除数の表現およびエラ
ー信号、アーリー１８またはレイト２０、にもとづき調
整信号３６を生成する段階が行なわれる。ブロック１０
８におけるステップが完了した後、本方法の制御はブロ
ック１００のステップに戻る。
【００２４】図６を参照して、ＤＰＬＬ１０の少なくと
も一部を制御するための第２の方法を説明する。ブロッ
ク１１０における該方法の最初のステップはエラー信
号、アーリー１８またはレイト２０、を受ける段階を含
み、この場合該エラー信号は基準発振１２およびフィー
ドバック発振１４の間の差にもとづいている。次に、ブ
ロック１１２において、本方法は除数の表現を受信する
段階を含み、該定数は前記フィードバック発振１４を生
成するために第１の発振信号３０を除算するために使用
される。本方法はブロック１１４において前記除数およ
びエラー信号１８または２０にもとづき調整信号３６を
決定する最後の段階を含んでいる。このステップにおい
て、前記調整信号３６はＤＰＬＬ１０の感度を調整しそ
れによって注入ノイズが低減される。当業者には容易に
理解できるように、ＤＰＬＬ１０の周波数を調整するこ
とにより、ＤＰＬＬ１０に結合された他の構成要素によ
って使用されるべきサンプリング発振のジッタが低減さ
れる。従って、該信号のノイズが低減され、これによっ
て注入ノイズが低減し、システムの他の構成要素につい
ても同様の利益を受ける。
【００２５】次に図７を参照すると、本発明はまた本発
明の教示を使用するコードレス電話を含むことが分る。
好ましくは、該デジタル電話は無線周波送受信機１２
４、通信プロセッサ１２８、および本発明の教示を取り
入れたＤＰＬＬ１３０を具備する。無線周波数送受信機
１２４は無線周波アンテナ１２２を介して信号を受信し
かつ信号を送信する。該無線周波送受信機は直列形式で
受信されたデジタル信号をデジタルオーディオデータ１
２６に変換し、該デジタルオーディオデータ１２６は通
信プロセッサ１２８に伝送される。本発明の構成を取り
入れた、ＤＰＬＬ１３０は好ましくはエラー検出器１
６、周波数アジャスタ２２、第１の発振器２８、分周器
３２、および調整発生器３４を含む。これの構成要素の
機能は既に説明したのでここで再び説明はしない。本発
明の携帯電話１２０はまたオーディオデータをユーザに
送信しかつユーザからオーディオデータを受信するため
のスピーカ１３２およびマイクロホン１３４を含む。こ
の携帯電話１２０内で、ＤＰＬＬ１３０は高い周波数の
サンプリング信号を通信プロセッサ１２８に提供し、該
通信プロセッサ１２８はこの高い周波数のサンプリング
信号をそのサンプリングおよび変換機能において使用す
る。
【００２６】以上説明した特定の実施形態は本発明の原
理を説明するためのものであり、本発明の範囲を制限す
ることを意図したものではない。添付の特許請求の範囲
から離れることなく当業者によってこれらの好ましい実
施形態に対し種々の他の実施形態および修正を行なうこ
とができる。
【００２７】
【発明の効果】従って、本発明によれば、周波数修正が
行なわれる場合のＤＰＬＬの注入ノイズを低減する制御
回路が提供される。
【図面の簡単な説明】
【図１】本発明に係わるデジタル位相同期ループおよび
位相同期ループ制御装置を示すブロック図である。
【図２】本発明に係わるデジタル位相同期ループ制御装
置の発振、エラーおよび制御信号を示すタイミング図で
ある。
【図３】本発明に係わるデジタル位相同期ループ制御装
置の帯域幅制御論理を示す説明図である。
【図４】本発明に係わるデジタル位相同期ループ制御装
置の正常、アドバンス、およびリタード動作の間におけ
るクロックおよび発振信号を示すタイミング図である。
【図５】デジタル位相同期ループを制御するための本発
明の方法を示す論理図である。
【図６】デジタル位相同期ループの少なくとも一部を制
御するための本発明の方法を示す論理図である。
【図７】本発明に係わる位相同期ループ回路を使用した
携帯電話の構成を示す概略的ブロック図である。
【符号の説明】
１０ デジタル位相同期ループ（ＤＰＬＬ） １６ 位相検出器 ２２ 周波数アジャスタ ２８ 第１発振信号発生器 ３２ 分周器 ３４ 調整信号発生器 ３８ カウンタ ４０ デコーダ ４２ 固定周波数クロック発生器 ４４ デコーダ ４６ カウンタ ４８ カウンタ ５０ デコーダ ５２ 除数受信機 ５４ エラー信号受信機 ５６ 信号調整器 １２２ ＲＦアンテナ １２４ ＲＦ送受信機 １２８ 通信プロセッサ １３０ デジタルＰＬＬ １３２ スピーカ １３４ マイクロホン

Claims (5)

    【特許請求の範囲】
  1. 【請求項１】 デジタル位相同期ループ（１０）を制御
    する方法であって、 （ａ）基準発振信号（１２）およびフィードバック発振
    信号（１４）の間の差にもとづきエラー信号を決定する
    段階、 （ｂ）前記エラー信号および調整信号にもとづき周波数
    調整信号を決定する段階、 （ｃ）前記周波数調整信号にもとづき第１の発振信号
    （３０）を発生する段階、 （ｄ）前記第１の発振信号（３０）をある除数で除算し
    て前記フィードバック発振信号を生成する段階、そして （ｅ）前記除数および前記エラー信号の表現にもとづき
    前記調整信号を決定し、それによって前記デジタル位相
    同期ループ（１０）が低減された注入ノイズをもつよう
    にする段階、 を具備することを特徴とするデジタル位相同期ループ
    （１０）を制御する方法。
  2. 【請求項２】 位相同期ループ（１０）の少なくとも一
    部を制御する方法であって、 （ａ）エラー信号を受け入れる段階であって、該エラー
    信号は基準発振信号（１２）およびフィードバック発振
    信号（１４）の間の差にもとづくもの、 （ｂ）除数の表現を受け入れる段階であって、前記除数
    は第１の発振信号を除算して前記フィードバック発振信
    号（１４）を生成するために使用されるもの、そして （ｃ）前記除数および前記エラー信号にもとづき調整信
    号を決定する段階であって、該調整信号は注入ノイズが
    低減されるように前記位相同期ループ（１０）の感度を
    調整するもの、 を具備することを特徴とする位相同期ループ（１０）の
    少なくとも一部を制御する方法。
  3. 【請求項３】 デジタル位相同期ループ（１０）を制御
    する装置であって、 エラー検出器（１６）であって、該エラー検出器（１
    ６）は基準発振信号（１２）およびフィードバック発振
    信号（１４）の間の差にもとづきエラー信号を決定する
    もの、 周波数調整器（２２）であって、該周波数調整器（２
    ２）は前記エラー信号および調整信号にもとづき周波数
    調整信号を決定するもの、 第１の発振発生器（２８）であって、該第１の発振発生
    器（２８）は前記周波数調整信号にもとづき第１の発振
    信号を発生するもの、 分周器（３２）であって、該分周器（３２）は前記第１
    の発振信号を所定の除数で除算して前記フィードバック
    発振信号を生成するもの、そして前記所定の除数および
    前記エラー信号にもとづき調整信号を決定し、それによ
    って前記デジタル位相同期ループ（１０）が低減された
    注入ノイズをもつようにする調整発生器（３４）、 を具備することを特徴とするデジタル位相同期ループ
    （１０）を制御する装置。
  4. 【請求項４】 位相同期ループ（１０）の少なくとも一
    部を制御する装置であって、 基準発振信号（１０）およびフィードバック発振信号
    （１４）の間の差にもとづくエラー信号を受け入れるた
    めのエラー信号受信機（５４）、 第１の発振信号を除算して前記フィードバック発振信号
    （１４）を生成するために使用される除数の表現を受け
    入れるための除数受信機（５２）、そして前記所定の除
    数および前記エラー信号にもとづき調整信号を決定する
    信号調整器（５６）であって、前記調整信号は注入ノイ
    ズが低減されるように前記位相同期ループ（１０）の感
    度を調整するもの、 を具備することを特徴とする位相同期ループ（１０）の
    少なくとも一部を制御する装置。
  5. 【請求項５】 コードレス電話であって、 無線周波送受信機（１２４）、 通信プロセッサ（１２８）、 エラー検出器（１６）であって、該エラー検出器（１
    ６）はデジタル位相同期ループ（１０）の基準発振信号
    （１２）およびフィードバック発振信号（１４）の間の
    差にもとづきエラー信号を決定するもの、 周波数調整器（２２）であって、該周波数調整器（２
    ２）は前記エラー信号および調整信号にもとづき周波数
    調整信号を決定するもの、 第１の発振発生器（２８）であって、該第１の発振発生
    器（２８）は前記周波数調整信号にもとづき前記デジタ
    ル位相同期ループ（１０）の第１の発振信号を発生する
    もの、 分周器（３２）であって、該分周器（３２）は前記第１
    の発振信号を所定の除数で除算して前記デジタル位相同
    期ループ（１０）のフィードバック発振（１４）を生成
    するもの、そして前記所定の除数および前記エラー信号
    にもとづき調整信号を決定し、それによってデジタル位
    相同期ループ（１０）が低減された注入ノイズをもつよ
    うにするための調整発生器（３４）、 を具備することを特徴とするコードレス電話。
JP8073298A 1995-03-06 1996-03-04 デジタル位相同期ループを制御する方法および装置ならびにコードレス電話 Pending JPH08265141A (ja)

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Families Citing this family (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2877198B2 (ja) * 1996-05-02 1999-03-31 日本電気株式会社 ディジタルｐｌｌ回路及びその起動方法
US5727038A (en) * 1996-09-06 1998-03-10 Motorola, Inc. Phase locked loop using digital loop filter and digitally controlled oscillator
CA2217840C (en) * 1997-10-09 2005-05-03 Northern Telecom Limited Synchronization system multiple modes of operation
US6033441A (en) * 1997-12-23 2000-03-07 Lsi Logic Corporation Method and apparatus for synchronizing data transfer
US6000037A (en) * 1997-12-23 1999-12-07 Lsi Logic Corporation Method and apparatus for synchronizing data transfer
US5958060A (en) * 1998-01-02 1999-09-28 General Electric Company Method and apparatus for clock control and synchronization
US6434707B1 (en) 1999-06-07 2002-08-13 Motorola, Inc. Low phase jitter clock signal generation circuit
US6614806B1 (en) * 2000-01-06 2003-09-02 Motorola Inc. Method and apparatus for interfering receiver signal overload protection
US6680970B1 (en) * 2000-05-23 2004-01-20 Hewlett-Packard Development Company, L.P. Statistical methods and systems for data rate detection for multi-speed embedded clock serial receivers
US6798857B2 (en) * 2000-12-01 2004-09-28 Exar Corporation Clock recovery circuit
US8284886B2 (en) * 2003-01-17 2012-10-09 Texas Instruments Incorporated Radio frequency built-in self test for quality monitoring of local oscillator and transmitter
US7809345B2 (en) * 2007-04-26 2010-10-05 Freescale Semiconductor, Inc. Digital PLL and applications thereof
GB0714848D0 (en) * 2007-07-31 2007-09-12 Zarlink Semiconductor Inc Flexible waveform generation with extended range capability

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4506233A (en) * 1982-06-28 1985-03-19 General Electric Company Bandwidth control circuit for a phase locked loop
US4758801A (en) * 1985-07-11 1988-07-19 Siemens Aktiengesellschaft Dynamic control system with switchable filter-function groups
JPS6315530A (ja) * 1986-07-08 1988-01-22 Sumitomo Electric Ind Ltd デイジタル位相同期ル−プ
US4931748A (en) * 1988-08-26 1990-06-05 Motorola, Inc. Integrated circuit with clock generator
JP2512586B2 (ja) * 1990-03-08 1996-07-03 富士通株式会社 フレ―ム同期依存型ビット同期抽出回路
EP0458269B1 (en) * 1990-05-21 1995-03-08 Nec Corporation Phase-locked loop circuit
JPH05268077A (ja) * 1992-03-18 1993-10-15 Fujitsu Ltd ディジタルｐｌｌ回路
JP2945545B2 (ja) * 1992-04-02 1999-09-06 三菱電機株式会社 Ｐｌｌ回路装置および位相差検出回路装置
US5436937A (en) * 1993-02-01 1995-07-25 Motorola, Inc. Multi-mode digital phase lock loop
JP3080805B2 (ja) * 1993-02-26 2000-08-28 株式会社東芝 デジタル・フェイズ・ロックド・ループ回路

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