JPH05167644A - シリアルデータ再配置方式 - Google Patents

Abstract

(57)【要約】 【目的】 ＣＰＵに渡すシリアルデータ配置の変更及び
極性の変更を容易に可能とする。 【構成】 シリアルデータ５がデュアルポートメモリ
３、４に接続され、シリアルデータ５にフレーム同期し
てデータの到着順にメモリに書き込むアドレスを発生す
るカウンタ回路６と、カウンタ回路６に同期した読出ア
ドレスと反転信号を発生するＲＯＭ７と、シリアルデー
タ５のフレーム毎にメモリ３と４の一方を書込状態に、
もう一方を読出状態に交互に制御し、メモリの書込み時
にはカウンタ回路６、読出時にはＲＯＭ７のアドレスを
選択する制御を与える制御部８と、ＲＯＭ７からの反転
信号によりメモリからの出力を反転して得るＥＸＯＲ回
路１０で構成される。 【効果】 ソフトウェアで処理に便利なように情報の収
集ができる効果が得られる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、ディジタル論理回路を
応用する通信機、ディジタルコンピュータ等の分野に属
するものであり、特に、個々の電気部品を用いて構成す
る論理回路ばかりか集積回路として構成する論理回路を
用いて、ＣＰＵを持つディジタル機器を設計する全ての
分野に属する。

【０００２】

【従来の技術】一般に、ＣＰＵが複数の箇所で発生した
多数のパラレルデータを受信する場合、その通信方式と
してシリアルデータ方式が用いられる。

【０００３】従来のシリアル伝送方式とは、複数の箇所
から発生したパラレルデータを発生箇所でシリアルデー
タに変換してデータをまとめて伝送し、受信側でそのシ
リアルデータをパラレルデータに変換してＣＰＵに取り
込む。従って、受信側のシリアルデータは送信側のシリ
アルデータの順序および極性で入力される。

【０００４】

【発明が解決しようとする課題】しかしながら、送信側
のデータの順序及び極性がそのままＣＰＵの内部に取り
込まれるために、受信されるデータの順序を入れ換えた
い場合あるいは極性を反転したい場合には、送信側でパ
ラレルデータの順序及び極性を入れ換えるかあるいは受
信側で取り込むソフトウェアの変更等で対処する必要が
あるという欠点を有していた。

【０００５】本発明は従来の上記実情に鑑みてなされた
ものであり、従って本発明の目的は、従来の技術に内在
する上記欠点を解消することを可能とした新規なシリア
ルデータ再配置方式を提供することにある。

【０００６】

【課題を解決するための手段】上記目的を達成する為
に、本発明に係るシリアルデータ再配置方式は、特定の
フレーム長をもった（１フレームｎビット）シリアルデ
ータを入力する２つのメモリと、シリアルデータのフレ
ームに同期して到着順にデータを書き込むアドレスを生
成する１つのカウンタと、前記シリアルデータのフレー
ムに同期して読み出しアドレスと反転信号を生成する１
つのＲＯＭと、メモリの書き込み読み出しアドレスを選
択する回路と、シリアルデータのフレーム毎に前記メモ
リの一方が書き込み状態の時にもう一方のメモリを読み
出し状態に制御することをシリアルデータのフレームに
同期して交互に行いメモリが書き込み状態時には前記カ
ウンタのアドレスを選択しメモリが読み出し状態時には
前記ＲＯＭのアドレスを選択するような制御を与える制
御部と、前記ＲＯＭの出力信号によりデータを反転して
得ることができる排他的論理和回路とを備えて構成さ
れ、しかして、ハードウェアよりシリアルで上がってき
たデータを並べ替えソフトウェアに便利な並びで入力さ
せ、且つデータの極性を反転させることを可能としてい
る。

【０００７】

【実施例】次に、本発明をその好ましい一実施例につい
て図面を参照しながら具体的に説明する。

【０００８】図１は本発明の一実施例を示すブロック構
成図であり、図２はそのタイミング図である。

【０００９】図１を参照するに、１はＣＰＵ、２はシリ
アルパラレル変換回路、３は第１のデュアルポートメモ
リ（以下第１のＤＰＭ３と呼ぶ）、４は第２のデュアル
ポートメモリ（以下第２のＤＰＭ４と呼ぶ）、５はシリ
アルデータ入力、５１〜５３はパラレルシリアル変換回
路、６はカウンタ回路、７はＲＯＭ、８は制御部、８１
は制御信号、８２はリセット信号、９は反転回路、１０
は排他的論理和回路（以下ＥＸＯＲと呼ぶ）、１０１は
排他的論理和の第１の入力、１０２は排他的論理和の第
２の入力、１１は第１のアドレス選択回路（以下第１の
ＳＥＬ１１と呼ぶ）、１２は第２のアドレス選択回路
（以下第２のＳＥＬ１２と呼ぶ）を示す。

【００１０】制御部８から出力された８１の制御信号に
より第１のＤＰＭ３が書き込み状態になっているとき、
同時に第１のＳＥＬ１１がカウンタ回路６からのアドレ
スを選択する。この時、第２のＤＰＭ４と第２のＳＥＬ
１２は制御信号８１の反転回路９の通過後の信号により
制御されるために、第２のＤＰＭ４はＲＯＭ７のアドレ
スにより読み出し状態になっている。従って、この時パ
ラレルシリアル変換回路５１〜５３で編集されたシリア
ルデータ５は、第１のＤＰＭ３に読み込まれる。

【００１１】制御部８はシリアルデータ５のフレームパ
ルスに同期して動作する。制御信号８１は１フレーム毎
に極性を反転し、リセット信号８２は１フレーム毎にカ
ウンタ６をリセットする。

【００１２】第１のＤＰＭ３が１フレーム分の書き込み
を終了すると、制御信号８１が反転し、第１のＤＰＭ３
は読み出し状態となる。同時に第１のＳＥＬ１１もＲＯ
Ｍ７のアドレス選択に切り替わる。一方、第２のＤＰＭ
４は、カウンタ６のアドレスにより読み込みを開始す
る。

【００１３】ＲＯＭ７は、カウンタ６に同期して動作す
る。ＲＯＭ７には、ＣＰＵが読み出したい順番にアドレ
スが設定されている。従って、第１のＤＰＭ３からは、
ＲＯＭ７にセットしたアドレスの順でデータが読み出さ
れる。これにより、シリアルデータ内の順序を入れ換え
ることができる。

【００１４】また、上記で順番を入れ換えたシリアルデ
ータは排他的論理和回路１０の第１の入力１０１接続さ
れており、ＲＯＭ７より極性の反転したいアドレスの出
力時に「Ｈ」を出力し第２の入力１０２とすることによ
り、そのデータの極性を反転することができる。

【００１５】

【発明の効果】以上説明したように、本発明によれば、
ＣＰＵに渡すシリアルデータ上のデータ配置の変更及び
極性変更が容易に実行することができる。

【００１６】従って、ソフトウェアで処理に便利なよう
に情報の収集ができる効果が得られる。

【図面の簡単な説明】

【図１】本発明に係る冗長系自動立上げ回路方式の一実
施例を示す構成図である。

【図２】図１に示した回路の動作を示すためのタイミン
グ図である。

【図３】従来のシリアルデータ送受信方式のブロック図
である。

【符号の説明】

１…ＣＰＵ ２…シリアルパラレル変換回路 ３…第１のデュアルポートメモリ（ＤＰＭ） ４…第２のデュアルポートメモリ（ＤＰＭ） ５…シリアルデータ入力 ５１…第１のパラレルシリアル変換回路 ５２…第２のパラレルシリアル変換回路 ５３…第３のパラレルシリアル変換回路 ６…カウンタ回路 ７…ＲＯＭ ８…制御部 ８１…制御信号 ８２…リセット信号 ９…反転回路 １０…排他的論理和回路（ＥＸＯＲ） １０１…排他的論理和の第１の入力 １０２…排他的論理和の第２の入力 １１…第１のアドレス選択回路（ＳＥＬ） １２…第２のアドレス選択回路（ＳＥＬ）

Claims (1)

【特許請求の範囲】
1. 【請求項１】 特定のフレーム長をもった（１フレーム
   ｎビット）シリアルデータを入力する２つのメモリと、
   シリアルデータのフレームに同期して到着順にデータを
   書き込むアドレスを生成する１つのカウンタと、前記シ
   リアルデータのフレームに同期して読み出しアドレスと
   反転信号を生成する１つのＲＯＭと、前記メモリの書き
   込み読み出しアドレスを選択する回路と、シリアルデー
   タのフレーム毎に前記メモリの一方が書き込み状態の時
   にもう一方のメモリを読み出し状態に制御することをシ
   リアルデータのフレームに同期して交互に行い前記メモ
   リが書き込み状態の時には前記カウンタのアドレスを選
   択し前記メモリが読み出し状態の時には前記ＲＯＭのア
   ドレスを選択するような制御を与える制御部と、前記Ｒ
   ＯＭの出力信号によりデータを反転して得ることができ
   る排他的論理和回路とを具備し、前記メモリに入力され
   たシリアルデータが前記ＲＯＭに書き込まれたアドレス
   で読み出されることと、前記ＲＯＭの反転出力と排他的
   論理和回路により読み出されたデータの反転出力が得ら
   れることを特徴としたシリアルデータ再配置方式。