JPH05167928A - 増幅型固体撮像装置 - Google Patents

Abstract

(57)【要約】 【目的】 読み出し動作の期間を長くとれるようにする
ことにより、読み出し動作に必要な動作電流を低くで
き、これに伴い撮像素子の消費電力の低減が可能な増幅
型固体撮像装置を提供する。 【構成】 水平ブランキング期間において、水平走査線
単位で選択された増幅型セルをリセットするリセットパ
ルスＲＰ１，ＲＰ２と、非選択の増幅型セルに蓄積され
た信号電荷を基板に排出するシャッタパルスＳＰ１，Ｓ
Ｐ２とを同じタイミングで発生し、水平ブランキング期
間中に特別に電子シャッタ期間を設けないようにして信
号の読み出し動作の期間を長くとる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、増幅型固体撮像装置に
関し、特に電子シャッタ機能を有する増幅型固体撮像装
置に関する。

【０００２】

【従来の技術】増幅型固体撮像装置として、光電変換に
より得られたホール（信号電荷）をＮチャネルＭＯＳト
ランジスタ（＝画素トランジスタ）のＰ型ウェルに蓄積
し、そのＰ型ウェルの電位変動（バックゲートの電位変
化）によるチャネル電流の変化を読み出す構成のＦＷＡ
(Floating Well Amplifier) 型固体撮像装置が本出願人
により提案されている。

【０００３】このＦＷＡ型の増幅型固体撮像装置におい
ては、電子シャッタ動作を行うために、図６に示すよう
に、水平ブランキング期間中に電子シャッタ期間を特別
に設け、増幅型セルに対してフィールド毎に印加するリ
セットパルスＲＰ１，ＲＰ２とは無関係にシャッタパル
スＳＰ１，ＳＰ２の印加を行っていた。

【０００４】

【発明が解決しようとする課題】しかしながら、上述し
たように、特別に電子シャッタ期間を設けたのでは、水
平ブランキング期間中の読み出し動作の期間が電子シャ
ッタ期間の存在のため短縮されてしまい、素子の特性
上、好ましくなかった。すなわち、読み出し動作の期間
が短縮することで、読み出し動作に必要な動作電流が高
くなるため、撮像素子の消費電力が増大することにな
る。

【０００５】そこで、本発明は、読み出し動作の期間を
長くとれるようにすることにより、読み出し動作に必要
な動作電流を低くでき、これに伴い撮像素子の消費電力
の低減が可能な増幅型固体撮像装置を提供することを目
的とする。

【０００６】

【課題を解決するための手段】本発明による増幅型固体
撮像装置は、画素単位でマトリクス状に配列されかつ入
射光を光電変換して蓄積する増幅型セルと、水平ブラン
キング期間において水平走査線単位で選択された増幅型
セルをリセットするリセットパルスおよび非選択の増幅
型セルに蓄積された信号電荷を基板に排出するシャッタ
パルスを発生する垂直走査回路とを備え、リセットパル
スとシャッタパルスとを同じタイミングで発生する構成
となっている。

【０００７】

【作用】本発明による増幅型固体撮像素子においては、
奇数ラインおよび偶数ラインの各読み出しにおけるリセ
ットは電子シャッタと同じ動作であることから、信号読
み出しの選択が行われている水平走査線におけるリセッ
トパルスと同じタイミングで、電子シャッタの選択が行
われる別の水平走査線に対してシャッタパルスを発生し
て電子シャッタ動作を可能とすることで、水平ブランキ
ング期間中に特別に電子シャッタ期間を設ける必要がな
くなる。これにより、従来、水平ブランキング期間中に
特別に設けていた電子シャッタ期間の分だけ信号の読み
出しにかける時間を長くとれる。

【０００８】

【実施例】以下、本発明の実施例を図面に基づいて詳細
に説明する。図２は、本発明に係るＦＷＡ型の増幅型固
体撮像装置の構成図である。図において、入射光を光電
変換して蓄積するＭＯＳトランジスタからなる増幅型セ
ル１が画素単位でマトリクス状に配列されており、これ
ら増幅型セル１は水平走査線毎に各ＭＯＳトランジスタ
のゲートが接続された垂直選択線２を介して垂直走査回
路３により選択される。

【０００９】増幅型セル１において、ＭＯＳトランジス
タのドレインが電源(P.S) に接続されるとともに、垂直
列毎にソースが信号線４に接続されている。信号線４の
端部には、負荷ＭＯＳトランジスタ５が接続されて増幅
型セル１のＭＯＳトランジスタとでソースフォロワ回路
を構成している。信号線４の端部にはさらに、ＭＯＳト
ランジスタからなる転送ゲートスイッチ６が接続されて
いる。

【００１０】上記ソースフォロワ回路から得られた水平
走査線１本分の信号は、信号線４単位で配されたサンプ
ルホールド回路７でホールドされ、水平走査回路８によ
ってＭＯＳトランジスタからなる水平ゲートスイッチ９
を順次ＯＮ駆動することにより、各画素の信号として導
出される。この動作を、選択する垂直選択線２を順次変
えながら水平走査線毎に行うことで、固体撮像素子の信
号出力が得られる。

【００１１】ただし、図１の動作タイミングに示すよう
に、水平ブランキング期間中に、選択する垂直選択線２
を隣り合う奇数（Ｏ）ラインと偶数（Ｅ）ラインで切り
換えて信号読み出しを２回行い、サンプルホールド回路
７の中で各々の信号を合成することにより、フィールド
読み出しを行うようになっている。

【００１２】図３に、単位画素を構成する増幅型セル１
の断面構造を示す。Ｐ型シリコン基板１１上に、Ｎ型ウ
ェル１２およびＰ型ウェル１３が順に積層され、Ｐ型ウ
ェル１３の表面側には、Ｎ⁺ 型ドレイン領域１５および
Ｎ⁺ 型ソース領域１６がそれぞれ形成されている。そし
て、ゲート電極１４が垂直選択線２に、ドレイン領域１
５が電源(P.S) に、ソース領域１６が信号線４にそれぞ
れ接続され、図４の等価回路を形成している。

【００１３】この増幅型セル１において、光電変換した
ホール（信号電荷）１７はＰ型ウェル１３に蓄積され、
図５の蓄積状態（Ａ）になる。この蓄積されたホール１
７が読み出し動作（Ｂ）においてチャネル電流１８を変
調することにより、増幅型セル１と負荷ＭＯＳトランジ
スタ５で構成されたソースフォロワ回路のソース電位が
変化し、この電位変化が信号出力として導出される。

【００１４】ところで、従来例では、図６に示すよう
に、水平ブランキング期間中に読み出したい垂直選択線
において、奇数（Ｏ）ラインの読み出しと偶数（Ｅ）ラ
インの読み出しでフィールド読み出しを行い、その後に
独立した電子シャッタ期間で、別の垂直選択線において
増幅型セル１のＰ型ウェル１３に蓄積しているホールを
基板１１に排出するようにしていた。なお、電子シャッ
タのシャッタ速度は、電子シャッタとして選択された別
の垂直選択線が、信号読み出しとして選択されるまでの
期間となる。

【００１５】これに対し、本発明においては、奇数ライ
ンおよび偶数ラインの各読み出しにおけるリセットは電
子シャッタと同じ動作であることに着目し、図１の動作
タイミングに示すように、信号読み出しの選択が行われ
ている垂直選択線（選択Ｏ、選択Ｅ）におけるリセット
パルスＲＰ１，ＲＰ２と同じタイミングで、電子シャッ
タの選択が行われる別の垂直選択線（シャッタＯ、シャ
ッタＥ）も“Ｈ”レベルに変化する、即ちシャッタパル
スＳＰ１，ＳＰ２を発生するようにして電子シャッタ動
作を可能としている。

【００１６】このように、読み出し選択ＯとシャッタＯ
の垂直選択線は同じタイミングでリセット動作とシャッ
タ動作を行い、また同じ水平ブランキング期間中に読み
出し選択ＥとシャッタＥの垂直選択線は同じタイミング
でリセット動作とシャッタ動作を行うことにより、水平
ブランキング期間中に特別に電子シャッタ期間を設ける
必要がないため、その分だけ信号読み出しにかける時間
を長くとれることになる。このときの増幅型セル１のゲ
ート部のポテンシャルを図５（Ｃ）に示す。

【００１７】その結果、増幅型セル１と負荷ＭＯＳトラ
ンジスタ５で構成されたソースフォロワ回路の読み出し
動作における周波数特性に余裕ができるため、電源(P.
S) の電流を絞ることによる消費電力低減の可能性が生
じ、さらに、フィールド読み出し時に行われるサンプル
ホールドに必要な周波数特性に十分なマージンを持たせ
ることができることになる。

【００１８】また、図１および図６から明らかなよう
に、リセット動作およびシャッタ動作を行うときは、基
板バイアス（Ｖsub)に負のパルスを印加することになる
が、リセットとシャッタを同じタイミングにしたこと
で、リセット動作又はシャッタ動作を行う回数を３回か
ら２回に削減できる。これにより、基板バイアス（Ｖsu
b)駆動の消費電力を、従来例に比して２／３に低減でき
ることになる。

【００１９】

【発明の効果】以上説明したように、本発明によれば、
水平ブランキング期間において水平走査線単位で選択さ
れた増幅型セルをリセットするリセットパルスと、非選
択の増幅型セルに蓄積された信号電荷を基板に排出する
シャッタパルスとを同じタイミングで発生する構成とし
たことにより、水平ブランキング期間中に特別に電子シ
ャッタ期間を設ける必要がなくなり、その分だけ信号の
読み出しにかける時間を長くとれるため、読み出し動作
に必要な動作電流を低くでき、これに伴い撮像素子の消
費電力を低減できる効果がある。

【００２０】また、その結果、増幅型セルを構成するＭ
ＯＳトランジスタのサイズを小さくすることができるた
め、チップサイズの小型化による生産性の向上にも寄与
できる効果がある。さらには、垂直走査回路にとって駆
動タイミングが単純化されることから、垂直走査回路の
構成素子を削減できるため、消費電力の低減およびチッ
プサイズの小型化がさらに可能になる。

【図面の簡単な説明】

【図１】本発明の動作タイミングを示す波形図である。

【図２】ＦＷＡ型の増幅型固体撮像装置の構成図であ
る。

【図３】単位画素の断面構造図である。

【図４】単位画素の等価回路図である。

【図５】増幅型セルのゲート部のポテンシャル図であ
る。

【図６】従来の動作タイミングを示す波形図である。

【符号の説明】

１ 増幅型セル ２ 垂直選択線 ３ 垂直走査回路 ５ 負荷ＭＯＳ
トランジスタ ７ サンプルホールド回路 ８ 水平走査回
路 ９ 水平ゲートスイッチ １４ ゲート電
極 １５ Ｎ⁺ 型ドレイン領域 １６ Ｎ⁺ 型ソ
ース領域

Claims (3)

【特許請求の範囲】
1. 【請求項１】 画素単位でマトリクス状に配列されかつ
   入射光を光電変換して蓄積する増幅型セルと、 水平ブランキング期間において水平走査線単位で選択さ
   れた増幅型セルをリセットするリセットパルスおよび非
   選択の増幅型セルに蓄積された信号電荷を基板に排出す
   るシャッタパルスを発生する垂直走査回路とを備え、 前記垂直走査回路は前記リセットパルスと前記シャッタ
   パルスとを同じタイミングで発生することを特徴とする
   増幅型固体撮像装置。
2. 【請求項２】 前記増幅型セルはＭＯＳトランジスタか
   らなり、 前記ＭＯＳトランジスタのゲート領域に蓄積された信号
   電荷によってチャネル電流を変調することを特徴とする
   請求項１記載の増幅型固体撮像装置。
3. 【請求項３】 前記増幅型セルの垂直列毎に配されかつ
   供給される信号をホールドしつつ２画素分の信号を合成
   するサンプルホールド回路を備え、 前記垂直走査回路は、水平ブランキング期間中に隣り合
   う水平走査線を切り換えて選択することよって信号の読
   み出しを２回行うことを特徴とする請求項１記載の増幅
   型固体撮像装置。