JP2000350103A - 光電変換装置 - Google Patents
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- H10F39/00—Integrated devices, or assemblies of multiple devices, comprising at least one element covered by group H10F30/00, e.g. radiation detectors comprising photodiode arrays
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- Multimedia (AREA)
- Signal Processing (AREA)
- Solid State Image Pick-Up Elements (AREA)
- Transforming Light Signals Into Electric Signals (AREA)
Abstract
(57)【要約】
【課題】 静止画撮像の場合には全画素を読み出すこと
で全画素をリセットし、光電荷のあふれを防止できる
が、動画を撮影する場合の間引き読み出しの場合の間引
きされた画素による光電荷のあふれの影響を防止するこ
とを課題とする。 【解決手段】 複数の光電変換素子と前記光電変換素子
をリセットするリセットスイッチとからなる画素をマト
リクス状に配列し、各画素の信号を読み出すための垂直
走査手段および水平走査手段を有する光電変換装置にお
いて、前記画素の信号を読み出す第一の画素群と前記画
素の信号を読み出さない第二の画素群とを有し、前記第
一の画素群の信号電荷の蓄積期間中の少なくとも一部の
期間で、前記第二の画素群に含まれる光電変換素子を前
記リセットスイッチによりリセットすることを特徴とす
る。
で全画素をリセットし、光電荷のあふれを防止できる
が、動画を撮影する場合の間引き読み出しの場合の間引
きされた画素による光電荷のあふれの影響を防止するこ
とを課題とする。 【解決手段】 複数の光電変換素子と前記光電変換素子
をリセットするリセットスイッチとからなる画素をマト
リクス状に配列し、各画素の信号を読み出すための垂直
走査手段および水平走査手段を有する光電変換装置にお
いて、前記画素の信号を読み出す第一の画素群と前記画
素の信号を読み出さない第二の画素群とを有し、前記第
一の画素群の信号電荷の蓄積期間中の少なくとも一部の
期間で、前記第二の画素群に含まれる光電変換素子を前
記リセットスイッチによりリセットすることを特徴とす
る。
Description
【０００１】
【発明の属する技術分野】本発明は、行列上に配列され
た光電変換装置に関するものであり、デジタルスチルカ
メラやビデオカムコーダーなどの撮像機器に応用される
ものである。
た光電変換装置に関するものであり、デジタルスチルカ
メラやビデオカムコーダーなどの撮像機器に応用される
ものである。
【０００２】
【従来の技術】図７は従来の光電変換回路をあらわす模
式説明図である。同図において、光電変換素子（フォト
ダイオードなど）１は入射光量に応じた電荷を蓄積する
ものであり、２次元状に４個×４個の例にて配置されて
いる。光電変換素子１の一端は増幅型ソースフォロワ入
力ＭＯＳ（Metal Oxide Silicon Transistor）２のゲー
トに接続し、ソースフォロワ入力ＭＯＳ２のドレインは
垂直選択スイッチＭＯＳ３のソースに接続し、またソー
スフォロワ入力ＭＯＳ２のソースは垂直出力線６を経て
負荷電流源７へと接続し、垂直選択スイッチＭＯＳ３の
ドレインは電源線４を経て電源端子５に接続されてお
り、これらは全体でソースフォロワ回路を構成してい
る。１４はリセットスイッチであり、そのソースはソー
スフォロワ入力ＭＯＳ２のゲートに接続し、ドレインは
電源線４を経て電源端子５に接続されている。
式説明図である。同図において、光電変換素子（フォト
ダイオードなど）１は入射光量に応じた電荷を蓄積する
ものであり、２次元状に４個×４個の例にて配置されて
いる。光電変換素子１の一端は増幅型ソースフォロワ入
力ＭＯＳ（Metal Oxide Silicon Transistor）２のゲー
トに接続し、ソースフォロワ入力ＭＯＳ２のドレインは
垂直選択スイッチＭＯＳ３のソースに接続し、またソー
スフォロワ入力ＭＯＳ２のソースは垂直出力線６を経て
負荷電流源７へと接続し、垂直選択スイッチＭＯＳ３の
ドレインは電源線４を経て電源端子５に接続されてお
り、これらは全体でソースフォロワ回路を構成してい
る。１４はリセットスイッチであり、そのソースはソー
スフォロワ入力ＭＯＳ２のゲートに接続し、ドレインは
電源線４を経て電源端子５に接続されている。
【０００３】本回路は各画素の光電変換素子１に蓄積さ
れた電荷に応じてソースフォロワ入力ＭＯＳ２のゲート
に信号電圧が発生し、それをソースフォロワ回路で電流
増幅して読み出すものである。
れた電荷に応じてソースフォロワ入力ＭＯＳ２のゲート
に信号電圧が発生し、それをソースフォロワ回路で電流
増幅して読み出すものである。
【０００４】垂直選択スイッチＭＯＳ３のゲートは垂直
ゲート線８で垂直走査回路９に接続する。リセットスイ
ッチ１４のゲートはリセットゲート線１５で垂直走査回
路９に接続する。また、ソースフォロワ回路の出力信号
は、垂直出力線６、水平転送ＭＯＳスイッチ１０、水平
出力線１１、出力アンプ１２を通して外部に出力され
る。水平転送ＭＯＳスイッチ１０のゲートは水平走査回
路１３にそれぞれ接続している。
ゲート線８で垂直走査回路９に接続する。リセットスイ
ッチ１４のゲートはリセットゲート線１５で垂直走査回
路９に接続する。また、ソースフォロワ回路の出力信号
は、垂直出力線６、水平転送ＭＯＳスイッチ１０、水平
出力線１１、出力アンプ１２を通して外部に出力され
る。水平転送ＭＯＳスイッチ１０のゲートは水平走査回
路１３にそれぞれ接続している。
【０００５】本回路の動作を図８のタイミング図を用い
て説明する。ここで各画素行の垂直ゲート線に印加され
るパルスをそれぞれＳＥＬ１〜ＳＥＬ４、リセットゲー
ト線１５に印加されるパルスをＲＥＳ１〜ＲＥＳ４とす
る。パルスＳＥＬ１〜ＳＥＬ４、ＲＥＳ１〜ＲＥＳ４は
垂直走査回路９で発生されるものである。また、Ｈ１〜
Ｈ４は水平走査回路１３で発生された水平走査パルスで
あり水平転送ＭＯＳスイッチ１０のゲートに印加され
る。ＰＤ１、ＰＤ２はそれぞれ第一行第一列目、第二行
第一列目の光電変換素子（フォトダイオード）の電位の
変化を示したものである。
て説明する。ここで各画素行の垂直ゲート線に印加され
るパルスをそれぞれＳＥＬ１〜ＳＥＬ４、リセットゲー
ト線１５に印加されるパルスをＲＥＳ１〜ＲＥＳ４とす
る。パルスＳＥＬ１〜ＳＥＬ４、ＲＥＳ１〜ＲＥＳ４は
垂直走査回路９で発生されるものである。また、Ｈ１〜
Ｈ４は水平走査回路１３で発生された水平走査パルスで
あり水平転送ＭＯＳスイッチ１０のゲートに印加され
る。ＰＤ１、ＰＤ２はそれぞれ第一行第一列目、第二行
第一列目の光電変換素子（フォトダイオード）の電位の
変化を示したものである。
【０００６】まず時刻ｔ０にパルスＲＥＳ１をハイレベ
ルにしてリセットスイッチ１４を導通状態にすることに
より光電変換素子ＰＤ１をリセットする。次に蓄積動作
に入る。ソースフォロワ入力ＭＯＳ２のゲートには蓄積
された信号電荷の量に応じて信号電圧が発生する。蓄積
時間終了後、時刻ｔ２に、垂直走査回路９および水平走
査回路１３によって生成されたパルスＳＥＬ１およびＨ
１がそれぞれ対応するスイッチ３および１０に印加さ
れ、選択された光電変換素子ＰＤ１の信号はソースフォ
ロワ回路によって増幅された後、出力アンプ１２を通し
て出力される。
ルにしてリセットスイッチ１４を導通状態にすることに
より光電変換素子ＰＤ１をリセットする。次に蓄積動作
に入る。ソースフォロワ入力ＭＯＳ２のゲートには蓄積
された信号電荷の量に応じて信号電圧が発生する。蓄積
時間終了後、時刻ｔ２に、垂直走査回路９および水平走
査回路１３によって生成されたパルスＳＥＬ１およびＨ
１がそれぞれ対応するスイッチ３および１０に印加さ
れ、選択された光電変換素子ＰＤ１の信号はソースフォ
ロワ回路によって増幅された後、出力アンプ１２を通し
て出力される。
【０００７】以下、順次Ｈ２〜Ｈ４パルスを印加するこ
とで第一行目に配列された光電変換素子からの信号が出
力される。同様に第二行目に配列された光電変換素子か
らの信号は、パルスＲＥＳ１、ＳＥＬ１、Ｈ１〜Ｈ４に
よって制御され出力される。たとえばＰＤ２は、時刻ｔ
１にリセットされ次に蓄積動作に入る。蓄積時間終了
後、時刻ｔ３に光電変換素子ＰＤ２からの信号が出力さ
れるものである。
とで第一行目に配列された光電変換素子からの信号が出
力される。同様に第二行目に配列された光電変換素子か
らの信号は、パルスＲＥＳ１、ＳＥＬ１、Ｈ１〜Ｈ４に
よって制御され出力される。たとえばＰＤ２は、時刻ｔ
１にリセットされ次に蓄積動作に入る。蓄積時間終了
後、時刻ｔ３に光電変換素子ＰＤ２からの信号が出力さ
れるものである。
【０００８】また、別の動作を図９の動作タイミング図
を用いて説明する。本タイミングは全画素分の信号を読
み出すのではなく、一部を間引いて読み出すものであ
る。同図において、垂直走査回路９からパルスＳＥＬ
２、ＳＥＬ４、ＲＥＳ２、ＲＥＳ４に対応する信号を発
生させずに、ＳＥＬ１、ＲＥＳ１に続いてＳＥＬ３、Ｒ
ＥＳ３パルスを発生することで、第２行目、第４行目の
信号を読み飛ばして第１行目、第３行目の信号を読み出
すものである。
を用いて説明する。本タイミングは全画素分の信号を読
み出すのではなく、一部を間引いて読み出すものであ
る。同図において、垂直走査回路９からパルスＳＥＬ
２、ＳＥＬ４、ＲＥＳ２、ＲＥＳ４に対応する信号を発
生させずに、ＳＥＬ１、ＲＥＳ１に続いてＳＥＬ３、Ｒ
ＥＳ３パルスを発生することで、第２行目、第４行目の
信号を読み飛ばして第１行目、第３行目の信号を読み出
すものである。
【０００９】たとえば高精細な静止画を撮像する際は全
画素の信号を読み出し、動画を出力する際は信号を間引
いてそのかわり高速な信号読み出しをおこなう、画素配
列のうちの一部のブロックの信号を読み出し、その信号
を用いて自動焦点合わせや自動露出を行うといった使い
方ができる。
画素の信号を読み出し、動画を出力する際は信号を間引
いてそのかわり高速な信号読み出しをおこなう、画素配
列のうちの一部のブロックの信号を読み出し、その信号
を用いて自動焦点合わせや自動露出を行うといった使い
方ができる。
【００１０】
【発明が解決しようとする課題】しかしながら、本回路
構成および動作タイミングでは読み飛ばされた光電変換
素子（たとえば図７、図９のＰＤ２）はリセットが行わ
れないため光電変換素子に蓄積する電荷は光照射後いず
れ飽和電荷量に達し、飽和電荷量を越えて発生した電荷
は隣接する光電変換素子に流入し、隣接画素に偽信号を
発生させる原因となっていた。
構成および動作タイミングでは読み飛ばされた光電変換
素子（たとえば図７、図９のＰＤ２）はリセットが行わ
れないため光電変換素子に蓄積する電荷は光照射後いず
れ飽和電荷量に達し、飽和電荷量を越えて発生した電荷
は隣接する光電変換素子に流入し、隣接画素に偽信号を
発生させる原因となっていた。
【００１１】さらに詳しく説明するために図１０に光電
変換素子の模式断面図とそのポテンシャル図を示す。図
１０（ａ）に光電変換素子の模式断面図である。同図に
おいて図７と同一番号は同一部材を示す。図１０（ａ）
において、４０１は第一導電型のＳｉ半導体基板、４０
２は基板１と反対の第二導電型のウエル領域、４０３は
第一導電型の拡散領域であり、ウエル領域４０２との間
でＰＮフォトダイオードを形成している。ＰＮフォトダ
イオードには、逆バイアスが印加され、その接合容量に
入射した光量に応じて発生した光電荷が蓄積される。光
電荷数に応じて発生した電圧振幅を、ソースフォロワア
ンプで検出して外部に電器信号として出力されるもので
ある。
変換素子の模式断面図とそのポテンシャル図を示す。図
１０（ａ）に光電変換素子の模式断面図である。同図に
おいて図７と同一番号は同一部材を示す。図１０（ａ）
において、４０１は第一導電型のＳｉ半導体基板、４０
２は基板１と反対の第二導電型のウエル領域、４０３は
第一導電型の拡散領域であり、ウエル領域４０２との間
でＰＮフォトダイオードを形成している。ＰＮフォトダ
イオードには、逆バイアスが印加され、その接合容量に
入射した光量に応じて発生した光電荷が蓄積される。光
電荷数に応じて発生した電圧振幅を、ソースフォロワア
ンプで検出して外部に電器信号として出力されるもので
ある。
【００１２】また、４０３−ａを図７のＰＤ１、４０３
−ｂを図７のＰＤ２したとき、図１０（ｂ）〜（ｄ）は
それぞれ、図９の時刻ｔ４、ｔ５、ｔ６における各部の
ポテンシャルの状態を示している。
−ｂを図７のＰＤ２したとき、図１０（ｂ）〜（ｄ）は
それぞれ、図９の時刻ｔ４、ｔ５、ｔ６における各部の
ポテンシャルの状態を示している。
【００１３】図１０（ｂ）に示したように読み飛ばされ
た画素のフォトダイオードＰＤ２はリセットが行われな
いため電荷が蓄積しており、図１０（ｃ）に示したよう
にフォトダイオードＰＤ１の蓄積期間の途中で飽和に達
してしまう。そのため図１０（ｄ）に示したようなフォ
トダイオードＰＤ２からあふれた電荷はポテンシャル障
壁を越えて隣接画素、たとえばＰＤ１に流入し偽信号と
なってしまう。
た画素のフォトダイオードＰＤ２はリセットが行われな
いため電荷が蓄積しており、図１０（ｃ）に示したよう
にフォトダイオードＰＤ１の蓄積期間の途中で飽和に達
してしまう。そのため図１０（ｄ）に示したようなフォ
トダイオードＰＤ２からあふれた電荷はポテンシャル障
壁を越えて隣接画素、たとえばＰＤ１に流入し偽信号と
なってしまう。
【００１４】本発明は、静止画撮像の場合には全画素を
読み出すことで全画素をリセットし、光電荷のあふれを
防止できるが、動画を撮影する場合の間引き読み出しの
場合の間引きされた画素による光電荷のあふれの影響を
防止することを課題とする。
読み出すことで全画素をリセットし、光電荷のあふれを
防止できるが、動画を撮影する場合の間引き読み出しの
場合の間引きされた画素による光電荷のあふれの影響を
防止することを課題とする。
【００１５】
【課題を解決するための手段および作用】本発明は上記
問題点を解決する手段として、複数の光電変換素子と前
記光電変換素子をリセットするリセットスイッチとから
なる画素をマトリクス状に配列し、各画素の信号を読み
出すための垂直走査手段および水平走査手段を有する光
電変換装置において、信号を読み出す第一の画素群と信
号を読み出さない第二の画素群とを有し、前記第一の画
素群の信号電荷の蓄積期間中の少なくとも一部の期間
で、前記第二の画素群に含まれる光電変換素子を前記リ
セットスイッチによりリセットするようにしたものであ
る。
問題点を解決する手段として、複数の光電変換素子と前
記光電変換素子をリセットするリセットスイッチとから
なる画素をマトリクス状に配列し、各画素の信号を読み
出すための垂直走査手段および水平走査手段を有する光
電変換装置において、信号を読み出す第一の画素群と信
号を読み出さない第二の画素群とを有し、前記第一の画
素群の信号電荷の蓄積期間中の少なくとも一部の期間
で、前記第二の画素群に含まれる光電変換素子を前記リ
セットスイッチによりリセットするようにしたものであ
る。
【００１６】また、本発明は、複数の光電変換素子と、
前記光電変換素子に発生した信号電荷を受ける増幅手段
と、前記増幅手段に電荷を転送する転送スイッチ手段
と、前記光電変換素子を前記転送スイッチ手段を介して
リセットするリセットスイッチとからなる画素をマトリ
クス状に配列し、各画素の信号を読み出すための垂直走
査手段および水平走査手段を有する光電変換装置におい
て、前記画素の信号を読み出す第一の画素群と前記画素
の信号を読み出さない第二の画素群とを有し、前記第一
の画素群の信号電荷の蓄積期間中の少なくとも一部の期
間で、前記第二の画素群に含まれる光電変換素子を前記
転送スイッチ手段を介して前記リセットスイッチにより
リセットすることを特徴とし、画素の信号を読み出さな
い第二の画素群による過電荷の蓄積を防止し、隣接画素
の第一の画素群への影響を防止するようにしたものであ
る。
前記光電変換素子に発生した信号電荷を受ける増幅手段
と、前記増幅手段に電荷を転送する転送スイッチ手段
と、前記光電変換素子を前記転送スイッチ手段を介して
リセットするリセットスイッチとからなる画素をマトリ
クス状に配列し、各画素の信号を読み出すための垂直走
査手段および水平走査手段を有する光電変換装置におい
て、前記画素の信号を読み出す第一の画素群と前記画素
の信号を読み出さない第二の画素群とを有し、前記第一
の画素群の信号電荷の蓄積期間中の少なくとも一部の期
間で、前記第二の画素群に含まれる光電変換素子を前記
転送スイッチ手段を介して前記リセットスイッチにより
リセットすることを特徴とし、画素の信号を読み出さな
い第二の画素群による過電荷の蓄積を防止し、隣接画素
の第一の画素群への影響を防止するようにしたものであ
る。
【００１７】また、本発明は、複数の光電変換素子と前
記光電変換素子をリセットするリセットスイッチとから
なる画素をマトリクス状に配列し、各画素の信号を読み
出すための垂直走査手段および水平走査手段を有する光
電変換装置において、前記画素の信号を読み出す第一の
画素群と前記画素の信号を読み出さない第二の画素群と
を有し、前記第二の画素群に含まれる光電変換素子を前
記リセットスイッチにより常時リセットする手段を設け
たことを特徴とし、画素の信号を読み出さない第二の画
素群による光電荷を電源ラインに常時放電することによ
り、隣接する第一の画素群への光電荷漏れ等の悪影響を
削減したものである。
記光電変換素子をリセットするリセットスイッチとから
なる画素をマトリクス状に配列し、各画素の信号を読み
出すための垂直走査手段および水平走査手段を有する光
電変換装置において、前記画素の信号を読み出す第一の
画素群と前記画素の信号を読み出さない第二の画素群と
を有し、前記第二の画素群に含まれる光電変換素子を前
記リセットスイッチにより常時リセットする手段を設け
たことを特徴とし、画素の信号を読み出さない第二の画
素群による光電荷を電源ラインに常時放電することによ
り、隣接する第一の画素群への光電荷漏れ等の悪影響を
削減したものである。
【００１８】
【発明の実施の形態】本発明による実施形態について、
図面を参照しつつ詳細に説明する。
図面を参照しつつ詳細に説明する。
【００１９】［第一実施形態］本発明の第一実施形態に
よる光電変換装置の回路構成図は図７に示したものと同
一である。図７は上述した通りの構成を示しており、再
掲すると、光電変換素子（フォトダイオードなど）１は
入射光量に応じた電荷を蓄積するものであり、２次元状
に４個×４個の例にて配置されている。光電変換素子１
の一端は増幅型ソースフォロワ入力ＭＯＳ（Metal Oxid
e Silicon Transistor）２のゲートに接続し、その他端
は半導体基板のサブストレートに接続され、ソースフォ
ロワ入力ＭＯＳ２のドレインは垂直選択スイッチＭＯＳ
３のソースに接続し、またソースフォロワ入力ＭＯＳ２
のソースは垂直出力線６を経て負荷電流源７へと接続
し、垂直選択スイッチＭＯＳ３のドレインは電源線４を
経て電源端子５に接続されており、これらは全体でソー
スフォロワ回路を構成している。１４はリセットスイッ
チであり、そのソースは光電変換素子１のカソード側と
ソースフォロワ入力ＭＯＳ２のゲートに接続し、ドレイ
ンは電源線４を経て電源端子５に接続され、ゲートはリ
セットラインＲＥＳ１に接続されている。
よる光電変換装置の回路構成図は図７に示したものと同
一である。図７は上述した通りの構成を示しており、再
掲すると、光電変換素子（フォトダイオードなど）１は
入射光量に応じた電荷を蓄積するものであり、２次元状
に４個×４個の例にて配置されている。光電変換素子１
の一端は増幅型ソースフォロワ入力ＭＯＳ（Metal Oxid
e Silicon Transistor）２のゲートに接続し、その他端
は半導体基板のサブストレートに接続され、ソースフォ
ロワ入力ＭＯＳ２のドレインは垂直選択スイッチＭＯＳ
３のソースに接続し、またソースフォロワ入力ＭＯＳ２
のソースは垂直出力線６を経て負荷電流源７へと接続
し、垂直選択スイッチＭＯＳ３のドレインは電源線４を
経て電源端子５に接続されており、これらは全体でソー
スフォロワ回路を構成している。１４はリセットスイッ
チであり、そのソースは光電変換素子１のカソード側と
ソースフォロワ入力ＭＯＳ２のゲートに接続し、ドレイ
ンは電源線４を経て電源端子５に接続され、ゲートはリ
セットラインＲＥＳ１に接続されている。
【００２０】本回路はリセットスイッチ１４によりリセ
ットした後、各画素の光電変換素子１に蓄積された電荷
に応じてソースフォロワ入力ＭＯＳ２のゲートに信号電
圧が発生し、それをソースフォロワ回路で電流増幅して
読み出すものである。
ットした後、各画素の光電変換素子１に蓄積された電荷
に応じてソースフォロワ入力ＭＯＳ２のゲートに信号電
圧が発生し、それをソースフォロワ回路で電流増幅して
読み出すものである。
【００２１】図１に本発明の第一の実施形態の動作タイ
ミング図を示す。同図において、動画の撮像の際の間引
き動作のために、選択スイッチパルスＳＥＬ２，ＳＥＬ
４は常にローレベルであり、選択スイッチパルスＳＥＬ
１をハイレベルとした後に、時刻ｔ０でリセットスイッ
チパルスＲＥＳ１をハイレベルとしてＰＤ１をリセット
し、次に選択スイッチパルスＳＥＬ１をハイレベルと
し、時刻ｔ９で水平走査パルスＨ１をハイレベルとして
蓄積されたＰＤ１の光電荷を出力線６を介して読み出
す。
ミング図を示す。同図において、動画の撮像の際の間引
き動作のために、選択スイッチパルスＳＥＬ２，ＳＥＬ
４は常にローレベルであり、選択スイッチパルスＳＥＬ
１をハイレベルとした後に、時刻ｔ０でリセットスイッ
チパルスＲＥＳ１をハイレベルとしてＰＤ１をリセット
し、次に選択スイッチパルスＳＥＬ１をハイレベルと
し、時刻ｔ９で水平走査パルスＨ１をハイレベルとして
蓄積されたＰＤ１の光電荷を出力線６を介して読み出
す。
【００２２】ここで、リセットスイッチパルスＲＥＳ
２、ＲＥＳ４を常にハイレベルにしているので、光電変
換素子ＰＤ２の電荷はリセットスイッチ１４を介して、
電源線４を経て電源端子５に接続されて排出され、隣接
画素への電荷の流入が抑制され偽信号が発生しないもの
である。また、時刻ｔ９の後、水平走査パルスＨ１をハ
イレベルとしても、ＰＤ２に光電荷は蓄積されていない
ので、光電荷は出力されない。
２、ＲＥＳ４を常にハイレベルにしているので、光電変
換素子ＰＤ２の電荷はリセットスイッチ１４を介して、
電源線４を経て電源端子５に接続されて排出され、隣接
画素への電荷の流入が抑制され偽信号が発生しないもの
である。また、時刻ｔ９の後、水平走査パルスＨ１をハ
イレベルとしても、ＰＤ２に光電荷は蓄積されていない
ので、光電荷は出力されない。
【００２３】さらに詳しく説明するために図２に光電変
換素子の模式断面図とそのポテンシャル図を示す。図２
（ａ）は光電変換素子の模式断面図である。同図におい
て、図７、図１０と同一番号は同一部材を示し重複する
説明を省略する。図２（ａ）において、４０３−ａを図
７のＰＤ１、４０３−ｂを図７のＰＤ２としたとき、図
２（ｂ）〜（ｄ）はそれぞれ、図１の時刻ｔ０、ｔ７、
ｔ８、ｔ９における各部のポテンシャルの状態を示して
いる。
換素子の模式断面図とそのポテンシャル図を示す。図２
（ａ）は光電変換素子の模式断面図である。同図におい
て、図７、図１０と同一番号は同一部材を示し重複する
説明を省略する。図２（ａ）において、４０３−ａを図
７のＰＤ１、４０３−ｂを図７のＰＤ２としたとき、図
２（ｂ）〜（ｄ）はそれぞれ、図１の時刻ｔ０、ｔ７、
ｔ８、ｔ９における各部のポテンシャルの状態を示して
いる。
【００２４】図２（ｂ）に示したように、読み飛ばされ
た画素のフォトダイオードＰＤ２はリセットが行われて
いるため電荷が蓄積しておらず、そのため、図２（ｃ）
及び（ｄ）に示したように、フォトダイオードＰＤ２で
発生した電荷はポテンシャル障壁を越えて隣接画素、た
とえばＰＤ１に流入することなく偽信号を発生させない
ものである。
た画素のフォトダイオードＰＤ２はリセットが行われて
いるため電荷が蓄積しておらず、そのため、図２（ｃ）
及び（ｄ）に示したように、フォトダイオードＰＤ２で
発生した電荷はポテンシャル障壁を越えて隣接画素、た
とえばＰＤ１に流入することなく偽信号を発生させない
ものである。
【００２５】上記動作によって、偽信号の発生を防止す
ると共に、スミア、ブルーミング、混色のない高品質の
画像が得られるものである。
ると共に、スミア、ブルーミング、混色のない高品質の
画像が得られるものである。
【００２６】［第二実施形態］図３は本発明の第二実施
形態による動作を実現するための垂直走査回路９の模式
回路図である。
形態による動作を実現するための垂直走査回路９の模式
回路図である。
【００２７】図３において、５０１はシフトパルス発生
回路、５０２は第一の転送スイッチ、５０３は第二の転
送スイッチ、５０４はＯＲゲート、５０５は動画と静止
画等の読みだしモード切り替え信号入力端子である。
回路、５０２は第一の転送スイッチ、５０３は第二の転
送スイッチ、５０４はＯＲゲート、５０５は動画と静止
画等の読みだしモード切り替え信号入力端子である。
【００２８】読みだしモード切り替え信号入力端子５０
５にローレベルが入力されているときは、第一の転送ス
イッチ５０２が導通、第二の転送スイッチ５０３が非導
通となるため、ＲＥＳ１、ＳＥＬ１〜ＲＳＥ４、ＳＥＬ
４パルスが順次出力され、全画素の信号が読み出され
る。
５にローレベルが入力されているときは、第一の転送ス
イッチ５０２が導通、第二の転送スイッチ５０３が非導
通となるため、ＲＥＳ１、ＳＥＬ１〜ＲＳＥ４、ＳＥＬ
４パルスが順次出力され、全画素の信号が読み出され
る。
【００２９】次に読みだしモード切り替え信号入力端子
５０５にハイレベルが入力されているときは、第一の転
送スイッチ５０２が非導通、第二の転送スイッチ５０３
が導通となるため、２番目、４番目のシフトパルス発生
回路５０１にはシフトパルスが転送されない。そのため
ＳＥＬ２、ＳＥＬ４として常にローレベルが出力され、
このパルスが印加される垂直ゲート線８に接続した画素
から信号は読み出されないことになる。またこの時に、
ＯＲゲート５０４の一方の端子には読みだしモード切り
替え信号入力端子５０５からハイレベルが印加されてい
るため、ＲＥＳ２，ＲＥＳ４として常にハイレベルが出
力され、このパルスが印加されるリセットゲート線１５
に接続した画素、つまり読み飛ばされた画素の光電変換
素子をリセットするリセットスイッチ１４は常に導通状
態に保持されるので、電荷はすみやかに電源端子５に排
出され偽信号を発生させないものである。
５０５にハイレベルが入力されているときは、第一の転
送スイッチ５０２が非導通、第二の転送スイッチ５０３
が導通となるため、２番目、４番目のシフトパルス発生
回路５０１にはシフトパルスが転送されない。そのため
ＳＥＬ２、ＳＥＬ４として常にローレベルが出力され、
このパルスが印加される垂直ゲート線８に接続した画素
から信号は読み出されないことになる。またこの時に、
ＯＲゲート５０４の一方の端子には読みだしモード切り
替え信号入力端子５０５からハイレベルが印加されてい
るため、ＲＥＳ２，ＲＥＳ４として常にハイレベルが出
力され、このパルスが印加されるリセットゲート線１５
に接続した画素、つまり読み飛ばされた画素の光電変換
素子をリセットするリセットスイッチ１４は常に導通状
態に保持されるので、電荷はすみやかに電源端子５に排
出され偽信号を発生させないものである。
【００３０】モード切り替え信号入力端子５０５には、
高密度で高画質を求められる静止画の場合にはローレベ
ルを入力し、動画を撮影する場合の高速フレーム変換を
要求される場合にはハイレベルとして、光電変換素子の
半分の光電荷を読み出すようにする。また、上記実施形
態で、奇数垂直線を活かして偶数垂直線を読み出さない
例を示したが、これを逆としても良く、また、１列を読
み出してｎ列を読み出さないようにしても良く、例えば
オートフォーカスの焦点レンズ位置を設定する場合や、
オート露光の場合等の画質を重視しない場合等に適用で
きる。
高密度で高画質を求められる静止画の場合にはローレベ
ルを入力し、動画を撮影する場合の高速フレーム変換を
要求される場合にはハイレベルとして、光電変換素子の
半分の光電荷を読み出すようにする。また、上記実施形
態で、奇数垂直線を活かして偶数垂直線を読み出さない
例を示したが、これを逆としても良く、また、１列を読
み出してｎ列を読み出さないようにしても良く、例えば
オートフォーカスの焦点レンズ位置を設定する場合や、
オート露光の場合等の画質を重視しない場合等に適用で
きる。
【００３１】本回路構成のように、シフトパルス発生回
路の後段にＯＲゲートを追加して、その一方の入力に読
みだし、モード切り替え信号を入力することより、新規
に制御パルスを追加することなく所望の動作を実現した
ものである。
路の後段にＯＲゲートを追加して、その一方の入力に読
みだし、モード切り替え信号を入力することより、新規
に制御パルスを追加することなく所望の動作を実現した
ものである。
【００３２】［第三実施形態］図４は本発明の第三実施
形態による別の画素構成に応用した例である。同図にお
いて、図７と同一番号は同一部材を示している。本実施
形態の画素はソースフォロワ増幅手段を用いず、フォト
ダイオード１に蓄積された信号電荷を直接読み出す方式
のものである。本構成の画素においても、読み出さない
画素のリセットスイッチ１４を導通させて、蓄積した電
荷を電源線４に排出することにより偽信号の発生を抑制
することができる。
形態による別の画素構成に応用した例である。同図にお
いて、図７と同一番号は同一部材を示している。本実施
形態の画素はソースフォロワ増幅手段を用いず、フォト
ダイオード１に蓄積された信号電荷を直接読み出す方式
のものである。本構成の画素においても、読み出さない
画素のリセットスイッチ１４を導通させて、蓄積した電
荷を電源線４に排出することにより偽信号の発生を抑制
することができる。
【００３３】図４において、フォトダイオード１は、Ｍ
ＯＳＦＥＴのリセットスイッチ１４のソースを接続さ
れ、転送ＭＯＳＦＥＴ３のソースにも接続され、リセッ
トスイッチ１４のゲートはリセットパルスＲＥＳ２に接
続され、転送ＭＯＳＦＥＴ３のゲートは選択パルスＳＥ
Ｌ２に、そのドレインは出力線６に接続されている。他
の各光電変換装置も同様な周辺回路に接続され、特にフ
ォトダイオード１をＰＤ２とする場合、リセットスイッ
チ１４のゲートを常にハイレベルとするリセットパルス
ＲＥＳ２に接続されているので、リセットスイッチ１４
は常に導通状態となり、ＰＤ２に光電荷を蓄えることな
く放電されて、過充電もない。一方、通常動作の１列目
や３列目は、リセットパルス及び選択パルスは通常通り
に印加されるので、所定の走査時間にリセットされ、フ
ォトダイオード１に所定時間の光電荷の蓄積後に読み出
される。
ＯＳＦＥＴのリセットスイッチ１４のソースを接続さ
れ、転送ＭＯＳＦＥＴ３のソースにも接続され、リセッ
トスイッチ１４のゲートはリセットパルスＲＥＳ２に接
続され、転送ＭＯＳＦＥＴ３のゲートは選択パルスＳＥ
Ｌ２に、そのドレインは出力線６に接続されている。他
の各光電変換装置も同様な周辺回路に接続され、特にフ
ォトダイオード１をＰＤ２とする場合、リセットスイッ
チ１４のゲートを常にハイレベルとするリセットパルス
ＲＥＳ２に接続されているので、リセットスイッチ１４
は常に導通状態となり、ＰＤ２に光電荷を蓄えることな
く放電されて、過充電もない。一方、通常動作の１列目
や３列目は、リセットパルス及び選択パルスは通常通り
に印加されるので、所定の走査時間にリセットされ、フ
ォトダイオード１に所定時間の光電荷の蓄積後に読み出
される。
【００３４】［第四実施形態］図５は本発明の第四実施
形態によるさらに別の画素構成に応用した画素の回路図
例である。同図においても、図７と同一番号は同一部材
を示している。同図において、９０１は光電変換素子１
からソースフォロワ入力ＭＯＳ２の入力ゲートへ信号電
荷を完全空乏転送する電荷転送スイッチである。９０２
は転送スイッチ９０１を制御する転送ゲート線である。
一般に、光電変換装置の感度を向上させるために、光電
変換素子１のサイズを大きくし、信号電荷量を増す方法
がとられるが、それにともないソースフォロワ入力ＭＯ
Ｓ２のゲートに寄生する容量値もおおきくなり、効率よ
く感度を向上できないという問題点があったが、本構造
をとり、ソースフォロワ入力ＭＯＳ２の入力ゲートの容
量値を光電変換素子１（フォトダイオードなど）の容量
値より小さく設計しておき、完全空乏転送をおこなうこ
とで、感度を向上させることができる。
形態によるさらに別の画素構成に応用した画素の回路図
例である。同図においても、図７と同一番号は同一部材
を示している。同図において、９０１は光電変換素子１
からソースフォロワ入力ＭＯＳ２の入力ゲートへ信号電
荷を完全空乏転送する電荷転送スイッチである。９０２
は転送スイッチ９０１を制御する転送ゲート線である。
一般に、光電変換装置の感度を向上させるために、光電
変換素子１のサイズを大きくし、信号電荷量を増す方法
がとられるが、それにともないソースフォロワ入力ＭＯ
Ｓ２のゲートに寄生する容量値もおおきくなり、効率よ
く感度を向上できないという問題点があったが、本構造
をとり、ソースフォロワ入力ＭＯＳ２の入力ゲートの容
量値を光電変換素子１（フォトダイオードなど）の容量
値より小さく設計しておき、完全空乏転送をおこなうこ
とで、感度を向上させることができる。
【００３５】全画素を読み出す通常時は、選択パルス８
の印加と、リセットパルス１５の印加とがタイミング通
りに供給され、リセットパルス１５の印加後、所定時間
後に選択パルス８の印加の前に、転送ゲート線９０２に
パルスを印加して電荷転送スイッチ９０１を導通する。
そして、フォトダイオード１に蓄積された光電荷をソー
スフォロワ入力ＭＯＳ２のゲートに転送し、その後選択
パルス８の印加により選択スイッチ３を導通して、ソー
スフォロワ入力ＭＯＳ２のソースの出力線６に電力増幅
して出力する。
の印加と、リセットパルス１５の印加とがタイミング通
りに供給され、リセットパルス１５の印加後、所定時間
後に選択パルス８の印加の前に、転送ゲート線９０２に
パルスを印加して電荷転送スイッチ９０１を導通する。
そして、フォトダイオード１に蓄積された光電荷をソー
スフォロワ入力ＭＯＳ２のゲートに転送し、その後選択
パルス８の印加により選択スイッチ３を導通して、ソー
スフォロワ入力ＭＯＳ２のソースの出力線６に電力増幅
して出力する。
【００３６】また、偶数画素を間引き読み出す場合に
は、上記転送ゲート線９０２を常時ハイレベルとして電
荷転送スイッチ９０１を導通して、リセットパルス１５
を常時ハイレベルとしてリセットスイッチ１４も同時に
導通状態として、フォトダイオード１に蓄積される光電
荷を常に電源ラインに放電され、過充電状態を無くし、
隣接フォトダイオードへの影響を無くしている。
は、上記転送ゲート線９０２を常時ハイレベルとして電
荷転送スイッチ９０１を導通して、リセットパルス１５
を常時ハイレベルとしてリセットスイッチ１４も同時に
導通状態として、フォトダイオード１に蓄積される光電
荷を常に電源ラインに放電され、過充電状態を無くし、
隣接フォトダイオードへの影響を無くしている。
【００３７】本画素構成においても、読み出さない画素
のリセットスイッチおよび転送スイッチを通電させてお
く蓄積した電荷を排出することにより偽信号の発生を抑
制することができる。
のリセットスイッチおよび転送スイッチを通電させてお
く蓄積した電荷を排出することにより偽信号の発生を抑
制することができる。
【００３８】［第五実施形態］図６は本発明の第五実施
形態を示す動作タイミング図である。本実施形態による
基本的な回路構成は図７と同様である。図６に示したよ
うに、読み飛ばされた画素のリセットスイッチ１４の駆
動パルスＲＥＳ２、ＲＥＳ４を少なくとも１映像期間に
一度ハイレベルにすることによっても、同様の効果が得
られるものである。従来例として説明した図８のタイミ
ングとは異なり、フォトダイオード１のＰＤ１とＰＤ２
とを時刻ｔ０，ｔ１０に同時にリセットし、選択パルス
ＳＥＬ２を常にローレベルとしているので、ＰＤ１とＰ
Ｄ２とは同一光電荷が蓄積され、同時にリセットパルス
が加わり、所定時間後の時刻ｔ２にＰＤ１の蓄積電荷が
読み出される。こうして、ＰＤ１とＰＤ２とが共に過電
荷を蓄積することはなく、ＰＤ２による隣接画素ＰＤ１
への影響もなくなる。
形態を示す動作タイミング図である。本実施形態による
基本的な回路構成は図７と同様である。図６に示したよ
うに、読み飛ばされた画素のリセットスイッチ１４の駆
動パルスＲＥＳ２、ＲＥＳ４を少なくとも１映像期間に
一度ハイレベルにすることによっても、同様の効果が得
られるものである。従来例として説明した図８のタイミ
ングとは異なり、フォトダイオード１のＰＤ１とＰＤ２
とを時刻ｔ０，ｔ１０に同時にリセットし、選択パルス
ＳＥＬ２を常にローレベルとしているので、ＰＤ１とＰ
Ｄ２とは同一光電荷が蓄積され、同時にリセットパルス
が加わり、所定時間後の時刻ｔ２にＰＤ１の蓄積電荷が
読み出される。こうして、ＰＤ１とＰＤ２とが共に過電
荷を蓄積することはなく、ＰＤ２による隣接画素ＰＤ１
への影響もなくなる。
【００３９】また、上記従来例では部分読みだし時とし
て１画素行ごとに読み飛ばす場合を例にとって説明した
がこれに限るものではなく、本発明は用途に応じて任意
の読み飛ばしを行ったときにも適用できることはいうま
でもない。
て１画素行ごとに読み飛ばす場合を例にとって説明した
がこれに限るものではなく、本発明は用途に応じて任意
の読み飛ばしを行ったときにも適用できることはいうま
でもない。
【００４０】
【発明の効果】以上説明したように、本発明の構造をと
ることにより偽信号の発生を抑制でき、ブルーミングが
発生しない、スミアが発生しない、混色が生じない、高
画質が得られる光電変換装置を得ることができるもので
ある。
ることにより偽信号の発生を抑制でき、ブルーミングが
発生しない、スミアが発生しない、混色が生じない、高
画質が得られる光電変換装置を得ることができるもので
ある。
【図１】本発明による第一の実施形態の動作タイミング
図である。
図である。
【図２】本発明による第一の実施形態の画素模式断面図
およびポテンシャル図である。
およびポテンシャル図である。
【図３】本発明による第二の実施形態の走査回路模式説
明図である。
明図である。
【図４】本発明による第三の実施形態の画素回路模式説
明図である。
明図である。
【図５】本発明による第四の実施形態の画素回路模式説
明図である。
明図である。
【図６】本発明による第五の実施形態の動作タイミング
図である。
図である。
【図７】従来の光電変換装置の模式説明図である。
【図８】従来の光電変換装置の全画素読みだし時動作タ
イミング図である。
イミング図である。
【図９】従来の光電変換装置の部分読みだし時動作タイ
ミング図である。
ミング図である。
【図１０】従来例の画素模式断面図およびポテンシャル
図である。
図である。
１ 光電変換素子（フォトダイオードなど） ２ 増幅型ソースフォロワ入力ＭＯＳ（Metal Oxide Si
licon Transistor） ３ 垂直選択スイッチＭＯＳ ４ 電源線 ５ 電源端子 ６ 垂直出力線 ７ 負荷電流源 ８ 垂直ゲート線 ９ 垂直走査回路 １０ 水平転送ＭＯＳスイッチ １１ 水平出力線 １２ 出力アンプ １３ 水平走査回路 １４ リセットスイッチ １５ リセットゲート線 ４０１ 半導体基板 ４０２ ウェル ４０３ フォトダイオード（ＰＮ結合） ５０１ 走査パルス発生器 ５０２，５０３ 転送スイッチ ５０４ ＯＲ回路 ５０５ モード切替端子 ９０１ 転送スイッチ ９０２ 転送スイッチパルス線
licon Transistor） ３ 垂直選択スイッチＭＯＳ ４ 電源線 ５ 電源端子 ６ 垂直出力線 ７ 負荷電流源 ８ 垂直ゲート線 ９ 垂直走査回路 １０ 水平転送ＭＯＳスイッチ １１ 水平出力線 １２ 出力アンプ １３ 水平走査回路 １４ リセットスイッチ １５ リセットゲート線 ４０１ 半導体基板 ４０２ ウェル ４０３ フォトダイオード（ＰＮ結合） ５０１ 走査パルス発生器 ５０２，５０３ 転送スイッチ ５０４ ＯＲ回路 ５０５ モード切替端子 ９０１ 転送スイッチ ９０２ 転送スイッチパルス線
Claims (6)
- 【請求項１】 複数の光電変換素子と前記光電変換素子
をリセットするリセットスイッチとからなる画素をマト
リクス状に配列し、各画素の信号を読み出すための垂直
走査手段および水平走査手段を有する光電変換装置にお
いて、 前記画素の信号を読み出す第一の画素群と前記画素の信
号を読み出さない第二の画素群とを有し、前記第一の画
素群の信号電荷の蓄積期間中の少なくとも一部の期間
で、前記第二の画素群に含まれる光電変換素子を前記リ
セットスイッチによりリセットすることを特徴とする光
電変換装置。 - 【請求項２】 複数の光電変換素子と、前記光電変換素
子に発生した信号電荷を受ける増幅手段と、前記増幅手
段に電荷を転送する転送スイッチ手段と、前記光電変換
素子を前記転送スイッチ手段を介してリセットするリセ
ットスイッチとからなる画素をマトリクス状に配列し、
各画素の信号を読み出すための垂直走査手段および水平
走査手段を有する光電変換装置において、 前記画素の信号を読み出す第一の画素群と前記画素の信
号を読み出さない第二の画素群とを有し、前記第一の画
素群の信号電荷の蓄積期間中の少なくとも一部の期間
で、前記第二の画素群に含まれる光電変換素子を前記転
送スイッチ手段を介して前記リセットスイッチによりリ
セットすることを特徴とする光電変換装置。 - 【請求項３】 複数の光電変換素子と前記光電変換素子
をリセットするリセットスイッチとからなる画素をマト
リクス状に配列し、各画素の信号を読み出すための垂直
走査手段および水平走査手段を有する光電変換装置にお
いて、 前記画素の信号を読み出す第一の画素群と前記画素の信
号を読み出さない第二の画素群とを有し、前記第二の画
素群に含まれる光電変換素子を前記リセットスイッチに
より常時リセットする手段を設けたことを特徴とする光
電変換装置。 - 【請求項４】 請求項２に記載の光電変換装置におい
て、前記第一と前記第二の画素群を選択する選択手段を
有し、前記選択手段によって同時に前記常時リセット手
段を制御することを特徴とする光電変換装置。 - 【請求項５】 請求項１乃至４の何れか１項に記載の光
電変換装置において、 前記第一の画素群と前記第二の画素群とで両画素群とも
に画素の信号を読み出す第１のモードと、前記第一の画
素群の画素の信号を読み出して前記第二の画素群の画素
の信号を読み出さない第２のモードとを有し、前記第１
のモード時は静止画を撮像し、前記第２のモード時は動
画を撮像することを特徴とする光電変換装置。 - 【請求項６】 請求項５に記載の光電変換装置におい
て、 前記第１のモードと前記第２のモードとの切替は、前記
画素の読み出しを選択する選択パルスと、前記画素をリ
セットするリセットパルスとを変化させて切替え、前記
第２のモードの際に前記リセットパルスは前記読み出さ
ない画素を常時放電させることを特徴とする光電変換装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15534099A JP3554224B2 (ja) | 1999-06-02 | 1999-06-02 | 光電変換装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15534099A JP3554224B2 (ja) | 1999-06-02 | 1999-06-02 | 光電変換装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000350103A true JP2000350103A (ja) | 2000-12-15 |
| JP3554224B2 JP3554224B2 (ja) | 2004-08-18 |
Family
ID=15603761
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15534099A Expired - Fee Related JP3554224B2 (ja) | 1999-06-02 | 1999-06-02 | 光電変換装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3554224B2 (ja) |
Cited By (25)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2003079675A1 (en) * | 2002-03-20 | 2003-09-25 | Sony Corporation | Solid-state image pickup device and its drive method |
| JP2006229797A (ja) * | 2005-02-21 | 2006-08-31 | Sony Corp | 固体撮像素子、固体撮像素子の駆動方法および撮像装置 |
| JP2006229799A (ja) * | 2005-02-21 | 2006-08-31 | Sony Corp | 固体撮像素子、固体撮像素子の駆動方法および撮像装置 |
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| JP2007104386A (ja) * | 2005-10-05 | 2007-04-19 | Matsushita Electric Ind Co Ltd | 固体撮像装置および撮像装置 |
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