JPH05173984A - 複数処理ユニット間の同期制御方法 - Google Patents

Abstract

(57)【要約】 【目的】 複数の処理ユニットを有する並列処理システ
ムに対して緻密な制御を行なわせる。 【構成】 ステップＳ７でループが終了する毎に複数の
処理ユニット間で同期を取る。ステップＳ１０でインタ
ーバルタイマの値をタイマ値として読込む。ステップ８
でインターバルタイマをプリセットする。ステップ１１
でタイマ値を他方の処理ユニットへ転送する。ステップ
１２でタイマ値の最小のものを選択する。ステップ１３
で比較値からこの選択したタイマ値を引いた値を、次の
ループの初回の比較値とする。割込み処理ルーチンで
は、ステップ９で比較値を予め設定した値（２ミリ秒）
に戻す。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、クロックに同期して同
一の所定の処理を行う複数の処理ユニットを有し、これ
ら複数の処理ユニットの処理結果がすべて一致したとき
にのみこの一致した処理結果を外部へ制御信号として発
生する並列処理システムに係り、特に、これら複数の処
理ユニットがそれぞれ別のクロック発振器から供給され
るクロックに同期して動作する並列処理システムにおけ
る複数処理ユニット間の同期制御方法に関する。

【０００２】

【従来の技術】マルチプロセッサシステムは複数の処理
ユニットを有するシステムである。このマルチプロセッ
サシステムの１つに並列処理システムがある。並列処理
システムとは、複数の処理ユニットに同一の所定の処理
を行なわせ、これら複数の処理ユニットの処理結果がす
べて一致したときにのみこの一致した処理結果を外部へ
制御信号として発生するシステムのことである。並列処
理システムは並列冗長システムとも呼ばれる。このよう
な並列処理システムは、一般に、信頼性が要求され、人
命に係わるような制御システムにおいて使用される。並
列処理システムは、例えば、カーエレクトロニクスの分
野では、アンチロックブレーキシステム（以下、ＡＢ
Ｓ）制御回路において使用されている。すなわち、ブレ
ーキ制御は非常に危険が伴う制御系なので、確実な制御
が要求されるからである。ＡＢＳ制御回路は、周知のよ
うに、急ブレーキを掛けたときに、車輪がロックするの
を防止して、最適な制動作用を得るようにした制御回路
である。以下では、ＡＢＳ制御回路を例にとって説明す
る。

【０００３】まず、ＡＢＳ制御回路の概要について説明
する。車は車体と車輪とを有する。車が走行していると
き、車体および車輪は、それぞれ、零でない車体速およ
び車輪速で動いている。普通に走行している状態では、
もちろん、車体速と車輪速とは同一の速度である。換言
すれば、スリップ率は実質的に零である。ここで、スリ
ップ率とは車体速に対して車輪速がどれだけ落ちたかを
示す値であって、（車体速−車輪速）／車体速で表され
る。

【０００４】ところが、ブレーキペダルを急に踏むと、
車輪はロックに向かい、車輪速は零に向かうが、慣性に
より車体速は急には零にはならない。このままの状態で
は、スリップにより車は慣性により急には止まることが
できず、制動距離が非常に長くなってしまう。したがっ
て、スリップ率が所定の率以上になったときに、ブレー
キを緩めるような制御を行えば、車のスリップをなくす
ことができ、短い制動距離で短時間に車を止めることが
出来る。

【０００５】この制御を行うのがＡＢＳ制御回路であ
る。したがって、ＡＢＳ制御回路では、車体速と車輪速
とを常時監視する必要がある。このために、ＡＢＳ制御
回路は、車のタイヤに取り付けられたホイールセンサか
らの検知信号を取り入れる。ＡＢＳ制御回路は、２つの
処理ユニットを有し、各処理ユニットでは、この取り入
れた検知信号から車体速と車輪速とを計算し、この計算
して得られた車体速と車輪速とから上記スリップ率を求
めている。これらの計算は、所定時間の周期で繰り返し
行われる。すなわち、２つの処理ユニットでは、それら
のＲＯＭに全く同一のプログラムが格納されていて、そ
れらのＣＰＵがこのプログラムに従って所定時間の周期
で繰り返し処理を行っている。つまり、プログラムを実
行するのに所定時間かかり、処理がプログラムの終了点
に達すると再びそのプログラムの先頭に戻って、プログ
ラムに従った処理を再開する。この所定時間はループタ
イムと呼ばれる。このループタイムは、例えば、６ミリ
秒である。各ループタイム中で求められたスリップ率が
所定の率以上のときに、油圧ブレーキシステムのソレノ
イドバルブに制御信号を送ることにより、ソレノイドバ
ルブを駆動してブレーキの油圧を緩める。上述したよう
に、この制御信号は、２つの処理ユニットの処理結果が
一致したときにのみ発生される。

【０００６】この制御信号はループタイムを単位として
発生されても良い。しかしながら、ループタイムを単位
とすると、ループタイムは６ミリ秒と長いので、ブレー
キの油圧の制御が荒くなってしまう。この制御をきめ細
かく（緻密に）行うために、ループタイムを所定数で割
った時間を単位として制御信号を発生することが行われ
ている。具体例として、所定数には３が選ばれ、したが
って、単位時間は２ミリ秒である。すなわち、２ミリ秒
毎にチョッピングを行う。

【０００７】このような緻密な制御を行うために、従
来、各処理ユニットは、予め設定した（２ミリ秒に対応
する）比較値とインターバルタイマの値とを常に比較し
ている。これらの値が一致したときに割込みを発生させ
ると共に、インターバルタイマをプリセットする。これ
により、割込みは２ミリ秒経過毎に発生することにな
る。この割込み回数を割込み処理ルーチン内でカウント
する。割込み処理ルーチンからメイン処理ルーチンに復
帰後、この割込み回数をチェックし、それが３となった
ときでメイン処理ルーチンの最初に戻ることにより、ル
ープタイムを作っている。

【０００８】従来のＡＢＳ制御回路では、２つの処理ユ
ニットには１つのクロック発生器からのクロックが供給
されていた。すなわち、２つの処理ユニットは同一のク
ロックに同期して動作している。これは、２つの処理ユ
ニットを全く同じ動作で動作させる必要があるからであ
る。換言すれば、２つの処理ユニットは、全く同じ時計
をもっている。この場合、２つの処理ユニットは常に同
期が取れているので、同期をとるための特別の処理が不
要である。

【０００９】しかしながら、１つのクロック発生器から
供給されるクロックに同期して２つの処理ユニットが駆
動されるので、このクロック発生器が故障してしまう
と、２つの処理ユニットは同時にその動作を停止、すな
わち、ダウンしてしまう。これでは、並列冗長構成にし
た意味がなくなり、高い信頼性を保つことができない。
また、同時に２つの処理ユニットがダウンしてしまう
と、後述するような、フェイルセイフを行うことができ
ない。

【００１０】この問題を解決するため、本願発明者は２
つの処理ユニットをそれぞれ別々のクロック発振器から
のクロックで動作させれば良いのではないかと思料し
た。しかしながら、全く同じクロック周波数をもつクロ
ックを発振できるクロック発振器を手に入れることは実
質上不可能である。また、ほとんど同じクロック周波数
をもつクロックを発振できる高精度のクロック発振器は
高価である。従って、この場合、２つの処理ユニット
は、互いにほぼ等しいけれども、若干誤差のあるクロッ
ク周波数をもつクロックで動作することになる。換言す
れば、２つの処理ユニットは、それぞれ、互いに異なる
時計をもつことになる。このような互いに異なるクロッ
ク周波数をもつクロックで動作する２つの処理ユニット
は、時間の経過につれて、それぞれの時計が示す時刻が
しだいにずれていき、誤差が累積していく。この誤差の
累積値が大きくなると、２つの処理ユニットの処理結果
の一致をとることが不可能になってしまう。

【００１１】そこで、本願発明者は、２つの処理ユニッ
ト間の同期を取る方法、すなわち、互いの時計が示す時
刻を合わせる方法を提案し、既に、特願平３−１７８９
４９号として出願した。

【００１２】以下、図５および図６を参照して、上記提
案した従来の同期制御方法について説明する。ここで
は、ループタイムＬＴが６ミリ秒、予め設定された比較
値ＣＭが２ミリ秒に相当するとする。また、２つの処理
ユニットを、それぞれ、第１の処理ユニットＣＰＵ１お
よび第２の処理ユニットＣＰＵ２と呼ぶことにする。第
１の処理ユニットＣＰＵ１に供給される第１のクロック
の第１のクロック周波数よりも第１の処理ユニットＣＰ
Ｕ２に供給される第２のクロックの第２のクロック周波
数の方が若干高いとする。したがって、第１の処理ユニ
ットＣＰＵ１の第１の時計（第１のインターバルタイマ
ＩＴ１）よりも第２の処理ユニットＣＰＵ２の第２の時
計（第２のインターバルタイマＩＴ２）の方が若干速く
進むことになる。また、第１および第２の処理ユニット
ＣＰＵ１およびＣＰＵ２は、それぞれ、第１および第２
の読出し専用メモリを備え、これらには全く同一のプロ
グラムが格納されている。このプログラムはメイン処理
ルーチン（図５（ａ））と割込み処理ルーチン（図５
（ｂ））とを有する。第１および第２の処理ユニットＣ
ＰＵ１およびＣＰＵ２の各々は、各ループタイムＬＴの
間に、メイン処理ルーチンと割込み処理ルーチンとをそ
れぞれ３回繰り返すことになる。この同期制御方法で
は、説明を進めていくと明らかになるように、第１およ
び第２の処理ユニットＣＰＵ１およびＣＰＵ２間の同期
を取るために、進みの遅い第１の処理ユニットＣＰＵ１
の第１の時計の時刻の方に進みの速い第２の処理ユニッ
トＣＰＵ２の第２の時計の時刻を合わせる。

【００１３】図６に於いて、１行目に第１の処理ユニッ
トＣＰＵ１の第１のインターバルタイマＩＴ１の値を示
し、２行目に第１の処理ユニットＣＰＵ１の割込みタイ
ミングを示す。そして、３行目に第２の処理ユニットＣ
ＰＵ２の第２のインターバルタイマＩＴ２の値を示し、
４行目に第２の処理ユニットＣＰＵ２の割込みタイミン
グを示す。

【００１４】まず、第１および第２の処理ユニットＣＰ
Ｕ１およびＣＰＵ２の第１および第２のインターバルタ
イマＩＴ１およびＩＴ２がプリセットされることによ
り、ループタイムＬＴが開始する。この時点から、１回
目のメイン処理ルーチンが第１および第２の処理ユニッ
トＣＰＵ１および２の各々で開始する。この１回目のメ
イン処理ルーチンの処理（ステップＳ１）中、第１およ
び第２の処理ユニットＣＰＵ１およびＣＰＵ２では、そ
れぞれ、第１および第２のインターバルタイマＩＴ１お
よびＩＴ２の値と比較値とを比較する。上述したよう
に、第１のインターバルタイマＩＴ１よりも第２のイン
ターバルタイマＩＴ２の方が速く進むので、先に第２の
インターバルタイマＩＴ２の値と比較値とが一致する。
この一致時点で、第２の処理ユニットＣＰＵ２のメイン
処理ルーチンで第１の割込み１が発生する。ループタイ
ムＬＴの開始時点から第１の割込み１の発生時点まで間
は、第２の処理ユニットＣＰＵ２の第２の時計の２ミリ
秒に相当する。第１の割込みの発生後、第２の処理ユニ
ットＣＰＵ２において、１回目の割込み処理ルーチンの
処理（図５（ｂ））が行われる。この割込み処理ルーチ
ンでは、まず割込みの回数をカウント（ステップＳ２）
し、そして、第２のインターバルタイマＩＴ２をプリセ
ットする（ステップＳ３）。

【００１５】引き続いて、第１のインターバルタイマＩ
Ｔ１の値と比較値とが一致し、この一致時点で、第１の
処理ユニットＣＰＵ１のメイン処理ルーチンで第１の割
込み１が発生する。ループタイムＬＴの開始時点から第
１の割込み１の発生時点まで間は、第１の処理ユニット
ＣＰＵ１の第１の時計の２ミリ秒に相当する。第２の処
理ユニットＣＰＵ２の場合と同様に、第１の割込みの発
生後、第１の処理ユニットＣＰＵ１において、１回目の
割込み処理ルーチン（図５（ｂ））の処理が行われる。
この割込み処理ルーチンでは、まず割込みの回数をカウ
ント（ステップＳ２）し、そして、第１のインターバル
タイマＩＴ１をプリセットする（ステップＳ３）。

【００１６】このようにして、第１および第２の処理ユ
ニットＣＰＵ１およびＣＰＵ２において、１回目の割込
み処理ルーチンの処理（ステップＳ４）が行われ、最初
に第２の処理ユニットＣＰＵ２の割込み処理ルーチンの
処理が終了し、引き続いて、第１の処理ユニットＣＰＵ
１の割込み処理ルーチンの処理が終了する。ここで、第
１の処理ユニットＣＰＵ１の割込み処理ルーチンの処理
時間がｘミリ秒であるとする。第１および第２の処理ユ
ニットＣＰＵ１およびＣＰＵ２の各々において、割込み
処理ルーチンの処理が終了したら、メイン処理ルーチン
（図５（ａ））に復帰し、２回目のメイン処理ルーチン
が実行される。

【００１７】以下同様にして、第１および第２の処理ユ
ニットＣＰＵ１およびＣＰＵ２の各々において、２ミリ
秒経過毎に、第２および第３の割込みが発生し、２回目
および３回目の割込み処理ルーチンの処理が行われる。
この３回目の割込み処理ルーチンにおいて、割込みの回
数として“３”がカウントされる。３回目の割込み処理
ルーチンの処理終了後、第１および第２の処理ユニット
ＣＰＵ１およびＣＰＵ２の各々において、再びメイン処
理ルーチンに復帰する。ここで、最初に第２の処理ユニ
ットＣＰＵ２がメイン処理ルーチンに復帰し、割込み回
数が“３”なので（ステップＳ５のＹＥＳ）、割込み回
数を“０”にリセット（ステップＳ６）した後、第１の
処理ユニットＣＰＵ１と間で同期を取るために、第２の
処理ユニットＣＰＵ２は第１の処理ユニットＣＰＵ１へ
同期信号を転送する（ステップＳ７）。そして、第２の
処理ユニットＣＰＵ２は待ち状態に入る。引き続いて、
第１の処理ユニットＣＰＵ１がメイン処理ルーチンに復
帰し、割込み回数が“３”なので（ステップＳ５のＹＥ
Ｓ）、割込み回数を“０”にリセット（ステップＳ６）
した後、第２の処理ユニットＣＰＵ２と間で同期を取る
ために、第１の処理ユニットＣＰＵ１は第２の処理ユニ
ットＣＰＵ２へ同期信号を転送する（ステップＳ７）。

【００１８】第１および第２の処理ユニットＣＰＵ１お
よびＣＰＵ２の両方において、自己が発生した同期信号
と他方からの同期信号とを確認する（ステップＳ７のＹ
ＥＳ）と、第１および第２の処理ユニットＣＰＵ１およ
びＣＰＵ２は、それぞれ、第１および第２のインターバ
ルタイマＩＴ１およびＩＴ２をプリセットする（ステッ
プＳ８）。これにより、第１および第２の処理ユニット
ＣＰＵ１およびＣＰＵ２間で同期が取られ、次のループ
タイムＬＴが開始する。

【００１９】ここで、図６に示したように、第１の処理
ユニットＣＰＵ１における実際のループタイムＬＴは、
第１の時計で６ミリ秒ではなく、（６＋ｘ）ミリ秒であ
ることに注意されたい。もちろん、第２の処理ユニット
ＣＰＵ２における実際のループタイムＬＴは、第２の時
計では、（６＋ｘ）ミリ秒より長くなる。とにかく、上
述の説明から明らかように、進みの遅い第１の処理ユニ
ットＣＰＵ１の第１の時計の時刻に進みの速い第２の処
理ユニットＣＰＵ２の第２の時計の時刻を合わせること
ができる。

【００２０】このように、２つの処理ユニットはそれぞ
れ別々のクロック発振器からのクロックに同期して動作
しているので、一方の側の処理ユニットの側のクロック
発振器が故障しても、他方のクロック発振器が正常に動
作している限りは、このクロック発振器からクロックが
供給される処理ユニットは正常に動作することになる。
この場合、動作不能な処理ユニットからはいくら待って
も同期信号が送出されてこないので、正常に動作してい
る処理ユニットでは、この同期信号が所定時間待っても
送られてこないことを確認した時点で、他方の処理ユニ
ットに障害が発生したと判断する。これにより、正常に
動作している処理ユニットは、当該ＡＢＳ制御回路によ
るブレーキ制御を解除して、通常のブレーキ制御へ戻す
ような処理を行うことができる。すなわち、フェイルセ
イフを行うことができる。

【００２１】

【発明が解決しようとする課題】上述した従来の同期制
御方法では、ループタイムを６ミリ秒に設定したにも拘
らず、実際のループタイムは、割込み処理時間（ｘミリ
秒）分だけ加算された（６＋ｘ）ミリ秒になってしま
う。この割込み処理時間に基づくループタイムの誤差
は、ブレーキによる制動を行っている時間に比例して累
積していく。一方、読出し専用メモリＲＯＭに格納され
たプログラムは、ループタイムが６ミリ秒のときに、最
適な制動作用を得ることができるように予めプログラム
されている。したがって、従来の同期制御方法を採用し
ているＡＢＳ制御回路では、ループタイムの誤差の累積
により、緻密なＡＢＳ制御を行うことができない。

【００２２】このような従来の同期制御方法による欠点
は、何もＡＢＳ制御回路においてのみ現れるものではな
く、他の並列処理システム（並列冗長システム）に対し
ても同様に現れる欠点である。

【００２３】したがって本発明の目的は、複数の処理ユ
ニットを有する並列処理システムに対して緻密な制御を
行なわせることができる複数処理ユニット間の同期制御
方法を提供することにある。

【００２４】

【課題を解決するための手段】本発明による複数処理ユ
ニット間の同期制御方法は、それぞれが専用のクロック
発振器を有し、このクロック発振器から供給されるクロ
ック信号に同期して、所定のループタイム内に所定の回
数割込み処理を行う処理を繰り返し、前記ループタイム
および前記各割込み処理の開始時点毎にプリセットされ
前記クロック信号を計時する計時動作を開始し、その計
時値が所定の比較値と一致したときに、新たに前記割込
み処理を行う処理ユニットが、複数存在するときに、前
記各処理ユニットの前記ループタイムにおける最後の割
込み処理が終了した時点で、前記各処理ユニット間の同
期を取り、全ての前記処理ユニットの前記ループタイム
の開始時点を一致させる同期制御方法において、前記処
理ユニットは、それぞれ前記割込み処理の開始直後は前
記比較値として、前記ループタイムを前記割込み処理の
回数で除した値とし、前記ループタイムの開始直後は前
記比較値として、全ての前記処理ユニットで平行して実
行された前回のループタイムの最後の前記割込み処理終
了時点での前記計時値の内で最小のものを前記所定の比
較値から差し引いた値とすることを特徴とする。

【００２５】

【実施例】次に、本発明の実施例について図面を参照し
て説明する。

【００２６】図２は本発明による同期制御方法が適用で
きる並列処理システムを示すブロック図である。本実施
例において、図示の並列処理システムは、ＡＢＳ制御回
路である。

【００２７】ＡＢＳ制御回路は、第１および第２の処理
ユニットＣＰＵ１およびＣＰＵ２を有する。第１および
第２の処理ユニットＣＰＵ１およびＣＰＵ２には、それ
ぞれ、第１および第２のクロック発振器ＣＯ１およびＣ
Ｏ２から第１および第２のクロック周波数をもつ第１お
よび第２のクロックが供給される。

【００２８】第１および第２の処理ユニットＣＰＵ１お
よびＣＰＵ２は、それぞれ、後述するように、第１およ
び第２の同期信号線１１および１２を介して第１および
第２の同期信号を第２および第１の処理ユニットＣＰＵ
２およびＣＰＵ１へ転送する。第１および第２の処理ユ
ニットＣＰＵ１およびＣＰＵ２はデータバス１３を介し
て互いに接続されている。このデータバス１３を介し
て、後述するように、第１および第２のタイマ値が、そ
れぞれ、第１および第２の処理ユニットＣＰＵ１および
ＣＰＵ２から第２および第１の処理ユニットＣＰＵ２お
よびＣＰＵ１へ転送される。

【００２９】第１および第２の処理ユニットＣＰＵ１お
よびＣＰＵ２はそれぞれ第１および第２の制御信号を出
力する。第１および第２の制御信号はアンド回路１４で
論理積が取られた後、アクチュエータ（ソレノイドバル
ブ）へ送出される。すなわち、アンド回路１４では第１
の制御信号と第２の制御信号とが一致したときのみ、そ
の一致した制御信号をアクチュエータへ送出する。

【００３０】第１および第２の処理ユニットＣＰＵ１お
よびＣＰＵ２は、それぞれ、第１および第２の読出し専
用メモリ（図示せず）を備え、これらには全く同一のプ
ログラムが格納されている。したがって、第１および第
２の処理ユニットＣＰＵ１およびＣＰＵ２は、それぞ
れ、第１および第２のクロック発振器ＣＯ１およびＣＯ
２から供給される第１および第２のクロックに同期して
同一の所定の処理を行う。従来の技術を説明するために
なされた仮定がここでもなされる。すなわち、ループタ
イムＬＴが６ミリ秒、予めレジスタ（後述する）に設定
される比較値ＣＭが２ミリ秒に相当するとする。第１の
処理ユニットＣＰＵ１に供給される第１のクロックの第
１のクロック周波数よりも第１の処理ユニットＣＰＵ２
に供給される第２のクロックの第２のクロック周波数の
方が若干高いとする。したがって、第１の処理ユニット
ＣＰＵ１の第１の時計（第１のインターバルタイマＩＴ
１）よりも第２の処理ユニットＣＰＵ２の第２の時計
（第２のインターバルタイマＩＴ２）の方が若干速く進
むことになる。

【００３１】図１に第１および第２の読出し専用メモリ
に格納されるプログラムを示す。図５に示されたものと
同様に、図１に示したプログラムはメイン処理ルーチン
（図１（ａ））と割込み処理ルーチン（図１（ｂ））と
を有する。第１および第２の処理ユニットＣＰＵ１およ
びＣＰＵ２の各々は、各ループタイムＬＴの間に、メイ
ン処理ルーチンと割込み処理ルーチンとをそれぞれ３回
繰り返すことになる。

【００３２】図１において、従来の同期制御方法を実現
するプログラムを示す図５と同様のステップには同一参
照符号を付し、説明を簡単にするためにそれらの説明に
ついては省略する。図１において、図５と相違する点
は、割込み処理ルーチンに、比較値として予め設定した
値をレジスタに格納するステップＳ９を追加し、メイン
処理ルーチンに、タイマ値を読込むためのステップＳ１
０、タイマ値を他方のＣＰＵへ転送するためのステップ
Ｓ１１、自ＣＰＵと他方のＣＰＵのタイマ値の小さい方
をタイマ値ＴＭとして選択するステップＳ１２、および
比較値として予め設定した値からタイマ値ＴＭを差し引
いて得られる値をレジスタに格納するステップＳ１３を
付加したことである。

【００３３】以下、本発明による同期制御方法につい
て、図１、図２および図３を参照して説明する。

【００３４】メイン処理ルーチンにおいて、ステップＳ
７で第１および第２の処理ユニットＣＰＵ１およびＣＰ
Ｕ２との両方で同期信号が確認されたなら、第１および
第２の処理ユニットＣＰＵ１およびＣＰＵ２は、それぞ
れ、第１および第２のインターバルタイマＩＴ１および
ＩＴ２の値を第１および第２のタイマ値ＴＭ１およびＴ
Ｍ２として読み込ん（ステップＳ１０）だ後、第１およ
び第２のタイマ値ＴＭ１およびＴＭ２をプリセットする
（ステップＳ８）。それから、第１および第２の処理ユ
ニットＣＰＵ１およびＣＰＵ２は、それぞれ、その読込
んだ第１および第２のタイマ値ＴＭ１およびＴＭ２をデ
ータバス１３（図２）を介して、第２および第１の処理
ユニットＣＰＵ２およびＣＰＵ１へ転送する（ステップ
Ｓ１１）。第１および第２の処理ユニットＣＰＵ１およ
びＣＰＵ２では、各々、第１および第２のタイマ値ＴＭ
１およびＴＭ２の中で小さい値の方をタイマ値ＴＭとし
て選択する（ステップＳ１２）。この例では、第１のタ
イマ値ＴＭ１の方が第２のタイマ値ＴＭ２より小さいの
で、タイマ値ＴＭとして第１のタイマ値ＴＭ１が選択さ
れる。

【００３５】第１および第２の処理ユニットＣＰＵ１お
よびＣＰＵ２では、各々、予め設定した比較値ＣＭから
タイマ値ＴＭを差し引き、その差し引いて得られる値
を、レジスタ（図示せず）に新しい比較値ＣＭとして格
納する（ステップＳ１３）。すなわち、次のループタイ
ムＬＴの初回の比較値ＣＭとして、予め設定した比較値
ＣＭからタイマ値ＴＭを差し引いた値が設定される。

【００３６】一方、２回目および３回目の比較値ＣＭ
は、それぞれ、１回目および２回目の割込み処理中に、
割込み処理ルーチンのステップＳ９で、予め設定した値
（２ミリ秒に相当する）にセットされる。

【００３７】この結果、図３に示されるように、ループ
タイムＬＴの開始時点から第１の割込み発生時点までの
時間は２ミリ秒からタイマ値ＴＭを引いた時間に等し
い。また、第１の割込み発生時点から第２の割込み発生
時点までの時間および第２の割込み発生時点から第３の
割込み発生時点までの時間は２ミリ秒に等しい。そし
て、第３の割込み発生時点から次のループタイムＬＴの
開始時点までの時間、すなわち、割込み処理時間はタイ
マ値ＴＭに等しい。その結果、各ループタイムＬＴは丁
度、遅い方のＣＰＵの時計で、６ミリ秒に等しくなる。

【００３８】上記実施例では、ソフトウェアによって本
発明による同期制御方法を実現する例について説明した
が、以下に述べるように、ハードウェアによって本発明
による同期制御方法を実現しても良い。

【００３９】図３に本発明による同期制御方法を実現す
る第１および第２の処理ユニットＣＰＵ１およびＣＰＵ
２の構成例を示す。

【００４０】第１および第２の処理ユニットＣＰＵ１お
よびＣＰＵ２の各々は、計時動作を行うインターバルタ
イマ２１と、比較値ＣＭを格納するレジスタ２２とを有
する。従来においては、レジスタ２２に格納される比較
値ＣＭは固定値であるが、本発明では固定値ではなく後
述するように選択的に設定される。インターバルタイマ
２１は後述するようにプリセットされる。インターバル
タイマ２１の値と比較値ＣＭとは比較器２３で比較さ
れ、これらの値が一致したとき、比較器２３は値一致信
号を出力する。この値一致信号は割込み信号として割込
み処理部２４に供給される。また、値一致信号はオアゲ
ート２５を介してインターバルタイマ２１をプリセット
する。この値一致信号に応答して、カウンタ２６は割込
み回数をカウントする。割込み回数と所定数（この例で
は“３”）とは比較器２７で比較され、これらの数が一
致すると、比較器２７は数一致信号を出力する。この数
一致信号はラッチ回路２８でラッチされる。また、数一
致信号によってカウンタ２６はリセットされる。

【００４１】数一致信号をラッチすると、ラッチ回路２
８はそのラッチした信号をアンドゲート２９へ供給す
る。アンドゲート２９には割込み処理部２４から割込み
処理終了信号が供給される。したがって、アンドゲート
２９は、割込み回数が“３”になった後に供給される割
込み処理終了信号を通過させる。このアンドゲート２９
を通過した信号は同期信号として他のＣＰＵへ送出され
ると共にアンドゲート３へも供給される。この通過した
割込み処理終了信号に応答して、レジスタ３１はインタ
ーバルタイマ２１の値を保持する。この保持した値は、
割込み処理時間に対応するタイマ値に等しい。このレジ
スタ３１に保持されたタイマ値は、データバス１３を介
して他のＣＰＵへ転送される。一方、レジスタ３２は他
のＣＰＵから転送されてきたタイマ値を保持する。

【００４２】アンドゲート３０には他のＣＰＵから転送
されてきた同期信号が供給される。したがって、アンド
ゲート３０は自ＣＰＵと他のＣＰＵの両方から同期信号
を受け取ると、同期タイミング信号をオアゲート２５を
介してインターバルタイマ２１へ供給してインターバル
タイマ２１をプリセットする。また、この同期タイミン
グ信号によって、ラッチ回路２８はリセットされる。

【００４３】最小値選択回路３３は２つのレジスタ３１
および３２に保持されたタイマ値の内、小さい値の方を
選択して、選択したタイマ値ＴＭを出力する。減算器３
４は、予め設定した値（この値は２ミリ秒に相当し、本
例では“１０”）からタイマ値ＴＭを減算して、減算結
果を出力する。減算結果と予め設定された値との一方が
セレクタ３５で選択され、この選択した値が比較値ＣＭ
としてレジスタ２２に格納される。セレクタ３５には、
ラッチ回路２８から出力されるラッチした信号を遅延回
路３６で所定遅延時間だけ遅延した信号が選択指示信号
として供給される。ここで、ラッチ回路２８から出力さ
れるラッチした信号を、直接、選択指示信号としてセレ
クタ３５に供給せず、遅延回路３６からの遅延した信号
をセレクタ３５の選択指示信号として使用した理由につ
いては、遅延回路３６の所定遅延時間の範囲と共に、後
で詳述する。とにかく、セレクタ３５は、選択指示信号
が論理ハイレベルＨを示しているときには、選択した値
として減算結果を選択し、選択指示信号が論理ロウレベ
ルＬを示しているときには、選択した値として予め設定
した値を選択する。

【００４４】以下、本発明のハードウェアによる同期制
御方法について、図２、図３および図４を参照して説明
する。

【００４５】第１および第２の処理ユニットＣＰＵ１お
よびＣＰＵ２との両方で同期信号がアンドゲート３０に
より確認されたなら、第１および第２の処理ユニットＣ
ＰＵ１およびＣＰＵ２は、それぞれ、第１および第２の
インターバルタイマＩＴ１およびＩＴ２の値を第１およ
び第２のタイマ値ＴＭ１およびＴＭ２としてレジスタ３
１および３２に読み込んだ後、第１および第２のタイマ
値ＴＭ１およびＴＭ２をプリセットする。それから、第
１および第２の処理ユニットＣＰＵ１およびＣＰＵ２
は、それぞれ、その読込んだ第１および第２のタイマ値
ＴＭ１およびＴＭ２をデータバス１３（図２）を介し
て、第２および第１の処理ユニットＣＰＵ２およびＣＰ
Ｕ１へ転送する。第１および第２の処理ユニットＣＰＵ
１およびＣＰＵ２では、各々、最小値選択器３３によ
り、第１および第２のタイマ値ＴＭ１およびＴＭ２の中
で小さい値の方をタイマ値ＴＭとして選択する。この例
では、第１のタイマ値ＴＭ１の方が第２のタイマ値ＴＭ
２より小さいので、タイマ値ＴＭとして第１のタイマ値
ＴＭ１が選択される。

【００４６】第１および第２の処理ユニットＣＰＵ１お
よびＣＰＵ２では、各々、減算器３４によって予め設定
した比較値ＣＭからタイマ値ＴＭを差し引き、その差し
引いて得られる値を、セククタ３５を介してレジスタ２
２に新しい比較値ＣＭとして格納する。すなわち、次の
ループタイムＬＴの初回の比較値ＣＭとして、予め設定
した比較値ＣＭからタイマ値ＴＭを差し引いた値が設定
される。

【００４７】ここで、減算器３４からの減算値を、セク
クタ３５を介してレジスタ２２に新しい比較値ＣＭとし
て格納する格納タイミングについて、上記遅延回路３６
の所定遅延時間と関連づけて説明する。この格納タイミ
ングは、次の条件を満足する必要がある。格納タイミ
ングが図３の『ＣＭ＝ＣＭ−ＴＭ』時点より前であるこ
と。図３の『ＣＭ＝ＣＭ−ＴＭ』時点で、セレクタ３
５は減算器３４側を選択していること。この２つの条件
を満足させるために、遅延回路３６に設定される所定遅
延時間Ｔｄは、次の数式１で表される範囲を満足する必
要がある。

【００４８】

【数１】

【００４９】一方、２回目および３回目の比較値ＣＭ
は、それぞれ、割込み処理部２４での１回目および２回
目の割込み処理中に、セレクタ３５によって予め設定し
た値（２ミリ秒に相当する“１０”）にセットされる。

【００５０】この結果、図３に示されるように、ループ
タイムＬＴの開始時点から第１の割込み発生時点までの
時間は２ミリ秒からタイマ値ＴＭを引いた時間に等し
い。また、第１の割込み発生時点から第２の割込み発生
時点までの時間および第２の割込み発生時点から第３の
割込み発生時点までの時間は２ミリ秒に等しい。そし
て、第３の割込み発生時点から次のループタイムＬＴの
開始時点までの時間、すなわち、割込み処理時間はタイ
マ値ＴＭに等しい。その結果、各ループタイムＬＴは丁
度、遅い方のＣＰＵの時計で、６ミリ秒に等しくなる。

【００５１】上述した実施例では、同期制御方法をＡＢ
Ｓ制御回路に適用した場合について説明したが、カーエ
レクトロニクスの分野で高信頼性が要求され、暴走を回
避しなければならないシステム、例えば、４輪操舵制御
回路やトラクション制御回路にも適用できる。さらに、
カーエレクトロニクスの分野以外にも信頼性が要求され
るシステム、例えば、航空機の制御システム等へも本発
明の同期制御方法が適用可能である。

【００５２】また、上記実施例では、処理ユニットを２
個含む並列処理システムの場合について説明したが、３
個以上の処理ユニットを有する並列処理システムにも同
様に適用できる。

【００５３】

【発明の効果】以上説明したように、本発明によれば、
ループが終了する毎に複数の処理ユニット間で同期を取
り、各々の処理ユニットのタイマ値をデータ転送し、タ
イマ値の最小のものを比較値から引いた値を、次のルー
プの初回の比較値とすることにより、割込み間隔を常に
同じにすることができ、また、ループタイムも割込み処
理により作ることができるので、割込み処理内で制御出
力を行え、並列処理システムに対してより緻密な制御を
行なわせることができる。

【図面の簡単な説明】

【図１】本発明の一実施例による同期制御方法を実現す
るために各処理ユニットの読出し専用メモリに格納され
るプログラムを表すフローチャートである。

【図２】本発明が適用される並列処理システムを示すブ
ロック図である。

【図３】本発明の一実施例による同期制御方法を説明す
るためのタイムチャートである。

【図４】並列処理システムを構成する各処理ユニットの
機能ブロック図である。

【図５】従来の同期制御方法を実現するために各処理ユ
ニットの読出し専用メモリに格納されるプログラムを表
すフローチャートである。

【図６】従来の同期制御方法を説明するためのタイムチ
ャートである。

【符号の説明】

Ｓ１ メイン処理ルーチン中のメイン処理ステップ Ｓ２ 割込み回数計数ステップ Ｓ３ タイマプリセットステップ Ｓ５ 割込み回数判定ステップ Ｓ６ 割込み回数リセットステップ Ｓ７ 同期確認ステップ Ｓ８ タイマプリセットステップ Ｓ９ 比較値設定ステップ Ｓ１０ タイマ値読込みステップ Ｓ１１ タイマ値転送ステップ Ｓ１２ タイマ値選択ステップ Ｓ１３ 比較値設定ステップ

Claims (1)

【特許請求の範囲】
1. 【請求項１】 それぞれが専用のクロック発振器を有
   し、このクロック発振器から供給されるクロック信号に
   同期して、所定のループタイム内に所定の回数割込み処
   理を行う処理を繰り返し、前記ループタイムおよび前記
   各割込み処理の開始時点毎にプリセットされ前記クロッ
   ク信号を計時する計時動作を開始し、その計時値が所定
   の比較値と一致したときに、新たに前記割込み処理を行
   う処理ユニットが、複数存在するときに、前記各処理ユ
   ニットの前記ループタイムにおける最後の割込み処理が
   終了した時点で、前記各処理ユニット間の同期を取り、
   全ての前記処理ユニットの前記ループタイムの開始時点
   を一致させる同期制御方法において、 前記処理ユニットは、それぞれ前記割込み処理の開始直
   後は前記比較値として、前記ループタイムを前記割込み
   処理の回数で除した値とし、前記ループタイムの開始直
   後は前記比較値として、全ての前記処理ユニットで平行
   して実行された前回のループタイムの最後の前記割込み
   処理終了時点での前記計時値の内で最小のものを前記所
   定の比較値から差し引いた値とすることを特徴とする複
   数処理ユニット間の同期制御方法。