JPS6224820B2 - - Google Patents
Info
- Publication number
- JPS6224820B2 JPS6224820B2 JP57103016A JP10301682A JPS6224820B2 JP S6224820 B2 JPS6224820 B2 JP S6224820B2 JP 57103016 A JP57103016 A JP 57103016A JP 10301682 A JP10301682 A JP 10301682A JP S6224820 B2 JPS6224820 B2 JP S6224820B2
- Authority
- JP
- Japan
- Prior art keywords
- output
- circuit
- cpu
- processing
- cpus
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/16—Error detection or correction of the data by redundancy in hardware
- G06F11/1629—Error detection by comparing the output of redundant processing systems
- G06F11/1641—Error detection by comparing the output of redundant processing systems where the comparison is not performed by the redundant processing components
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/16—Error detection or correction of the data by redundancy in hardware
- G06F11/1695—Error detection or correction of the data by redundancy in hardware which are operating with time diversity
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Quality & Reliability (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Hardware Redundancy (AREA)
Description
【発明の詳細な説明】
本発明は、２組のプロセツサ（以下CPUと記
す）を用いCPU処理動作の不一致を故障とする
処理装置の故障検出方法に関するものである。
す）を用いCPU処理動作の不一致を故障とする
処理装置の故障検出方法に関するものである。
安全が要求される保安装置に処理装置を導入す
るにさいしては、処理装置の故障を極めて高い確
率で発見するとともに、保安装置を安全と定めら
れた状態に安定させるフエイルセイフ性が必要と
されている。この処理装置の故障を速やかにかつ
確実に発見する方法として、幾つかの方式が提案
されているが、この代表的な方法としては、２組
のCPUをクロツク同期で動作させ、両CPUのバ
ス回路をクロツクレベルで高速比較することによ
り、故障を発見しようとするものがあるが、この
方式では10数本から構成されるバス回路を並列に
かつ高速に動作の不一致を発見するためのバス比
較回路が必要であり、なおかつ、この回路自身が
故障した場合でもフエイルセイフ性を得るため、
この回路に非対象性を持つた論理素子を用いて構
成する必要がある。したがつて、この比較回路の
構成部品点数が多くなるほか、特殊な非対象性を
持つた部品が高価であることなどから、信頼性と
経済性の面が難点とされていた。一方完全同期方
式のため、コモンモードノイズにより２組の
CPUが同じような誤りを起こした場合には安全
が保証し得ないということから、２組のCPUを
電気的かつ、物理的に分離するとともに電磁しや
へいするなどの構造設計が必要とされ、さらに経
済性を損なう欠点を有している。
るにさいしては、処理装置の故障を極めて高い確
率で発見するとともに、保安装置を安全と定めら
れた状態に安定させるフエイルセイフ性が必要と
されている。この処理装置の故障を速やかにかつ
確実に発見する方法として、幾つかの方式が提案
されているが、この代表的な方法としては、２組
のCPUをクロツク同期で動作させ、両CPUのバ
ス回路をクロツクレベルで高速比較することによ
り、故障を発見しようとするものがあるが、この
方式では10数本から構成されるバス回路を並列に
かつ高速に動作の不一致を発見するためのバス比
較回路が必要であり、なおかつ、この回路自身が
故障した場合でもフエイルセイフ性を得るため、
この回路に非対象性を持つた論理素子を用いて構
成する必要がある。したがつて、この比較回路の
構成部品点数が多くなるほか、特殊な非対象性を
持つた部品が高価であることなどから、信頼性と
経済性の面が難点とされていた。一方完全同期方
式のため、コモンモードノイズにより２組の
CPUが同じような誤りを起こした場合には安全
が保証し得ないということから、２組のCPUを
電気的かつ、物理的に分離するとともに電磁しや
へいするなどの構造設計が必要とされ、さらに経
済性を損なう欠点を有している。
本発明は、上述の欠点を改善するためになされ
たもので、汎用の比較回路部品を用い、２組の
CPUによる総合監視方式により極めて少ない部
品点数で経済的にフエイルセイフ性を得るための
二重系処理装置の位相差故障検出方法を提供する
ものである。
たもので、汎用の比較回路部品を用い、２組の
CPUによる総合監視方式により極めて少ない部
品点数で経済的にフエイルセイフ性を得るための
二重系処理装置の位相差故障検出方法を提供する
ものである。
以下、本発明の実施例を図に従つて説明する。
第１図は、本発明の方法を実施するための二重
系処理装置の回路構成を示すブロツク図で、周期
時隔Ｔを持つた周期信号発生回路４の出力を両
CPU１，２の割り込み入力回路またはデータ入
力回路に入力し２組のCPU１，２のデータ出力
をデータの一致、不一致を検出するための比較回
路３に入力し、その一致、不一致出力を両CPU
１，２のデータ入力回路に入力するとともに前記
比較回路の出力が変化しなくなつたことを検出す
る故障出力回路５にも入力することにより構成す
る。
系処理装置の回路構成を示すブロツク図で、周期
時隔Ｔを持つた周期信号発生回路４の出力を両
CPU１，２の割り込み入力回路またはデータ入
力回路に入力し２組のCPU１，２のデータ出力
をデータの一致、不一致を検出するための比較回
路３に入力し、その一致、不一致出力を両CPU
１，２のデータ入力回路に入力するとともに前記
比較回路の出力が変化しなくなつたことを検出す
る故障出力回路５にも入力することにより構成す
る。
第２図は、第１図の具体的な実施例の正常時に
おける動作を説明するためのものである。
おける動作を説明するためのものである。
第１図および第２図においてCPU１，２内の
同じ主要機能を有したプログラムが同期起動され
た後の両CPU１，２の処理動作は、周期信号発
生回路４からの周期信号を、検知する度に一方の
CPUはすぐに処理を開始し、他方のCPUは或る
時間遅れて処理を開始し、Ｗ時間だけ処理動作を
行つたのち次の周期信号が検知される前のＳ時間
だけ該処理を中断するという分割処理をくり返し
進めて、一つのプログラムの実行を終了するもの
である。この具体的な動作例を第２図で説明する
と、周期割り込みt2により両CPU１，２が同時に
処理を開始し周期時隔Ｔの約1/2までの処理で得
られた処理データ、あるいはあらかじめ定められ
た該当処理のブロツク番号などの比較データa2を
CPU１がt2における約Ｔ／２のタイミングに、
CPU２が次の周期信号t3による処理の開始時に比
較回路３へ出力する。したがつて、周期信号t2か
ら約Ｔ／２までのタイミングにおける比較回路３
の出力状態は、比較データがそれぞれa1のため、
一致となり、Ｔ／２から次の周期信号t3までは、
CPU１の比較データがa2、CPU２の比較データ
がa1のままのため、不一致となる。以上のように
周期信号t3，t4……ｔiについても同じ動作をくり
返すことにより、比較回路３の出力は、周期信号
t2，t3……ｔiに同期して一致、不一致というおお
むね対称形の交番信号が得られる。この信号を交
流増幅、整流して安全性の高い継電器を駆動する
故障出力回路５により上記正常動作を出力するこ
とができる。
同じ主要機能を有したプログラムが同期起動され
た後の両CPU１，２の処理動作は、周期信号発
生回路４からの周期信号を、検知する度に一方の
CPUはすぐに処理を開始し、他方のCPUは或る
時間遅れて処理を開始し、Ｗ時間だけ処理動作を
行つたのち次の周期信号が検知される前のＳ時間
だけ該処理を中断するという分割処理をくり返し
進めて、一つのプログラムの実行を終了するもの
である。この具体的な動作例を第２図で説明する
と、周期割り込みt2により両CPU１，２が同時に
処理を開始し周期時隔Ｔの約1/2までの処理で得
られた処理データ、あるいはあらかじめ定められ
た該当処理のブロツク番号などの比較データa2を
CPU１がt2における約Ｔ／２のタイミングに、
CPU２が次の周期信号t3による処理の開始時に比
較回路３へ出力する。したがつて、周期信号t2か
ら約Ｔ／２までのタイミングにおける比較回路３
の出力状態は、比較データがそれぞれa1のため、
一致となり、Ｔ／２から次の周期信号t3までは、
CPU１の比較データがa2、CPU２の比較データ
がa1のままのため、不一致となる。以上のように
周期信号t3，t4……ｔiについても同じ動作をくり
返すことにより、比較回路３の出力は、周期信号
t2，t3……ｔiに同期して一致、不一致というおお
むね対称形の交番信号が得られる。この信号を交
流増幅、整流して安全性の高い継電器を駆動する
故障出力回路５により上記正常動作を出力するこ
とができる。
さらに前記処理動作中において両CPU１，２
が比較データを出力する前後に、比較回路３の状
態を両CPU１，２に入力し、CPU１の場合に
は、出力前が一致、出力後が不一致であること、
CPU２の場合は出力前が不一致、出力後が一致
であることを確認する。そしてこの確認が得られ
ない場合には相手のCPUあるいは比較回路３が
故障したものと判断して、上記比較データの出力
を中止するか処理動作を自ら停止することによ
り、比較回路３からは前述の交番信号が得られな
くなるため確実に故障を検出し、出力することが
できる。
が比較データを出力する前後に、比較回路３の状
態を両CPU１，２に入力し、CPU１の場合に
は、出力前が一致、出力後が不一致であること、
CPU２の場合は出力前が不一致、出力後が一致
であることを確認する。そしてこの確認が得られ
ない場合には相手のCPUあるいは比較回路３が
故障したものと判断して、上記比較データの出力
を中止するか処理動作を自ら停止することによ
り、比較回路３からは前述の交番信号が得られな
くなるため確実に故障を検出し、出力することが
できる。
本方式によれば、両CPU１，２を周期信号ｔi
により同時に起動した後、例えばCPU２のみ或
る時間（△ｔ）遅らせて処理を開始させることに
より、コモンモードノイズにより誤り動作が発生
しても両CPU１，２が同じような誤動作をする
ことなく、上述の比較回路３で容易に検出するこ
とができるとともに、ソフトウエアによる一過性
の誤りとハードウエアによる連続的な故障の判断
をすることができる。
により同時に起動した後、例えばCPU２のみ或
る時間（△ｔ）遅らせて処理を開始させることに
より、コモンモードノイズにより誤り動作が発生
しても両CPU１，２が同じような誤動作をする
ことなく、上述の比較回路３で容易に検出するこ
とができるとともに、ソフトウエアによる一過性
の誤りとハードウエアによる連続的な故障の判断
をすることができる。
したがつて、周期信号時隔Ｔを短かくすること
により、比較回路３からの一致、不一致出力の周
波数を高めることができ、故障出力回路５を小形
にすることができるほか、極めて少ない汎用部品
を用いてフエイルセルフ性を得ることができるた
め、本発明の方法を用いて保安装置を構成するこ
とにより、装置の小形化、低価格化および信頼性
の向上などが可能となる。
により、比較回路３からの一致、不一致出力の周
波数を高めることができ、故障出力回路５を小形
にすることができるほか、極めて少ない汎用部品
を用いてフエイルセルフ性を得ることができるた
め、本発明の方法を用いて保安装置を構成するこ
とにより、装置の小形化、低価格化および信頼性
の向上などが可能となる。
第１図は、本発明の方法を実施するための回路
構成を示すブロツク構成図、第２図は、第１図の
回路構成における動作を説明するためのタイムチ
ヤートを示す。 １，２……CPU、３……比較回路、４……周
期信号発生回路、５……故障出力回路。
構成を示すブロツク構成図、第２図は、第１図の
回路構成における動作を説明するためのタイムチ
ヤートを示す。 １，２……CPU、３……比較回路、４……周
期信号発生回路、５……故障出力回路。
Claims (1)
- １ ２組のプロセツサ（以下CPUと記す）によ
り処理装置を構成し、CPU処理動作の不一致を
故障とする、処理装置の故障検出方法において、
周期時隔Ｔを持つた周期信号発生回路の出力を前
記両CPUの割り込み入力回路またはデータ入力
回路に入力し２組のCPUのデータ出力をデータ
の一致、不一致を検出するための比較回路に入力
し、その一致、不一致出力を両CPUのデータ入
力回路に入力するとともに、前記比較回路の出力
が変化しなくなつたことを検出する故障出力回路
にも入力するようにして、二重系処理装置を構成
し、前記両CPUのプログラムを同期起動した後
の処理動作を前記周期信号発生回路からの周期信
号を検知する度に一方のCPUはすぐに処理を開
始し、他方のCPUは或る時間遅れて処理を開始
し、次の周期信号が検知される前に処理を中断す
る分割処理をくり返し進めて１つのプログラムの
実行を終了するようにし、上記処理開始より周期
時隔Ｔの約1/2までに得られた処理データあるい
はあらかじめ定められた該当処理のブロツク番号
などの比較データを、一方のCPUは周期時隔Ｔ
の約1/2のタイミングで、また他方のCPUは次の
処理開始の始めに約1/2の位相差を持つて、前記
比較回路へ出力し、該比較回路からの比較結果の
出力が処理開始直後から約Ｔ／２までの間は一
致、約Ｔ／２から次の処理開始までの間が不一致
となる周期信号に同期した交番信号を故障出力回
路に入力するとともに、両CPUにも入力し、一
方のCPUが出力前が一致、出力後が不一致、ま
た他方のCPUが出力前が不一致、出力後が一致
であるかを確認し、この確認が得られない場合は
相手のCPUあるいは比較回路が故障と判断し
て、自ら処理動作を停止することを特徴とした二
重系処理装置の位相差故障検出方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57103016A JPS58221449A (ja) | 1982-06-17 | 1982-06-17 | 二重系処理装置の位相差故障検出方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57103016A JPS58221449A (ja) | 1982-06-17 | 1982-06-17 | 二重系処理装置の位相差故障検出方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58221449A JPS58221449A (ja) | 1983-12-23 |
| JPS6224820B2 true JPS6224820B2 (ja) | 1987-05-30 |
Family
ID=14342846
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57103016A Granted JPS58221449A (ja) | 1982-06-17 | 1982-06-17 | 二重系処理装置の位相差故障検出方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58221449A (ja) |
-
1982
- 1982-06-17 JP JP57103016A patent/JPS58221449A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS58221449A (ja) | 1983-12-23 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| EP1380952B1 (en) | Fault-tolerant computer system, re-synchronization method thereof and re-synchronization program thereof | |
| KR100566338B1 (ko) | 폴트 톨러런트 컴퓨터 시스템, 그의 재동기화 방법 및 재동기화 프로그램이 기록된 컴퓨터 판독가능 기억매체 | |
| US5572620A (en) | Fault-tolerant voter system for output data from a plurality of non-synchronized redundant processors | |
| JP2573508B2 (ja) | ディジタルロジック同期モニター方法および装置 | |
| JPH01258057A (ja) | 複数のプロセッサを同期する装置 | |
| EP0130432B1 (en) | Apparatus for suspending a system clock when an initial error occurs | |
| JPS6224820B2 (ja) | ||
| JP3356635B2 (ja) | 車両制御用コンピュータシステム | |
| JP2004234144A (ja) | プロセッサの動作比較装置および動作比較方法 | |
| CN114816863A (zh) | 毛刺抑制装置和方法 | |
| JPH0695902A (ja) | プロセッサ二重化方式の情報処理装置 | |
| JP3652232B2 (ja) | マイクロコンピュータのエラー検出方法及びエラー検出回路及びマイクロコンピュータシステム | |
| JPS6310467B2 (ja) | ||
| JP3415636B2 (ja) | プロセッサ装置 | |
| US12237838B2 (en) | Semiconductor device | |
| US20250189578A1 (en) | Error detection system applicable to rtl module and operation method thereof | |
| JPH0755179Y2 (ja) | 並列多重電子連動装置 | |
| JPS5855535B2 (ja) | 車両用マルチコンピユ−タ装置 | |
| JPH0481936A (ja) | 複数ｃｐｕ間の同期制御方式 | |
| KR960012981B1 (ko) | 전송시스템의 장애 발생/해제 실시간 처리회로 | |
| JP2518652B2 (ja) | 多重系バス同期システムの割込み診断装置 | |
| JPS648380B2 (ja) | ||
| JPH04184541A (ja) | 耐故障型マルチプロセッサシステム | |
| JPH04302332A (ja) | ２重化ｃｐｕシステムの同期化方式 | |
| JPH0638240B2 (ja) | 多重系フェイルセーフコンピュータシステム |