JPH05174093A - 論理回路用遅延計算装置 - Google Patents
論理回路用遅延計算装置Info
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- JPH05174093A JPH05174093A JP3356200A JP35620091A JPH05174093A JP H05174093 A JPH05174093 A JP H05174093A JP 3356200 A JP3356200 A JP 3356200A JP 35620091 A JP35620091 A JP 35620091A JP H05174093 A JPH05174093 A JP H05174093A
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Abstract
(57)【要約】
【目的】 論理設計の初期段階で、予めフリップフロッ
プ間のデバイス遅延と配線遅延を見積ることにより、遅
延時間エラーによる後戻りを減少させること。 【構成】 論理回路図より抽象度の高い論理記法を提供
する手段１と、概略レイアウト図を描く手段２と、論理
記法の各要素と概略レイアウトの位置と対応させる手段
と、論理記法から概略デバイス遅延を計算する手段４
と、概略レイアウト図から概略配線遅延時間を計算する
手段５と、全てのフリップフロップ間の概略デバイス遅
延時間６と、概略配線遅延時間を合計し、１クロックサ
イクルより遅延時間が大きいと遅延設計エラーを出力す
る手段１１より構成している。
プ間のデバイス遅延と配線遅延を見積ることにより、遅
延時間エラーによる後戻りを減少させること。 【構成】 論理回路図より抽象度の高い論理記法を提供
する手段１と、概略レイアウト図を描く手段２と、論理
記法の各要素と概略レイアウトの位置と対応させる手段
と、論理記法から概略デバイス遅延を計算する手段４
と、概略レイアウト図から概略配線遅延時間を計算する
手段５と、全てのフリップフロップ間の概略デバイス遅
延時間６と、概略配線遅延時間を合計し、１クロックサ
イクルより遅延時間が大きいと遅延設計エラーを出力す
る手段１１より構成している。
Description
【０００１】
【産業上の利用分野】本発明は、論理回路用遅延計算装
置に関し、特に論理部品を用いた詳細な回路図よりは抽
象度の高い論理記法で表現する論理構造表現と、フロア
プランレベルの配置に対して概略的な遅延計算を行う論
理回路用遅延計算装置に関する。
置に関し、特に論理部品を用いた詳細な回路図よりは抽
象度の高い論理記法で表現する論理構造表現と、フロア
プランレベルの配置に対して概略的な遅延計算を行う論
理回路用遅延計算装置に関する。
【０００２】
【従来の技術】従来、この種の遅延計算方法は、詳細な
回路図が作成された後、もしくは論理回路の論理部品の
レイアウトが決定した後で、全フリップフロップ間のパ
スを回路図より抽出し、詳細なデバイス遅延情報，配線
長，配線の分岐等のデータを基に全パスの詳細な遅延計
算を行い、フリップフロップ間の遅延がクロックサイク
ル時間内におさまるかどうかを計算していた。もしく
は、これらの詳細な遅延データを考慮した論理シミュレ
ーションを実行し、クロックサイクル時間内にフリップ
フロップの保持していた状態値が次のファンアウト先の
フリップフロップに到達するかどうかをチェックしてい
た。
回路図が作成された後、もしくは論理回路の論理部品の
レイアウトが決定した後で、全フリップフロップ間のパ
スを回路図より抽出し、詳細なデバイス遅延情報，配線
長，配線の分岐等のデータを基に全パスの詳細な遅延計
算を行い、フリップフロップ間の遅延がクロックサイク
ル時間内におさまるかどうかを計算していた。もしく
は、これらの詳細な遅延データを考慮した論理シミュレ
ーションを実行し、クロックサイクル時間内にフリップ
フロップの保持していた状態値が次のファンアウト先の
フリップフロップに到達するかどうかをチェックしてい
た。
【０００３】
【発明が解決しようとする課題】論理回路の論理設計
は、論理概略図から詳細な論理回路図へとブレークダウ
ンしていくが、どの設計過程においても、フリップフロ
ップ間の信号遅延時間を考慮しなければならない。フリ
ップフロップ間の信号遅延時間がクロックサイクル時間
より大きいと、論理を変更しなくてはならないからであ
る。
は、論理概略図から詳細な論理回路図へとブレークダウ
ンしていくが、どの設計過程においても、フリップフロ
ップ間の信号遅延時間を考慮しなければならない。フリ
ップフロップ間の信号遅延時間がクロックサイクル時間
より大きいと、論理を変更しなくてはならないからであ
る。
【０００４】論理回路の遅延時間には、デバイス遅延と
配線遅延があり、デバイス遅延は論理回路図が作成され
た時点で計算可能であるが、配線遅延は論理設計の次に
行われる実装設計で得られる論理部品の配置・配線情報
がないと計算できない。そこで、非常に遅延時間を考慮
しなければならない高速なコンピュータの設計では、論
理設計時点で大まかな実装設計を行い、論理部品の配置
・配線情報をあらかじめ求めておくことが必要となる。
配線遅延があり、デバイス遅延は論理回路図が作成され
た時点で計算可能であるが、配線遅延は論理設計の次に
行われる実装設計で得られる論理部品の配置・配線情報
がないと計算できない。そこで、非常に遅延時間を考慮
しなければならない高速なコンピュータの設計では、論
理設計時点で大まかな実装設計を行い、論理部品の配置
・配線情報をあらかじめ求めておくことが必要となる。
【０００５】従来の技術では、詳細な論理回路図が作成
された時点でデバイス遅延による遅延計算は可能であっ
たが、論理概略図を作成する時点では論理部品が特定さ
れていないこと、及び実装情報が確定していないことに
より、全く遅延計算は行われておらず、論理回路設計者
の勘と経験によっていた。その結果、詳細な論理回路図
が作成された時点及び論理部品の配置・配線が確定した
時点で、フリップフロップ間の遅延時間エラーが発覚す
ると論理変更による設計変更が必要となり、再度論理概
略図から設計しなおすという設計ロスが生じていた。
された時点でデバイス遅延による遅延計算は可能であっ
たが、論理概略図を作成する時点では論理部品が特定さ
れていないこと、及び実装情報が確定していないことに
より、全く遅延計算は行われておらず、論理回路設計者
の勘と経験によっていた。その結果、詳細な論理回路図
が作成された時点及び論理部品の配置・配線が確定した
時点で、フリップフロップ間の遅延時間エラーが発覚す
ると論理変更による設計変更が必要となり、再度論理概
略図から設計しなおすという設計ロスが生じていた。
【０００６】
【発明の目的】本発明は、かかる従来例に有する不都合
を改善し、とくに、論理設計の初期段階でフリップフロ
ップ用の遅延時間を確実に把握することができ、これに
よって設計の後の戻り等を予め有効に回避し得る遅延計
算装置を提供することができる。
を改善し、とくに、論理設計の初期段階でフリップフロ
ップ用の遅延時間を確実に把握することができ、これに
よって設計の後の戻り等を予め有効に回避し得る遅延計
算装置を提供することができる。
【０００７】
【課題を解決するための手段】本発明では、論理回路の
論理構成を，論理部品を用いた詳細な回路図よりは抽象
度の高い表現で表される論理構成要素とその論理構成要
素間の接続からなる論理記法で表現する論理構造表現手
段と、論理構成要素を実際の論理回路で実現したときの
配置位置を示す概略レイアウト図を表現するレイアウト
表現手段と、論理構造表現手段で表現された論理構成要
素に対し，該論理回路を実現するＬＳＩやボード上で論
理構成要素が配置される位置を概略レイアウト図上で指
示する位置指示手段とを設け、論理構成要素が必要とす
るデバイス遅延を論理構成要素の論理表現から概略的に
求めるデバイス遅延計算手段と、接続のある二つの論理
構成要素間の配線長を位置指示手段によって得られる各
々の論理構成要素の位置から概略的に求め、かつその配
線の分岐数を考慮して二つの論理構成要素間の概略配線
遅延を求める配線遅延計算手段とを装備し、全てのフリ
ップフロップを含む論理構成要素とその論理構成要素の
論理値が影響を及ぼすことができる他のフリップフロッ
プを含む論理構成要素との間のデバイス遅延時間と配線
遅延時間との合計を，デバイス遅延計算手段と配線遅延
計算手段とを用いて求める，全フリップフロップ間遅延
計算手段を備えている、等の構成を採っている。これに
よって前述した目的を達成しようとするものである。
論理構成を，論理部品を用いた詳細な回路図よりは抽象
度の高い表現で表される論理構成要素とその論理構成要
素間の接続からなる論理記法で表現する論理構造表現手
段と、論理構成要素を実際の論理回路で実現したときの
配置位置を示す概略レイアウト図を表現するレイアウト
表現手段と、論理構造表現手段で表現された論理構成要
素に対し，該論理回路を実現するＬＳＩやボード上で論
理構成要素が配置される位置を概略レイアウト図上で指
示する位置指示手段とを設け、論理構成要素が必要とす
るデバイス遅延を論理構成要素の論理表現から概略的に
求めるデバイス遅延計算手段と、接続のある二つの論理
構成要素間の配線長を位置指示手段によって得られる各
々の論理構成要素の位置から概略的に求め、かつその配
線の分岐数を考慮して二つの論理構成要素間の概略配線
遅延を求める配線遅延計算手段とを装備し、全てのフリ
ップフロップを含む論理構成要素とその論理構成要素の
論理値が影響を及ぼすことができる他のフリップフロッ
プを含む論理構成要素との間のデバイス遅延時間と配線
遅延時間との合計を，デバイス遅延計算手段と配線遅延
計算手段とを用いて求める，全フリップフロップ間遅延
計算手段を備えている、等の構成を採っている。これに
よって前述した目的を達成しようとするものである。
【０００８】
【実施例】本発明の請求項１の範囲の実施例の機能ブロ
ック図を示し、図２に本発明の請求項２の範囲の実施例
の機能ブロック図を示し、図３に本発明の請求項３の範
囲の実施例機能ブロック図を示す。また、図４は論理構
造表現手段１により表現される論理記法の例である。図
６はレイアウト表現手段２により表現されるＬＳＩのレ
イアウト図である。図７は論理記法とレイアウト図を位
置指示手段３で対応付けている例である。図８は論理記
法における各々の論理構成要素の論理表現と、対応する
概略回路図である。図８はレイアウト図において論理構
成要素間の論理接続を表現する例である。
ック図を示し、図２に本発明の請求項２の範囲の実施例
の機能ブロック図を示し、図３に本発明の請求項３の範
囲の実施例機能ブロック図を示す。また、図４は論理構
造表現手段１により表現される論理記法の例である。図
６はレイアウト表現手段２により表現されるＬＳＩのレ
イアウト図である。図７は論理記法とレイアウト図を位
置指示手段３で対応付けている例である。図８は論理記
法における各々の論理構成要素の論理表現と、対応する
概略回路図である。図８はレイアウト図において論理構
成要素間の論理接続を表現する例である。
【０００９】図１において、論理構造表現手段１は論理
回路の構成を，論理部品を用いた詳細な回路図よりは抽
象度の高い表現で表される，論理構成要素とその論理構
成要素間の接続からなる論理記法を表現する。図４は、
抽象度の高い論理記法の例である。図４において、ＦＦ
−ａは例えば32ビットのフリップフロップの集合を表す
レジスタを示す。セレクタ−ｆは、ロジック−ｄとＦＦ
−ｂの各々32ビットの出力をコントロール信号ＩＮ−ｇ
の値により選択するセレクタである。従来の論理部品を
用いた詳細な回路図では、例えばＦＦ−ａは、１ビット
のフリップフロップを持つＬＳＩのライブラリを32個用
いてライブラリの各ピンごとに配線が行われた形状で表
される。
回路の構成を，論理部品を用いた詳細な回路図よりは抽
象度の高い表現で表される，論理構成要素とその論理構
成要素間の接続からなる論理記法を表現する。図４は、
抽象度の高い論理記法の例である。図４において、ＦＦ
−ａは例えば32ビットのフリップフロップの集合を表す
レジスタを示す。セレクタ−ｆは、ロジック−ｄとＦＦ
−ｂの各々32ビットの出力をコントロール信号ＩＮ−ｇ
の値により選択するセレクタである。従来の論理部品を
用いた詳細な回路図では、例えばＦＦ−ａは、１ビット
のフリップフロップを持つＬＳＩのライブラリを32個用
いてライブラリの各ピンごとに配線が行われた形状で表
される。
【００１０】一方、レイアウト表現手段２は、論理構成
要素を実際の論理回路で実現したときのおおよその配置
位置を示すことができる概略レイアウト図を表現する。
図５はその概略レイアウト図をＬＳＩの場合で示してい
る。レイアウト図においてＢＯからＢＦは位置変更可能
なブロックを示し、各々の論理構成要素はブロックＢＯ
からＢＦのどれかに配置されるものとする。
要素を実際の論理回路で実現したときのおおよその配置
位置を示すことができる概略レイアウト図を表現する。
図５はその概略レイアウト図をＬＳＩの場合で示してい
る。レイアウト図においてＢＯからＢＦは位置変更可能
なブロックを示し、各々の論理構成要素はブロックＢＯ
からＢＦのどれかに配置されるものとする。
【００１１】次に、位置指示手段３は、論理構造表現手
段１で表現された論理構成要素（ＦＦ−ａやセレクタ−
ｆ等）に対し、該論理回路を実現するＬＳＩやボード上
での論理構成要素が配置される位置を概略レイアウト図
上で指示する。図５は図４の論理記法と、ＬＳＩの論理
構成要素が配置されるフロアプランを示す図において、
位置指示手段を用いてＦＦ−ａをＬＳＩの左上隅のブロ
ックに割り付けることを指示しており、セレクタ−ｆを
ＬＳＩのブロックＢ８へ割り付けることを指示してい
る。
段１で表現された論理構成要素（ＦＦ−ａやセレクタ−
ｆ等）に対し、該論理回路を実現するＬＳＩやボード上
での論理構成要素が配置される位置を概略レイアウト図
上で指示する。図５は図４の論理記法と、ＬＳＩの論理
構成要素が配置されるフロアプランを示す図において、
位置指示手段を用いてＦＦ−ａをＬＳＩの左上隅のブロ
ックに割り付けることを指示しており、セレクタ−ｆを
ＬＳＩのブロックＢ８へ割り付けることを指示してい
る。
【００１２】一方、デバイス遅延計算手段４は、論理構
成要素が必要とするデバイス遅延を論理構成要素の論理
表現から概略的に求める。例えばセレクタ−ｆの論理表
現が第６図に示すように、「ｆ＝ＩＦ ｇ．ＥＱ．Ｏ
ＴＨＥＮ ｄ ＥＬＳＥ ｂ」と表現されていれば、ブ
ール式表現では「ｆ＝ｇ・ｄ＋ｇ・ｂ」であり、これを
ゲート表現されたライブラリに論理合成等の手法を用い
て、単純マッピングすると図７のセレクタ−ｆの詳細回
路図のようになる。インバータゲートｆ１のデバイス遅
延を１［ｎｓ］、ＡＮＤゲートｆ２及びｆ３のデバイス
遅延を２［ｎｓ］、ＯＲゲートｆ３のデバイス遅延を３
［ｎｓ］とすると、ｇ−ｆ間のジバイス遅延は５［ｎ
ｓ］もくしは６［ｎｓ］、ｄ−ｆ間は５［ｎｓ］、ｂ−
ｆ間も５［ｎｓ］のごとくセレクタ−ｆに関しデバイス
遅延を概略的に見積もることができる。
成要素が必要とするデバイス遅延を論理構成要素の論理
表現から概略的に求める。例えばセレクタ−ｆの論理表
現が第６図に示すように、「ｆ＝ＩＦ ｇ．ＥＱ．Ｏ
ＴＨＥＮ ｄ ＥＬＳＥ ｂ」と表現されていれば、ブ
ール式表現では「ｆ＝ｇ・ｄ＋ｇ・ｂ」であり、これを
ゲート表現されたライブラリに論理合成等の手法を用い
て、単純マッピングすると図７のセレクタ−ｆの詳細回
路図のようになる。インバータゲートｆ１のデバイス遅
延を１［ｎｓ］、ＡＮＤゲートｆ２及びｆ３のデバイス
遅延を２［ｎｓ］、ＯＲゲートｆ３のデバイス遅延を３
［ｎｓ］とすると、ｇ−ｆ間のジバイス遅延は５［ｎ
ｓ］もくしは６［ｎｓ］、ｄ−ｆ間は５［ｎｓ］、ｂ−
ｆ間も５［ｎｓ］のごとくセレクタ−ｆに関しデバイス
遅延を概略的に見積もることができる。
【００１３】同様に、ロジック−ｄに関しても、ａ−ｄ
間の概略デバイス遅延を１［ｎｓ］、ロジック−ｅに関
しても、ｉ−ｅ間は５［ｎｓ］もくしは６［ｎｓ］、ｆ
−ｅ間とｈ−ｅ間は７［ｎｓ］もくしは８［ｎｓ］と概
略的に見積もることができる。また、このデバイス遅延
計算手段の別の実施例では、セレクタなら５［ｎｓ］、
ロジックのプール演算の深さが１段なら２［ｎｓ］、２
段なら４［ｎｓ］と予め概略遅延を設定しておき、論理
構成要素毎にデバイス遅延を計算することができる。
間の概略デバイス遅延を１［ｎｓ］、ロジック−ｅに関
しても、ｉ−ｅ間は５［ｎｓ］もくしは６［ｎｓ］、ｆ
−ｅ間とｈ−ｅ間は７［ｎｓ］もくしは８［ｎｓ］と概
略的に見積もることができる。また、このデバイス遅延
計算手段の別の実施例では、セレクタなら５［ｎｓ］、
ロジックのプール演算の深さが１段なら２［ｎｓ］、２
段なら４［ｎｓ］と予め概略遅延を設定しておき、論理
構成要素毎にデバイス遅延を計算することができる。
【００１４】配線遅延計算手段５は、接続のある二つの
論理構成要素間の配線長を位置指示手段３によって得ら
れる各々の論理構成要素の位置から概略的に求め、かつ
その配線の分岐数を考慮して、二つの論理構成要素間の
概略配線遅延を求める。図４において、ロジック−ｄと
セレクタ−ｆは接続関係にあることがわかる。図６にお
いて、位置指示手段２によりロジック−ｄはブロックＢ
１に位置し、セレクタ−ｆはブロックＢ８に位置すると
指示されているとする。
論理構成要素間の配線長を位置指示手段３によって得ら
れる各々の論理構成要素の位置から概略的に求め、かつ
その配線の分岐数を考慮して、二つの論理構成要素間の
概略配線遅延を求める。図４において、ロジック−ｄと
セレクタ−ｆは接続関係にあることがわかる。図６にお
いて、位置指示手段２によりロジック−ｄはブロックＢ
１に位置し、セレクタ−ｆはブロックＢ８に位置すると
指示されているとする。
【００１５】配線遅延計算手段５は図８の配線１のごと
く、これらのブロック間の配線長をマハッタン長等で求
め、ブロック間の配線遅延を計算する。ＬＳＩ上で隣の
ブロックまでの配線遅延時間を１［ｎｓ］とすると、Ｆ
Ｆ−ａからロジック−ｄまでの配線遅延は１［ｎｓ］、
ロジック−ｄからセレクタ−ｆまでの配線遅延は３［ｎ
ｓ］と求められる。各々の配線が枝別れする複数の信号
伝搬経路を持っている場合は、これらの配線遅延を分岐
数に比例して補正する。
く、これらのブロック間の配線長をマハッタン長等で求
め、ブロック間の配線遅延を計算する。ＬＳＩ上で隣の
ブロックまでの配線遅延時間を１［ｎｓ］とすると、Ｆ
Ｆ−ａからロジック−ｄまでの配線遅延は１［ｎｓ］、
ロジック−ｄからセレクタ−ｆまでの配線遅延は３［ｎ
ｓ］と求められる。各々の配線が枝別れする複数の信号
伝搬経路を持っている場合は、これらの配線遅延を分岐
数に比例して補正する。
【００１６】全フリップフロップ間遅延計算手段６は、
全てのフリップフロップを含む論理構成要素とその論理
構成要素の論理値が影響を及ぼすことができる他のフリ
ップフロップを含む論理構成要素との間の論理的パスの
デバイス遅延時間と配線遅延時間との合計をデバイス遅
延計算手段４と配線遅延計算手段５を用いて求める。図
４で示される例では、ＦＦ−ａからＦＦ−ｃまでの間
と、ＦＦ−ｂからＦＦ−ｃまでの間の論理的パスが存在
する。ＦＦ−ａからＦＦ−ｃまでのパスについて説明す
ると、デバイス遅延はロジック−ｄとセレクタ−ｆとロ
ジック−ｅの合計で、13［ｎｓ］もしくは14［ｎｓ］で
あり、配線遅延は図８の例により配線ｌ，ｍ，ｎ，ｋに
よる遅延値の合計で７［ｎｓ］である。よって、ＦＦ−
ａ〜ＦＦ−ｃまでの遅延時間は20［ｎｓ］もしくは21
［ｎｓ］と求められる。同様にＦＦ−ｂからＦＦ−ｃま
での遅延時間も求められる。
全てのフリップフロップを含む論理構成要素とその論理
構成要素の論理値が影響を及ぼすことができる他のフリ
ップフロップを含む論理構成要素との間の論理的パスの
デバイス遅延時間と配線遅延時間との合計をデバイス遅
延計算手段４と配線遅延計算手段５を用いて求める。図
４で示される例では、ＦＦ−ａからＦＦ−ｃまでの間
と、ＦＦ−ｂからＦＦ−ｃまでの間の論理的パスが存在
する。ＦＦ−ａからＦＦ−ｃまでのパスについて説明す
ると、デバイス遅延はロジック−ｄとセレクタ−ｆとロ
ジック−ｅの合計で、13［ｎｓ］もしくは14［ｎｓ］で
あり、配線遅延は図８の例により配線ｌ，ｍ，ｎ，ｋに
よる遅延値の合計で７［ｎｓ］である。よって、ＦＦ−
ａ〜ＦＦ−ｃまでの遅延時間は20［ｎｓ］もしくは21
［ｎｓ］と求められる。同様にＦＦ−ｂからＦＦ−ｃま
での遅延時間も求められる。
【００１７】次に、請求項２の範囲では、フリップフロ
ップ指定手段７は、任意の二つのフリップフロップを含
む論理構成要素を論理記法上で指定する。図４において
例えばＦＦ−ａとＦＦ−ｃを指定したとする。ＦＦ間接
続特定手段７は、指定された二つのフリップフロップを
含む論理構成要素間の接続を特定する。図４では、ＦＦ
−ａとＦＦ−ｃとの間は論理接続がＦＦ−ａ〜ロジック
−ｄ〜セレクタ−ｆ〜ロジック−ｅ〜ＦＦ−ｃというよ
うに求められる。特定フリップフロップ間遅延計算手段
９は、二つのフリップフロップを含む論理構成要素間に
存在する論理構成要素とその間の論理接続のみに限定し
て、デバイス遅延計算手段４と配線遅延計算手段５とを
用いて、二つのフリップフロップを含む論理構成要素間
の概略遅延を求める。図４のＦＦ−ａからＦＦ−ｃまで
の遅延時間前述した図１の実施例でも示したように20
［ｎｓ］もしくは21［ｎｓ］と求められる。
ップ指定手段７は、任意の二つのフリップフロップを含
む論理構成要素を論理記法上で指定する。図４において
例えばＦＦ−ａとＦＦ−ｃを指定したとする。ＦＦ間接
続特定手段７は、指定された二つのフリップフロップを
含む論理構成要素間の接続を特定する。図４では、ＦＦ
−ａとＦＦ−ｃとの間は論理接続がＦＦ−ａ〜ロジック
−ｄ〜セレクタ−ｆ〜ロジック−ｅ〜ＦＦ−ｃというよ
うに求められる。特定フリップフロップ間遅延計算手段
９は、二つのフリップフロップを含む論理構成要素間に
存在する論理構成要素とその間の論理接続のみに限定し
て、デバイス遅延計算手段４と配線遅延計算手段５とを
用いて、二つのフリップフロップを含む論理構成要素間
の概略遅延を求める。図４のＦＦ−ａからＦＦ−ｃまで
の遅延時間前述した図１の実施例でも示したように20
［ｎｓ］もしくは21［ｎｓ］と求められる。
【００１８】また、請求項３の範囲では、サイクル時間
設定手段は論理回路のクロックサイクル時間を設定す
る。例えば設計対象の論理回路のクロックサイクルが18
［ｎｓ］であると設定される。遅延エラー検出手段１０
は、全フリップフロップ間遅延計算手段６もしくは特定
フリップフロップ間遅延計算手段９で求められるフリッ
プフロップを含む二つの論理構成要素間の遅延時間と、
前記サイクル時間設定手段で設定されたクロックサイク
ル時間とを比較し、論理構成要素間の遅延時間がクロッ
クサイクル時間より大きい場合に設計エラーを表示す
る。図５の例で言えば、ＦＦ−ａからＦＦ−ｃまでの遅
延時間が20［ｎｓ］もしくは21［ｎｓ］と求められるか
ら、クロックサイクル18［ｎｓ］の設定に対し、明らか
に遅延エラーを発生することが判定される。
設定手段は論理回路のクロックサイクル時間を設定す
る。例えば設計対象の論理回路のクロックサイクルが18
［ｎｓ］であると設定される。遅延エラー検出手段１０
は、全フリップフロップ間遅延計算手段６もしくは特定
フリップフロップ間遅延計算手段９で求められるフリッ
プフロップを含む二つの論理構成要素間の遅延時間と、
前記サイクル時間設定手段で設定されたクロックサイク
ル時間とを比較し、論理構成要素間の遅延時間がクロッ
クサイクル時間より大きい場合に設計エラーを表示す
る。図５の例で言えば、ＦＦ−ａからＦＦ−ｃまでの遅
延時間が20［ｎｓ］もしくは21［ｎｓ］と求められるか
ら、クロックサイクル18［ｎｓ］の設定に対し、明らか
に遅延エラーを発生することが判定される。
【００１９】
【発明の効果】以上説明したように、本発明によると、
詳細な回路図を作成または論理回路のレイアウトが決定
する前に、全フリップフロップ間または特定のフリップ
フロップ間で、概略的にデバイス遅延時間と配線遅延時
間を見積もることにより、論理設計の初期段階でフリッ
プフロップ間の遅延時間を知ることができ、また、得ら
れたフリップフロップ間の遅延時間が論理回路の１クロ
ックサイクルより大きいかどうかを知ることが出来る。
このことにより、詳細な回路図を作成または論理回路の
レイアウトが決定した後で遅延エラーが発覚することに
よる設計の後戻りを大幅に減少させることが出来るとい
う従来にない優れた論理回路用遅延計算装置を提供する
ことができる。
詳細な回路図を作成または論理回路のレイアウトが決定
する前に、全フリップフロップ間または特定のフリップ
フロップ間で、概略的にデバイス遅延時間と配線遅延時
間を見積もることにより、論理設計の初期段階でフリッ
プフロップ間の遅延時間を知ることができ、また、得ら
れたフリップフロップ間の遅延時間が論理回路の１クロ
ックサイクルより大きいかどうかを知ることが出来る。
このことにより、詳細な回路図を作成または論理回路の
レイアウトが決定した後で遅延エラーが発覚することに
よる設計の後戻りを大幅に減少させることが出来るとい
う従来にない優れた論理回路用遅延計算装置を提供する
ことができる。
【図１】本発明の一実施例を示すブロック図である。
【図２】本発明の他の実施例を示すブロック図である。
【図３】本発明のその他の範囲の実施例を示すブロック
図である。
図である。
【図４】図１ないし図２における論理構造表現手段で用
いられる論理表現の例を示す説明図である。
いられる論理表現の例を示す説明図である。
【図５】ＬＳＩの概略レイアウト図である。
【図６】図４の論理表現とＬＳＩの概略レイアウト図と
の対応を位置指示手段で示していることを示す説明図で
ある。
の対応を位置指示手段で示していることを示す説明図で
ある。
【図７】図４で示される論理構成要素のうちフリップフ
ロップを含む要素と入力信号を示す要素を除く要素の論
理記法とこの論理記法から発生しデバイス遅延計算手段
を実行する時に設定される概略回路図を表す説明図であ
る。
ロップを含む要素と入力信号を示す要素を除く要素の論
理記法とこの論理記法から発生しデバイス遅延計算手段
を実行する時に設定される概略回路図を表す説明図であ
る。
【図８】図５のＬＳＩの概略レイアウトにおいて位置指
示手段で示された論理構成要素間の概略配線経路を示す
図である。
示手段で示された論理構成要素間の概略配線経路を示す
図である。
１ 論理構造表現手段 ２ 位置指示手段 ３ レイアウト表現手段 ４ デバイス遅延計算手段 ５ 配線遅延計算手段 ６ 全フリップフロップ間遅延計算手段 ７ フリップフロップ指定手段 ８ フリップフロップ間接続特定手段 ９ 特定フリップフロップ間遅延計算手段 １０ サイクル時間設定手段 １１ 遅延エラー検出手段
Claims (3)
- 【請求項１】 論理回路の論理構成を，論理部品を用い
た詳細な回路図よりは抽象度の高い表現で表される論理
構成要素とその論理構成要素間の接続からなる論理記法
で表現する論理構造表現手段と、論理構成要素を実際の
論理回路で実現したときの配置位置を示す概略レイアウ
ト図を表現するレイアウト表現手段と、前記論理構造表
現手段で表現された論理構成要素に対し，該論理回路を
実現するＬＳＩやボード上で論理構成要素が配置される
位置を概略レイアウト図上で指示する位置指示手段とを
設け、前記論理構成要素が必要とするデバイス遅延を論
理構成要素の論理表現から概略的に求めるデバイス遅延
計算手段と、接続のある二つの論理構成要素間の配線長
を前記位置指示手段によって得られる各々の論理構成要
素の位置から概略的に求め，かつその配線の分岐数を考
慮して二つの論理構成要素間の概略配線遅延を求める配
線遅延計算手段とを装備し、全てのフリップフロップを
含む論理構成要素とその論理構成要素の論理値が影響を
及ぼすことができる他のフリップフロップを含む論理構
成要素との間のデバイス遅延時間と配線遅延時間との合
計を，前記デバイス遅延計算手段と配線遅延計算手段と
を用いて求める，全フリップフロップ間遅延計算手段を
備えていることを特徴とした論理回路用遅延計算装置。 - 【請求項２】 論理回路の論理構成を，論理部品を用い
た詳細な回路図よりは抽象度の高い表現で表される論理
構成要素とその論理構成要素間の接続からなる論理記法
で表現する論理構造表現手段と、論理構成要素を実際の
論理回路で実現したときの配置位置を示す概略レイアウ
ト図を表現するレイアウト表現手段と、前記論理構造表
現手段で表現された論理構成要素に対し、該論理回路を
実現するＬＳＩやボード上で論理構成要素が配置される
位置を概略レイアウト図上で指示する位置指示手段とを
設け、任意の二つのフリップフロップを含む論理構成要
素を論理記法上で指定するフリップフロップ指定手段
と、指定された二つのフリップフロップを含む論理構成
要素間の接続を特定するフリップフロップ間接続特定手
段とを装備し、二つのフリップフロップを含む論理構成
要素間に存在する論理構成要素とその間の論理接続のみ
に限定して，前記デバイス遅延計算手段と前記配線遅延
計算手段とを用いて，二つのフリップフロップを含む論
理構成要素間の概略遅延を求める特定フリップフロップ
間遅延計算手段を備えたことを特徴とした論理回路用遅
延計算装置。 - 【請求項３】 上記第１の請求範囲もしくは第２の請求
範囲に加えて、論理回路のクロックサイクル時間を設定
するサイクル時間設定手段と、前記全フリップフロップ
間遅延計算手段もしくは前記特定フリップフロップ間遅
延計算手段で求められるフリップフロップを含む二つの
論理構成要素間の遅延時間と，前記サイクル時間設定手
段で設定されたクロックサイクル時間とを比較し，論理
構成要素間の遅延時間がクロックサイクル時間より大き
い場合に設計エラーを表示する遅延エラー検出手段とを
前記フリップフロップ間遅延計算手段に併設したことを
特徴とする請求項１又は２記載の論理回路用遅延計算装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3356200A JPH05174093A (ja) | 1991-12-24 | 1991-12-24 | 論理回路用遅延計算装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3356200A JPH05174093A (ja) | 1991-12-24 | 1991-12-24 | 論理回路用遅延計算装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05174093A true JPH05174093A (ja) | 1993-07-13 |
Family
ID=18447839
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3356200A Withdrawn JPH05174093A (ja) | 1991-12-24 | 1991-12-24 | 論理回路用遅延計算装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05174093A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007199951A (ja) * | 2006-01-25 | 2007-08-09 | Nec Corp | 半導体集積回路の設計支援装置、設計支援方法および設計支援プログラム |
-
1991
- 1991-12-24 JP JP3356200A patent/JPH05174093A/ja not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007199951A (ja) * | 2006-01-25 | 2007-08-09 | Nec Corp | 半導体集積回路の設計支援装置、設計支援方法および設計支援プログラム |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19990311 |