JPH05175802A - 比較器回路 - Google Patents
比較器回路Info
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- JPH05175802A JPH05175802A JP34139591A JP34139591A JPH05175802A JP H05175802 A JPH05175802 A JP H05175802A JP 34139591 A JP34139591 A JP 34139591A JP 34139591 A JP34139591 A JP 34139591A JP H05175802 A JPH05175802 A JP H05175802A
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- 238000003199 nucleic acid amplification method Methods 0.000 abstract description 5
- 101100535994 Caenorhabditis elegans tars-1 gene Proteins 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 8
- 230000000694 effects Effects 0.000 description 4
- 101100219315 Arabidopsis thaliana CYP83A1 gene Proteins 0.000 description 3
- 101100269674 Mus musculus Alyref2 gene Proteins 0.000 description 3
- 101100140580 Saccharomyces cerevisiae (strain ATCC 204508 / S288c) REF2 gene Proteins 0.000 description 3
- 230000006866 deterioration Effects 0.000 description 1
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- Manipulation Of Pulses (AREA)
Abstract
(57)【要約】
【目的】 基準電圧入力端子に流れるバイアス電流を低
減し、バイアス電流による基準電圧値の誤差に起因する
並列型アナログ・ディジタル変換器の積分非直線性の改
善に寄与する。 【構成】 入力が基準電圧入力端子１２に接続されたエ
ミッタホロワ回路（１）１０１ａと、入力が入力信号端
子１３に接続されたエミッタホロワ回路（２）１０２
と、エミッタホロワ回路（１）１０１ａと（２）１０２
との差動出力で駆動されるストローブ型の比較器１０３
とを備えた比較器回路において、エミッタホロワ回路
（１）１０１ａのエミッタホロワトランジスタを、ＮＰ
Ｎトランジスタ１と２からなるダーリントン回路とす
る。 【効果】 基準電圧入力端子に流れるバイアス電流ＩBN
は、トランジスタの電流増幅率βの１／βとなり大幅に
低減される。
減し、バイアス電流による基準電圧値の誤差に起因する
並列型アナログ・ディジタル変換器の積分非直線性の改
善に寄与する。 【構成】 入力が基準電圧入力端子１２に接続されたエ
ミッタホロワ回路（１）１０１ａと、入力が入力信号端
子１３に接続されたエミッタホロワ回路（２）１０２
と、エミッタホロワ回路（１）１０１ａと（２）１０２
との差動出力で駆動されるストローブ型の比較器１０３
とを備えた比較器回路において、エミッタホロワ回路
（１）１０１ａのエミッタホロワトランジスタを、ＮＰ
Ｎトランジスタ１と２からなるダーリントン回路とす
る。 【効果】 基準電圧入力端子に流れるバイアス電流ＩBN
は、トランジスタの電流増幅率βの１／βとなり大幅に
低減される。
Description
【０００１】
【産業上の利用分野】本発明は、並列型アナログ・ディ
ジタル変換器に利用する。
ジタル変換器に利用する。
【０００２】本発明は、特に、並列型アナログ・ディジ
タル変換器に用いる比較器回路に関する。
タル変換器に用いる比較器回路に関する。
【０００３】
【従来の技術】図３はかかる従来の比較器回路の一例を
示す回路図である。
示す回路図である。
【０００４】ベースが基準電圧入力端子１２に、コレク
タが高位側電源端子１６に、エミッタが定電流源７を介
して低位側電源端子１７にそれぞれ接続されたＮＰＮト
ランジスタ２と、ベースが入力信号端子１３に、コレク
タが高位側電源端子１６に、エミッタが定電流源８を介
して低位側電源端子１７にそれぞれ接続されたＮＰＮト
ランジスタ３と、ベースがＮＰＮトランジスタ２と定電
流源７との接続点に、コレクタが抵抗１０を介して高位
側電源端子１６および出力端子１４にそれぞれ接続され
たＮＰＮトランジスタ４と、ベースがＮＰＮトランジス
タ３と定電流源８との接続点に、コレクタが抵抗１１を
介して高位側電源端子１６に、エミッタがＮＰＮトラン
ジスタ４のエミッタにそれぞれ接続されたＮＰＮトラン
ジスタ５と、ベースが出力端子１４に、コレクタがＮＰ
Ｎトランジスタ５のコレクタにそれぞれ接続されたＮＰ
Ｎトランジスタ６１と、ベースがＮＰＮトランジスタ６
１のコレクタに、コレクタが出力端子１４に、エミッタ
がＮＰＮトランジスタ６１のエミッタにそれぞれ接続さ
れたＮＰＮトランジスタ６２と、ベースがクロック入力
端子７１に、コレクタがＮＰＮトランジスタ４と５のエ
ミッタ共通接続点にそれぞれ接続されたＮＰＮトランジ
スタ６３と、ベースが逆相クロック入力端子７２に、コ
レクタがＮＰＮトランジスタ６１と６２のエミッタ共通
接続点に、エミッタがＮＰＮトランジスタのエミッタお
よび定電流源９を介して低位側電源端子１７にそれぞれ
接続されたＮＰＮトランジスタ６４とを含んでいる。
タが高位側電源端子１６に、エミッタが定電流源７を介
して低位側電源端子１７にそれぞれ接続されたＮＰＮト
ランジスタ２と、ベースが入力信号端子１３に、コレク
タが高位側電源端子１６に、エミッタが定電流源８を介
して低位側電源端子１７にそれぞれ接続されたＮＰＮト
ランジスタ３と、ベースがＮＰＮトランジスタ２と定電
流源７との接続点に、コレクタが抵抗１０を介して高位
側電源端子１６および出力端子１４にそれぞれ接続され
たＮＰＮトランジスタ４と、ベースがＮＰＮトランジス
タ３と定電流源８との接続点に、コレクタが抵抗１１を
介して高位側電源端子１６に、エミッタがＮＰＮトラン
ジスタ４のエミッタにそれぞれ接続されたＮＰＮトラン
ジスタ５と、ベースが出力端子１４に、コレクタがＮＰ
Ｎトランジスタ５のコレクタにそれぞれ接続されたＮＰ
Ｎトランジスタ６１と、ベースがＮＰＮトランジスタ６
１のコレクタに、コレクタが出力端子１４に、エミッタ
がＮＰＮトランジスタ６１のエミッタにそれぞれ接続さ
れたＮＰＮトランジスタ６２と、ベースがクロック入力
端子７１に、コレクタがＮＰＮトランジスタ４と５のエ
ミッタ共通接続点にそれぞれ接続されたＮＰＮトランジ
スタ６３と、ベースが逆相クロック入力端子７２に、コ
レクタがＮＰＮトランジスタ６１と６２のエミッタ共通
接続点に、エミッタがＮＰＮトランジスタのエミッタお
よび定電流源９を介して低位側電源端子１７にそれぞれ
接続されたＮＰＮトランジスタ６４とを含んでいる。
【０００５】ここで、ＮＰＮトランジスタ２と定電流源
７とはエミッタホロワ回路（１）１０１を構成し、ＮＰ
Ｎトランジスタ３と定電流源８とはエミッタホロワ回路
（２）１０２を構成し、ＮＰＮトランジスタ４、５、６
１、６２、６３および６４、定電流源９、ならびに抵抗
１０および１１はストローボ型の比較器１０３を構成し
ている。
７とはエミッタホロワ回路（１）１０１を構成し、ＮＰ
Ｎトランジスタ３と定電流源８とはエミッタホロワ回路
（２）１０２を構成し、ＮＰＮトランジスタ４、５、６
１、６２、６３および６４、定電流源９、ならびに抵抗
１０および１１はストローボ型の比較器１０３を構成し
ている。
【０００６】次に、本従来例の動作について説明する。
【０００７】基準電圧端子１２に基準電圧ＶREF が入力
され、入力信号端子１３にはアナログ入力信号ＶINが入
力される。ＮＰＮトランジスタ１および３のベースエミ
ッタ電圧をＶBE1 およびＶBE3 とすると、ＮＰＮトラン
ジスタ４および５の差動入力電圧ΔＶは、 ΔＶ＝（ＶREF −ＶBE1 ）−（ＶIN−ＶBE3 ）＝ＶREF −ＶIN となる。ただし、ＶBE1 ＝ＶBE3 としている。
され、入力信号端子１３にはアナログ入力信号ＶINが入
力される。ＮＰＮトランジスタ１および３のベースエミ
ッタ電圧をＶBE1 およびＶBE3 とすると、ＮＰＮトラン
ジスタ４および５の差動入力電圧ΔＶは、 ΔＶ＝（ＶREF −ＶBE1 ）−（ＶIN−ＶBE3 ）＝ＶREF −ＶIN となる。ただし、ＶBE1 ＝ＶBE3 としている。
【０００８】クロック入力端子７１が「Ｈ」レベルのと
き（フォローモード）、ＮＰＮトランジスタ６３は「オ
ン」している。このとき、差動入力電圧ΔＶが、 ΔＶ＞０ ならば、ＮＰＮトランジスタ４は「オン」し、ＮＰＮト
ランジスタ５は「オフ」し、抵抗１０に電流が流れて出
力端子１４は「Ｌ」レベルとなる。逆に、差動入力電圧
ΔＶが、 ΔＶ＜０ ならば、ＮＰＮトランジスタ４は「オフ」し、ＮＰＮト
ランジスタ５は「オン」し、抵抗１０に電流は流れず、
出力端子１４は「Ｈ」レベルとなる。すなわち、入力信
号ＶINと基準電圧ＶREF を比較して「Ｌ」レベルまたは
「Ｈ」レベルの出力電圧を出力する。
き（フォローモード）、ＮＰＮトランジスタ６３は「オ
ン」している。このとき、差動入力電圧ΔＶが、 ΔＶ＞０ ならば、ＮＰＮトランジスタ４は「オン」し、ＮＰＮト
ランジスタ５は「オフ」し、抵抗１０に電流が流れて出
力端子１４は「Ｌ」レベルとなる。逆に、差動入力電圧
ΔＶが、 ΔＶ＜０ ならば、ＮＰＮトランジスタ４は「オフ」し、ＮＰＮト
ランジスタ５は「オン」し、抵抗１０に電流は流れず、
出力端子１４は「Ｈ」レベルとなる。すなわち、入力信
号ＶINと基準電圧ＶREF を比較して「Ｌ」レベルまたは
「Ｈ」レベルの出力電圧を出力する。
【０００９】次に、クロック入力端子７１が「Ｌ」レベ
ルとなると（ラッチモード）、ＮＰＮトランジスタ６３
は「オフ」し、入力信号から切り離される。このとき、
逆相クロック入力端子７２にはクロック入力端子７１の
逆相が入力されているため「Ｈ」レベルとなり、ＮＰＮ
トランジスタ６４は「オン」している。出力端子１４の
値は、ラッチモードになる直前の値の「Ｈ」レベルか
「Ｌ」レベルのいずれかに固定される。
ルとなると（ラッチモード）、ＮＰＮトランジスタ６３
は「オフ」し、入力信号から切り離される。このとき、
逆相クロック入力端子７２にはクロック入力端子７１の
逆相が入力されているため「Ｈ」レベルとなり、ＮＰＮ
トランジスタ６４は「オン」している。出力端子１４の
値は、ラッチモードになる直前の値の「Ｈ」レベルか
「Ｌ」レベルのいずれかに固定される。
【００１０】なお、比較器１０３はクロックにより入力
バイアス電流が変化するが、エミッタホロワ回路（１）
１０１および（２）１０２が存在することにより、比較
器回路のバイアス電流はクロックにより変化しない。
バイアス電流が変化するが、エミッタホロワ回路（１）
１０１および（２）１０２が存在することにより、比較
器回路のバイアス電流はクロックにより変化しない。
【００１１】
【発明が解決しようとする課題】この従来の比較器回路
では、基準電圧入力端子１２によりＮＰＮトランジスタ
１のベース電流が流れる。
では、基準電圧入力端子１２によりＮＰＮトランジスタ
１のベース電流が流れる。
【００１２】図４は並列型アナログ・ディジタル変換器
の要部を示すブロック構成図である。入力信号端子１３
から入力されるアナログ入力信号の電圧は、高位側基準
電圧入力端子１８と低位側基準電圧入力端子１９間に接
続された基準抵抗２１〜２ｎにより抵抗分割して得られ
る基準電圧と、ｎ個の比較器回路３１〜３ｎによって比
較される。ｘビットのアナログ・ディジタル変換器の場
合数ｎは、（２x −１）個必要であり、一斉に比較器動
作を行う。比較器回路３１〜３ｎの出力結果はエンコー
ダ回路５０により２進数にコード化され、出力バッファ
回路５１を通して出力端子４１〜４ｎに出力される。以
上のような構成の並列型アナログ・ディジタル変換器に
対して比較器回路の入力バイアス電流のおよぼす影響を
考える。なお、１ａ〜ｎａ、１ｂ〜ｎｂならびに１ｃ〜
ｎｃは、それぞれ比較器回路３１〜３ｎの基準電圧入力
端子、入力信号端子ならびに出力端子である。図４にお
いて、基準抵抗２ｎ＋１に流れる基準電流をＩref と
し、比較器回路の基準電圧入力端子１ａ〜ｎａのバイア
ス電流を、比較器回路のバイアス電流はすべて等しいと
仮定してＩb とおく。このとき基準抵抗２ｎに流れる電
流は、 Ｉref ＋Ｉb 基準抵抗２ｎ−１に流れる電流は、 Ｉref ＋２Ｉb となり、同様に基準抵抗２１に流れる電流は、 Ｉref ＋ｎＩb となる。すなわち、各基準抵抗に流れる電流値に差が生
ずる。一方、比較器回路３１〜３ｎの基準電圧は、各基
準抵抗値と各基準抵抗を流れる電流とによって定まって
いる。
の要部を示すブロック構成図である。入力信号端子１３
から入力されるアナログ入力信号の電圧は、高位側基準
電圧入力端子１８と低位側基準電圧入力端子１９間に接
続された基準抵抗２１〜２ｎにより抵抗分割して得られ
る基準電圧と、ｎ個の比較器回路３１〜３ｎによって比
較される。ｘビットのアナログ・ディジタル変換器の場
合数ｎは、（２x −１）個必要であり、一斉に比較器動
作を行う。比較器回路３１〜３ｎの出力結果はエンコー
ダ回路５０により２進数にコード化され、出力バッファ
回路５１を通して出力端子４１〜４ｎに出力される。以
上のような構成の並列型アナログ・ディジタル変換器に
対して比較器回路の入力バイアス電流のおよぼす影響を
考える。なお、１ａ〜ｎａ、１ｂ〜ｎｂならびに１ｃ〜
ｎｃは、それぞれ比較器回路３１〜３ｎの基準電圧入力
端子、入力信号端子ならびに出力端子である。図４にお
いて、基準抵抗２ｎ＋１に流れる基準電流をＩref と
し、比較器回路の基準電圧入力端子１ａ〜ｎａのバイア
ス電流を、比較器回路のバイアス電流はすべて等しいと
仮定してＩb とおく。このとき基準抵抗２ｎに流れる電
流は、 Ｉref ＋Ｉb 基準抵抗２ｎ−１に流れる電流は、 Ｉref ＋２Ｉb となり、同様に基準抵抗２１に流れる電流は、 Ｉref ＋ｎＩb となる。すなわち、各基準抵抗に流れる電流値に差が生
ずる。一方、比較器回路３１〜３ｎの基準電圧は、各基
準抵抗値と各基準抵抗を流れる電流とによって定まって
いる。
【００１３】従って、この電流値の誤差は、基準抵抗と
基準抵抗に流れる電流とによって定められる基準電圧の
誤差ΔＶR の原因となる。基準電圧の誤差ΔＶR は、基
準電圧入力端子のバイアス電流Ｉb に比例し、基準抵抗
に流れる基準電流Ｉref に反比例し、また比較器回路の
数が大きくなるにつれ増大する。そして、前述の基準電
圧の誤差ΔＶR は、積算されてアナログ・ディジタル変
換器の積分非直線性誤差を悪化させる要因となる。
基準抵抗に流れる電流とによって定められる基準電圧の
誤差ΔＶR の原因となる。基準電圧の誤差ΔＶR は、基
準電圧入力端子のバイアス電流Ｉb に比例し、基準抵抗
に流れる基準電流Ｉref に反比例し、また比較器回路の
数が大きくなるにつれ増大する。そして、前述の基準電
圧の誤差ΔＶR は、積算されてアナログ・ディジタル変
換器の積分非直線性誤差を悪化させる要因となる。
【００１４】以上説明したように、図３において基準電
圧入力端子１２のバイアス電流ＩB は、アナログ・ディ
ジタル変換器の積分非直線性誤差を悪化させる欠点があ
った。また、この積分直線性誤差を抑えるためには基準
電流Ｉref を大きくしなければならず、消費電力が増大
する欠点があった。
圧入力端子１２のバイアス電流ＩB は、アナログ・ディ
ジタル変換器の積分非直線性誤差を悪化させる欠点があ
った。また、この積分直線性誤差を抑えるためには基準
電流Ｉref を大きくしなければならず、消費電力が増大
する欠点があった。
【００１５】本発明の目的は、前記の欠点を除去するこ
とにより、基準電圧入力端子のバイアス電流を低減し、
アナログ・ディジタル変換器の積分非直線性誤差の悪化
を防止できる比較器回路を提供することにある。
とにより、基準電圧入力端子のバイアス電流を低減し、
アナログ・ディジタル変換器の積分非直線性誤差の悪化
を防止できる比較器回路を提供することにある。
【００１６】
【課題を解決するための手段】本発明は、入力が基準電
圧端子に接続された第一のエミッタホロワ回路と、入力
が入力信号端子に接続された第二のエミッタホロワ回路
と、前記第一および第二のエミッタホロワ回路の差動出
力で駆動され基準電圧と入力信号との差電圧に応じた出
力を出力する比較器とを備えた比較器回路において、前
記第一のエミッタホロワ回路は、エミッタホロワトラン
ジスタとしてのダーリントン回路を含むことを特徴とす
る。
圧端子に接続された第一のエミッタホロワ回路と、入力
が入力信号端子に接続された第二のエミッタホロワ回路
と、前記第一および第二のエミッタホロワ回路の差動出
力で駆動され基準電圧と入力信号との差電圧に応じた出
力を出力する比較器とを備えた比較器回路において、前
記第一のエミッタホロワ回路は、エミッタホロワトラン
ジスタとしてのダーリントン回路を含むことを特徴とす
る。
【００１７】また、本発明は、前記ダーリントン回路
は、ベースが前記基準電圧入力端子にコレクタが高位側
電源端子にそれぞれ接続された第一のＮＰＮトランジス
タと、ベースが前記第一のＮＰＮトランジスタのエミッ
タにコレクタが前記高位側電源端子にエミッタが前記比
較器の一方の入力および定電流源を介して低位側電源端
子にそれぞれ接続された第二のＮＰＮトランジスタとを
含むことができる。
は、ベースが前記基準電圧入力端子にコレクタが高位側
電源端子にそれぞれ接続された第一のＮＰＮトランジス
タと、ベースが前記第一のＮＰＮトランジスタのエミッ
タにコレクタが前記高位側電源端子にエミッタが前記比
較器の一方の入力および定電流源を介して低位側電源端
子にそれぞれ接続された第二のＮＰＮトランジスタとを
含むことができる。
【００１８】また、本発明は、前記ダーリントン回路
は、前記第一のＮＰＮトランジスタのエミッタと前記第
二のＮＰＮトランジスタのエミッタ間に接続されたバイ
アス電流源を含むことができる。
は、前記第一のＮＰＮトランジスタのエミッタと前記第
二のＮＰＮトランジスタのエミッタ間に接続されたバイ
アス電流源を含むことができる。
【００１９】また、本発明は、前記バイアス電流源は、
前記第一のＮＰＮトランジスタのエミッタと前記第二の
ＮＰＮトランジスタのエミッタ間に接続された抵抗であ
ることが好ましい。
前記第一のＮＰＮトランジスタのエミッタと前記第二の
ＮＰＮトランジスタのエミッタ間に接続された抵抗であ
ることが好ましい。
【００２０】また、本発明は、前記比較器は、ストロー
ブ比較器であることが好ましい。
ブ比較器であることが好ましい。
【００２１】
【作用】基準電圧が入力される第一のエミッタホロワ回
路のエミッタホロワトランジスタを、例えば、電流増幅
率βなる第一および第二のＮＰＮトランジスタから構成
されたダーリントン回路とし、これに接続される定電流
源の電流値をＩEFとすると、基準電圧入力端子に流れる
バイアス電流ＩBNは、 ＩBN＝ＩEF／β2 となる。一方、従来例の場合のバイアス電流ＩB は、 ＩB ＝ＩEF／β であるので、本発明の場合は従来例の１／βとなり、例
えばβ＝１００とすると、１／１００となる。
路のエミッタホロワトランジスタを、例えば、電流増幅
率βなる第一および第二のＮＰＮトランジスタから構成
されたダーリントン回路とし、これに接続される定電流
源の電流値をＩEFとすると、基準電圧入力端子に流れる
バイアス電流ＩBNは、 ＩBN＝ＩEF／β2 となる。一方、従来例の場合のバイアス電流ＩB は、 ＩB ＝ＩEF／β であるので、本発明の場合は従来例の１／βとなり、例
えばβ＝１００とすると、１／１００となる。
【００２２】すなわち、バイアス電流を大幅に低減する
ことが可能となる。
ことが可能となる。
【００２３】また、第一および第二のＮＰＮトランジス
タのエミッタ間に、例えば抵抗からなるバイアス電流源
を接続することで、トランジスタの動作を電流増幅率が
小さくならない適切な領域で動作させることができる。
タのエミッタ間に、例えば抵抗からなるバイアス電流源
を接続することで、トランジスタの動作を電流増幅率が
小さくならない適切な領域で動作させることができる。
【００２４】また、比較器としてはストローボ型の比較
器が用いられる。
器が用いられる。
【００２５】
【実施例】以下、本発明の実施例について図面を参照し
て説明する。
て説明する。
【００２６】図１は本発明の第一実施例を示す回路図で
ある。
ある。
【００２７】本第一実施例は、入力が基準電圧入力端子
１２に接続された第一のエミッタホロワ回路（１）１０
１ａと、入力が入力信号端子１３に接続された第二のエ
ミッタホロワ回路（２）１０２と、エミッタホロワ回路
（１）１０１ａと（２）１０２の差動出力で駆動され基
準電圧と入力信号との差電圧に応じた出力を出力端子１
４に出力するストローブ型の比較器１０３とを備えた比
較器回路において、本発明の特徴とするところの、エミ
ッタホロワ回路（１）１０１ａは、エミッタホロワトラ
ンジスタとして、ベースが基準電圧入力端子１２にコレ
クタが高位側電源端子１６にそれぞれ接続された第一の
ＮＰＮトランジスタ１と、ベースがＮＰＮトランジスタ
１のエミッタにコレクタが高位側電源端子１６にエミッ
タが比較器１０３の一方の入力および定電流源７を介し
て低位側電源端子１７にそれぞれ接続された第二のＮＰ
Ｎトランジスタ２とからなるダーリントン回路を含んで
いる。そして、エミッタホロワ回路（２）１０２、およ
び比較器１０３は、図３に示した従来例と同じ構成であ
る。
１２に接続された第一のエミッタホロワ回路（１）１０
１ａと、入力が入力信号端子１３に接続された第二のエ
ミッタホロワ回路（２）１０２と、エミッタホロワ回路
（１）１０１ａと（２）１０２の差動出力で駆動され基
準電圧と入力信号との差電圧に応じた出力を出力端子１
４に出力するストローブ型の比較器１０３とを備えた比
較器回路において、本発明の特徴とするところの、エミ
ッタホロワ回路（１）１０１ａは、エミッタホロワトラ
ンジスタとして、ベースが基準電圧入力端子１２にコレ
クタが高位側電源端子１６にそれぞれ接続された第一の
ＮＰＮトランジスタ１と、ベースがＮＰＮトランジスタ
１のエミッタにコレクタが高位側電源端子１６にエミッ
タが比較器１０３の一方の入力および定電流源７を介し
て低位側電源端子１７にそれぞれ接続された第二のＮＰ
Ｎトランジスタ２とからなるダーリントン回路を含んで
いる。そして、エミッタホロワ回路（２）１０２、およ
び比較器１０３は、図３に示した従来例と同じ構成であ
る。
【００２８】次に、本第一実施例の動作について説明す
る。
る。
【００２９】基準電圧入力端子１２に基準電圧ＶREF が
入力され、入力信号端子１３にはアナログ入力信号ＶIN
が入力される。ＮＰＮトランジスタ２と定電流源７はエ
ミッタホロワを構成し、ＮＰＮトランジスタ１とＮＰＮ
トランジスタ２はダーリントン接続されており、ＮＰＮ
トランジスタ１はＮＰＮトランジスタ２のベース電流を
流している。ＮＰＮトランジスタ４、５、６１、６２、
６３および６４、定電流源９、ならびに抵抗１０および
１１はストローブ比較器を構成している。
入力され、入力信号端子１３にはアナログ入力信号ＶIN
が入力される。ＮＰＮトランジスタ２と定電流源７はエ
ミッタホロワを構成し、ＮＰＮトランジスタ１とＮＰＮ
トランジスタ２はダーリントン接続されており、ＮＰＮ
トランジスタ１はＮＰＮトランジスタ２のベース電流を
流している。ＮＰＮトランジスタ４、５、６１、６２、
６３および６４、定電流源９、ならびに抵抗１０および
１１はストローブ比較器を構成している。
【００３０】ＮＰＮトランジスタ１、２および３のベー
スエミッタ電圧をＶBE1 、ＶBE2 およびＶBE3 とする
と、ＮＰＮトランジスタ４および５の差動入力電圧ΔＶ
は、 ΔＶ＝（ＶREF −ＶBE1 −ＶBE2 ）−（ＶIN−ＶBE3 ）＝ＶREF2−ＶIN となる。ただし、 ＶBE2 ＝ＶBE3 ＶREF2＝ＶREF −ＶBE1 としている。
スエミッタ電圧をＶBE1 、ＶBE2 およびＶBE3 とする
と、ＮＰＮトランジスタ４および５の差動入力電圧ΔＶ
は、 ΔＶ＝（ＶREF −ＶBE1 −ＶBE2 ）−（ＶIN−ＶBE3 ）＝ＶREF2−ＶIN となる。ただし、 ＶBE2 ＝ＶBE3 ＶREF2＝ＶREF −ＶBE1 としている。
【００３１】クロック入力端子７１が「Ｈ」レベルのと
き（フォローモード）、トランジスタ６３は「オン」し
ている。このとき、差動入力電圧ΔＶが、 ΔＶ＞０ ならば、ＮＰＮトランジスタ４は「オン」し、ＮＰＮト
ランジスタ５は「オフ」し、抵抗１０に電流が流れて出
力端子１４は「Ｌ」レベルとなる。逆に差動入力電圧Δ
Ｖが、 ΔＶ＜０ ならば、ＮＰＮトランジスタ４は「オフ」し、ＮＰＮト
ランジスタ５は「オン」し、抵抗１１に電流は流れず、
出力端子１４は「Ｈ」レベルとなる。すなわち、入力信
号ＶINと基準電圧ＶREF2とを比較して「Ｌ」レベルまた
は「Ｈ」レベルの出力電圧を出力する。
き（フォローモード）、トランジスタ６３は「オン」し
ている。このとき、差動入力電圧ΔＶが、 ΔＶ＞０ ならば、ＮＰＮトランジスタ４は「オン」し、ＮＰＮト
ランジスタ５は「オフ」し、抵抗１０に電流が流れて出
力端子１４は「Ｌ」レベルとなる。逆に差動入力電圧Δ
Ｖが、 ΔＶ＜０ ならば、ＮＰＮトランジスタ４は「オフ」し、ＮＰＮト
ランジスタ５は「オン」し、抵抗１１に電流は流れず、
出力端子１４は「Ｈ」レベルとなる。すなわち、入力信
号ＶINと基準電圧ＶREF2とを比較して「Ｌ」レベルまた
は「Ｈ」レベルの出力電圧を出力する。
【００３２】次に、クロック入力端子７１が「Ｌ」レベ
ルとなると（ラッチモード）、ＮＰＮトランジスタ６３
は「オフ」し、入力信号から切り離される。このとき、
逆相クロック入力端子７２はクロック入力端子７１の逆
相が入力されているため「Ｈ」レベルとなり、ＮＰＮト
ランジスタ６４は「オン」している。出力端子１４の値
は、ラッチモードになる直前の値の「Ｈ」レベルか
「Ｌ」レベルのいずれかに固定される。
ルとなると（ラッチモード）、ＮＰＮトランジスタ６３
は「オフ」し、入力信号から切り離される。このとき、
逆相クロック入力端子７２はクロック入力端子７１の逆
相が入力されているため「Ｈ」レベルとなり、ＮＰＮト
ランジスタ６４は「オン」している。出力端子１４の値
は、ラッチモードになる直前の値の「Ｈ」レベルか
「Ｌ」レベルのいずれかに固定される。
【００３３】以上説明したように、本第一実施例では、
基準電圧入力を入力するＮＰＮトランジスタ１および２
をダーリントン接続したことにより、基準電圧入力端子
１２からのバイアス電流を大幅に削減することができ
る。
基準電圧入力を入力するＮＰＮトランジスタ１および２
をダーリントン接続したことにより、基準電圧入力端子
１２からのバイアス電流を大幅に削減することができ
る。
【００３４】定電流源７の電流値をＩEFとすると、基準
電圧入力端子１２からのバイアス電流ＩBNは、ＮＰＮト
ランジスタ１および２の電流増幅率をβとすると、 ＩBN＝ＩEF／β2 となる。図３の従来例の基準電圧入力端子１２からのバ
イアス電流ＩB は、 ＩEF／β であるから、従来例のバイアス電流の１／βとなる。す
なわち、β＝１００とすれば１／１００となる。前述し
たように、基準電圧入力端子１２のバイアス電流の影響
による基準電圧値の誤差は、前記バイアス電流ＩBNに比
例し、基準抵抗の基準電流Ｉref に反比例し、比較器回
路の数が大きくなるにつれ増大する。このため、本第一
実施例により基準電圧入力端子１２のバイアス電流ＩBN
が従来例の１／βになったことにより、基準電圧値の誤
差に起因するアナログ・ディジタル変換器の積分非直線
性誤差を１／βとすることができる。
電圧入力端子１２からのバイアス電流ＩBNは、ＮＰＮト
ランジスタ１および２の電流増幅率をβとすると、 ＩBN＝ＩEF／β2 となる。図３の従来例の基準電圧入力端子１２からのバ
イアス電流ＩB は、 ＩEF／β であるから、従来例のバイアス電流の１／βとなる。す
なわち、β＝１００とすれば１／１００となる。前述し
たように、基準電圧入力端子１２のバイアス電流の影響
による基準電圧値の誤差は、前記バイアス電流ＩBNに比
例し、基準抵抗の基準電流Ｉref に反比例し、比較器回
路の数が大きくなるにつれ増大する。このため、本第一
実施例により基準電圧入力端子１２のバイアス電流ＩBN
が従来例の１／βになったことにより、基準電圧値の誤
差に起因するアナログ・ディジタル変換器の積分非直線
性誤差を１／βとすることができる。
【００３５】また、このように積分非直線性誤差を抑え
ることができるので、従来例に比べて少ない基準電流Ｉ
ref にすることが可能となり、消費電力を削減すること
ができる。比較器回路の数が多い程この効果は大であ
る。
ることができるので、従来例に比べて少ない基準電流Ｉ
ref にすることが可能となり、消費電力を削減すること
ができる。比較器回路の数が多い程この効果は大であ
る。
【００３６】なお、ダーリントン接続のトランジスタを
用いることにより、入力電圧に対する追従の速度が遅く
なるが、基準電圧入力端子１２はＤＣ電圧が入力される
ので問題はない。入力信号端子１３は入力信号に追従さ
せるための特性を重視して、ダーリントン接続の構成を
用いていない。
用いることにより、入力電圧に対する追従の速度が遅く
なるが、基準電圧入力端子１２はＤＣ電圧が入力される
ので問題はない。入力信号端子１３は入力信号に追従さ
せるための特性を重視して、ダーリントン接続の構成を
用いていない。
【００３７】図２は本発明の第二実施例を示す回路図で
ある。
ある。
【００３８】本第二実施例は、図１の第一実施例におい
て、本発明の特徴とするところの、ＮＰＮトランジスタ
１のエミッタとＮＰＮトランジスタ２のエミッタ間にバ
イアス電流源として抵抗６を接続したものである。
て、本発明の特徴とするところの、ＮＰＮトランジスタ
１のエミッタとＮＰＮトランジスタ２のエミッタ間にバ
イアス電流源として抵抗６を接続したものである。
【００３９】次に、本第二実施例の動作について説明す
る。
る。
【００４０】本第二実施例の動作は基本的には第一実施
例と同様である。
例と同様である。
【００４１】第一実施例の場合は、ＮＰＮトランジスタ
１を流れる電流がＮＰＮトランジスタ２のベース電流で
決まっていたが、本第二実施例では抵抗６の設定によ
り、ベース電流の値を変更することが可能である。この
抵抗６により、ＮＰＮトランジスタ１は、コレクタ電流
が小で電流増幅率が小となる領域を避けて適切な領域で
使用するよう設定できる利点がある。なお、バイアス電
流源としては、抵抗の代わりに所定のバイアス電流を有
する定電流源を用いてもよい。
１を流れる電流がＮＰＮトランジスタ２のベース電流で
決まっていたが、本第二実施例では抵抗６の設定によ
り、ベース電流の値を変更することが可能である。この
抵抗６により、ＮＰＮトランジスタ１は、コレクタ電流
が小で電流増幅率が小となる領域を避けて適切な領域で
使用するよう設定できる利点がある。なお、バイアス電
流源としては、抵抗の代わりに所定のバイアス電流を有
する定電流源を用いてもよい。
【００４２】
【発明の効果】以上説明したように、本発明は、基準電
圧入力を入力するＮＰＮトランジスタ１および２をダー
リントン接続したことにより、基準電圧入力端子からの
バイアス電流を大幅に削減できる効果がある。
圧入力を入力するＮＰＮトランジスタ１および２をダー
リントン接続したことにより、基準電圧入力端子からの
バイアス電流を大幅に削減できる効果がある。
【００４３】従って、本発明によれば、バイアス電流に
基づく積分非直線性誤差の少ないアナログ・ディジタル
変換器を実現することができ、その効果は大である。
基づく積分非直線性誤差の少ないアナログ・ディジタル
変換器を実現することができ、その効果は大である。
【図１】本発明の第一実施例を示す回路図。
【図２】本発明の第二実施例を示す回路図。
【図３】従来例を示す回路図。
【図４】並列型アナログ・ディジタル変換器の要部を示
すブロック構成図。
すブロック構成図。
１〜５、６１〜６４ ＮＰＮトランジスタ １ａ〜ｎａ 基準電圧入力端子 １ｂ〜ｎｂ 入力信号端子 １ｃ〜ｎｃ 出力端子 ６、１０、１１ 抵抗 ７〜９ 定電流源 １２ 基準電圧入力端子 １３ 入力信号端子 １４ 出力端子 １６ 高位側電源端子 １７ 低位側電源端子 １８ 高位側基準電圧入力端子 １９ 低位側基準電圧入力端子 ２１〜２ｎ＋１ 基準抵抗 ３１〜３ｎ 比較器回路 ４１〜４ｎ 出力端子 ５０ エンコーダ回路 ５１ 出力バッファ回路 ７１ クロック入力端子 ７２ 逆相クロック入力端子
Claims (5)
- 【請求項１】 入力が基準電圧端子に接続された第一の
エミッタホロワ回路と、入力が入力信号端子に接続され
た第二のエミッタホロワ回路と、前記第一および第二の
エミッタホロワ回路の差動出力で駆動され基準電圧と入
力信号との差電圧に応じた出力を出力する比較器とを備
えた比較器回路において、 前記第一のエミッタホロワ回路は、エミッタホロワトラ
ンジスタとしてのダーリントン回路を含むことを特徴と
する比較器回路。 - 【請求項２】 前記ダーリントン回路は、ベースが前記
基準電圧入力端子にコレクタが高位側電源端子にそれぞ
れ接続された第一のＮＰＮトランジスタと、ベースが前
記第一のＮＰＮトランジスタのエミッタにコレクタが前
記高位側電源端子にエミッタが前記比較器の一方の入力
および定電流源を介して低位側電源端子にそれぞれ接続
された第二のＮＰＮトランジスタとを含む請求項１記載
の比較器回路。 - 【請求項３】 前記ダーリントン回路は、前記第一のＮ
ＰＮトランジスタのエミッタと前記第二のＮＰＮトラン
ジスタのエミッタ間に接続されたバイアス電流源を含む
請求項２記載の比較器回路。 - 【請求項４】 前記バイアス電流源は、前記第一のＮＰ
Ｎトランジスタのエミッタと前記第二のＮＰＮトランジ
スタのエミッタ間に接続された抵抗である請求項３記載
の比較器回路。 - 【請求項５】 前記比較器は、ストローブ比較器である
請求項１ないし請求項４のいずれかに記載の比較器回
路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3341395A JP2864826B2 (ja) | 1991-12-24 | 1991-12-24 | 比較器回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3341395A JP2864826B2 (ja) | 1991-12-24 | 1991-12-24 | 比較器回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05175802A true JPH05175802A (ja) | 1993-07-13 |
| JP2864826B2 JP2864826B2 (ja) | 1999-03-08 |
Family
ID=18345737
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3341395A Expired - Lifetime JP2864826B2 (ja) | 1991-12-24 | 1991-12-24 | 比較器回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2864826B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN100502235C (zh) | 2005-05-02 | 2009-06-17 | 恩益禧电子股份有限公司 | 信号输出电路 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS54159152A (en) * | 1978-06-07 | 1979-12-15 | Hitachi Ltd | Voltage comparison circuit |
| JPS58143625A (ja) * | 1982-02-19 | 1983-08-26 | Matsushita Electric Ind Co Ltd | コンパレ−タ回路 |
-
1991
- 1991-12-24 JP JP3341395A patent/JP2864826B2/ja not_active Expired - Lifetime
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS54159152A (en) * | 1978-06-07 | 1979-12-15 | Hitachi Ltd | Voltage comparison circuit |
| JPS58143625A (ja) * | 1982-02-19 | 1983-08-26 | Matsushita Electric Ind Co Ltd | コンパレ−タ回路 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN100502235C (zh) | 2005-05-02 | 2009-06-17 | 恩益禧电子股份有限公司 | 信号输出电路 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2864826B2 (ja) | 1999-03-08 |
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