JPH05175847A - 並列式ａｄ変換装置 - Google Patents

Abstract

(57)【要約】 【目的】 映像データ入力装置、パターン情報処理装
置、並列演算処理装置等に適用される並列式ＡＤ変換装
置に関する。 【構成】 複数のディジタル計時装置と複数のアナログ
コンパレーター装置とクロック供給装置と一次関数や指
数関数などの時間関数を繰り返して発生する共通の基準
入力発生装置とで構成され、並列的に供給される各入力
のアナログ信号レベルを、共通して供給される基準入力
レベルとコンパレーター装置で比較し、その出力パルス
の時間幅を各入力に対応するディジタル計時装置で計測
して、並列的にディジタル出力データを確定することに
より構成される。 【効果】 多数のアナログ信号を並列的に受容し、これ
らをディジタルデータに変換する並列型のＡＤＣを経済
的に構成することが容易になる。また、入力アナログ信
号と出力ディジタル信号の対応を任意に選択でき、さら
に変換の実行中にあっても、その特性を任意に変更する
ことができるようになる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、映像データ入力装置、
パターン情報処理装置、並列演算処理装置等に適用され
る並列式ＡＤ変換装置に関するものである。

【０００２】

【従来の技術】ディジタルデータ処理の急速な発展は、
一面で高度な情報処理を可能とし、さまざまな分野で従
来人間に頼ってきた作業を機械化しつつあるが、この発
展はノイマン型のコンピューター技術が本来得意とする
逐次処理型の課題を中心に据えた方向に偏っており、パ
ターンデータの処理など本来的に並列性の高い課題につ
いては処理能率の低さが目立ち、全く別の方向からの解
決が求められている現状にある。このため、従来のノイ
マン型にとらわれない構造を有するさまざまなデータ処
理方式が模索されつつあり、ニューラルネットワークに
よるアプローチもそのひとつである。

【０００３】現在のところ、ニューラルネットワークに
関する研究は手本とする生体の神経組織でのデータ処理
がアナログ的な面が多いことや、ディジタル方式と比較
して高速度での作動に適する点、さらに消費電力が相対
的に少ない点等からアナログ回路を用いた方法が主流と
なっている観がある。

【０００４】特に、情報量の多い視覚情報などの処理に
おいては、これらの情報をディジタル化するために、高
速度のＡＤＣ（analog to digital converter）を使っ
て主として直列的にディジタルデータに変換する処理が
不可欠となっているが、この変換もディジタル処理の高
速化を阻むひとつの要因となっている。

【０００５】また、従来の高速ＡＤＣは、高精度を要す
るアナログ回路で構成され、多数の回路の特性を均一化
しながら集積化することは、技術的にも経済的にも不可
能に近いことであり、このため、現在のところ大量の並
列データを入力とし、並列的にディジタル化する技術は
確立されていない。

【０００６】さらに、光学情報など自然界によくある極
めてダイナミックレンジの広い信号源を扱う場合を考え
ると、従来のＡＤＣのほとんどは入力のアナログ信号に
対し線形的な出力を発生するように構成されているた
め、こうした非線形的な処理を要する用途には適切でな
い場合が多く、まして外部からその特性を制御するのは
困難である。

【０００７】まず、従来方式の並列比較型高速ＡＤＣの
典型的な例を図４に示す。この例では入力データＶｉは
２５５個のコンパレーターに入力され、それぞれのコン
パレーターの参照電位は、基準電位を抵抗ネットワーク
で２５５段階に分圧したものが入力されている。あるレ
ベルの信号が入力データＶｉに入力されると、入力デー
タＶｉが参照電位より低いコンパレーターは出力を出さ
ず、残りのコンパレーターは全て出力を発生することに
なるので、どのコンパレーターまで出力が発生している
かを、エンコーダーで検出して８ビットのディジタル出
力を決定している。

【０００８】当然ながら、この種のＡＤＣでは１個のＡ
ＤＣだけでも出力の分解能に対応して大量のコンパレー
ターを必要とし、多数のＡＤＣを集積化するのは極めて
困難である。

【０００９】また、ＡＤ変換の特性は一意的に参照電位
発生のための抵抗ネットワークの設定によっているた
め、外部から任意に出力特性を制御するのは不可能であ
る。

【００１０】次に、従来方式の積分型低速ＡＤＣの典型
的な例を図５に示す。積分型ＡＤＣは、入力レベルを一
定時間の間、積分回路で積分し、その結果が基準値を越
す時間をコンパレーターとカウンターで計測して入力レ
ベルを知る方式であり、時間領域でのカウント動作を必
要とするために低速ではあるが、簡便で雑音に対して比
較的に強いので広く使用されている。この方式では積分
のためのコンデンサーと直流アンプを必要とし、多数の
チャンネルを並列作動させる場合は、チャンネル数に対
応した数のコンデンサーとアンプを設置することが必要
となるため、実装上の問題があるほか、これらの特性を
均一化するのが現実問題としてかなり困難である。この
ため、この例では時分割により積分回路を共用して特性
の変動を抑制しながら、変換速度をさらに悪化させるこ
とと引き替えに、多チャンネル化を実現している。

【００１１】当然であるが、この方式では線形的な時間
積分を用いる関係で、非線形な変換特性を与えることは
本質的に極めて困難である。

【００１２】

【発明が解決しようとする課題】これらの諸問題のた
め、ディジタル処理はニューラルネットワークのアナロ
グ技術を主体として研究が進められているが、すでに技
術的にも確立され、複雑な処理が可能でデータ品質の劣
化が少ない等、ディジタル処理の本質的な長所は捨てが
たいものがあることも歴然たる事実であり、並列化の可
能なＡＤＣ構造ができればニューラルネットワークの開
発などに極めて広い分野での応用が可能となる。

【００１３】そこで、本発明は上記の諸点に着目し、並
列的に到来する入力データを集積化によって、より経済
的な構成で並列的にディジタルデータに変換できる並列
型のＡＤＣを構成することを目的とし、併せて、上記の
ＡＤ変換特性を外部から制御可能にすることができる並
列式ＡＤ変換装置を得ようとするものである。

【００１４】

【課題を解決するための手段】本発明は、上記の如き観
点に鑑みてなされたものであって、複数のディジタル計
時装置と、複数のアナログコンパレーター装置と、クロ
ック供給装置と、一次関数や指数関数などの時間関数を
繰り返して発生する共通の基準入力発生装置とで構成さ
れ、並列的に供給される各入力のアナログ信号レベル
を、共通して供給される基準入力レベルとコンパレータ
ー装置で比較し、その出力パルスの時間幅を各入力に対
応するディジタル計時装置で計測して、並列的にディジ
タル出力データを確定する並列式ＡＤ変換装置、及び、
複数の上記ディジタル計時装置を、基準入力発生装置と
同期して作動する共通のカウンター装置と複数のデータ
ラッチ装置とで構成し、各コンパレーター装置の出力極
性の反転によって個々のデータラッチ装置が共通のカウ
ンター装置の出力データをラッチする並列式ＡＤ変換装
置、並びに、上記基準入力発生装置として、クロック信
号で駆動されたカウンターの出力データにより直接に、
又は、このデータをアドレスデータとして駆動されるメ
モリー装置の出力により間接的にＤＡ変換装置を駆動し
てアナログ信号を合成するディジタルシンセサイザーを
用いた並列式ＡＤ変換装置を提供しようとするものであ
る。

【００１５】

【作用及び実施例】以下、本発明の構成を図面を参照し
ながら作用と共に説明する。図１及び図２は本発明によ
る並列式ＡＤ変換器の一実施例である。本発明の基本概
念は、入力レベルに対応した時間幅のパルス信号に変換
し、この時間幅をカウンターによって時間領域で計測す
る点で、積分方式ＡＤＣに近いものであるが、パルス幅
への変換の原理を異にし、チャンネル毎に調整の困難な
積分回路を設置しなくても並列多チャンネル変換が可能
なため、多チャンネル化が高精度で且つ経済的に実施で
きる点を特徴としている。図中、Ｓは入力端子、Ｃはコ
ンパレーター、Ｌはディジタルデータラッチ、Ｄはカウ
ンターをそれぞれ示している。

【００１６】入力のアナログ信号は並列的にＳの端子よ
り入力され、それぞれコンパレーターＣで基準電位と比
較されるが、図４及び図５の構成とは異なり、この基準
電位はすべて共通の基準入力発生器Ｘから供給される。

【００１７】この基準入力発生器はＡＤ変換の開始タイ
ミングに同期して一定の電圧範囲を常時一定の方向に掃
引するように構成してあり、各コンパレーターでは入力
信号のレベルが基準入力の電位に一致した時点でそれぞ
れが勝手に出力を発生する。

【００１８】この動作は、個々のコンパレーターに着目
すれば、一般に行われているＰＷＭ（パルス幅変調器）
の原理と全く同一のものであるが、見方を変えると そ
れぞれのＳ端子の入力信号のレベルを、「掃引開始から
基準電位と入力レベルが一致するまでの時間間隔」に変
換する操作を行っていると考えることもできる。

【００１９】この際、掃引開始を起点として作動するカ
ウンターがあれば、コンパレーターＣが出力を発生する
時点で、このカウンターの値は入力レベルに対応したデ
ィジタルデータを示すはずである。

【００２０】この動作は、Ｃの出力極性の反転でカウン
ター出力を入力とするディジタルデータラッチＬにトリ
ガーをかけることで容易に実現できる。

【００２１】この例では基準入力発生器Ｘをカウンター
Ｄの出力でアドレスされたメモリーＭとそのデータをア
ナログ量に変換するＤＡＣ（digital to analog conver
ter）とで構成されたディジタルシンセサイザーによっ
て構築したものであるが、メモリーＭの内容を変更すれ
ば、容易に基準電位の変化特性を調整することができ、
用途に応じて極めて柔軟に特性を変更することが可能で
ある。

【００２２】この変更は当然ながら機器の作動中でも即
時に行うことが可能である。

【００２３】また、変換分解能は基準電位の時間変化が
充分に滑らかである限り、共通に使用するカウンターＤ
のビット幅で一意的に定まり、用途に従って任意に選択
することができる。

【００２４】尚、上記に示す図１、図２の例は、ディジ
タル計時装置として共通のカウンター装置と、その出力
データをコンパレーター出力の極性変化のタイミングで
それぞれ独立にラッチするラッチ装置とで構成されてい
る。しかし、図には示されていないが、該ディジタル計
時装置は、例えば個々のコンパレーターによってカウン
ト動作の停止と起動を制御された個別のカウンターを設
置し、これらを共通のクロック信号で駆動させるなどの
他の構成で置き換えられることも極めて容易である。

【００２５】図３は、図１及び図２の構成を用いたＡＤ
Ｃの信号変化例を１個のアナログ入力処理だけに着目し
て、時間領域で示したものである。図において、ａはシ
ステムクロック波形、ｂは１０ビットカウンター装置出
力データ、ｃはカウンター出力の上位８ビットのデー
タ、ｄはコンパレーターの２個の入力信号波形、ｅはコ
ンパレーター出力波形、ｆはシステムクロックに同期し
たラッチ波形を示す。

【００２６】システムクロックａはカウンターを駆動
し、ディジタルデータｂ、ｃを周期的に発生する。デー
タｂはメモリー装置Ｍのアドレスラインを駆動し、例え
ば１０ビットの基準信号値を発生させ、このデータによ
ってＤＡＣはｄに示す階段状のアナログ信号を順次合成
する。この信号は、コンパレーターＣにおいて、Ｓ端子
からの入力信号と比較され、入力信号が基準信号より低
いレベルの条件の場合、ｅに示すように１が出力され
る。

【００２７】当然であるが、端子Ｓからの入力レベルは
それぞれ違っているので、コンパレーター出力の立ち上
がりタイミングはそれぞれの入力信号のレベルに対応し
た独立のものになる。

【００２８】コンパレーター出力の立ち上がりによっ
て、システムクロックに同期したラッチパルスｆが発生
し、ラッチＬにその時点のカウンター値ｃが記録され
る。

【００２９】カウンターデータが最終値に達する時点
で、ラッチされたデータは出力制御回路の信号に応じて
記録用レジスターＲに転送され、ラッチＬのデータが次
の変換に備え初期化される。

【００３０】

【発明の効果】本発明は以上の説明により明らかなよう
に、多数のアナログ信号を並列的に受容し、これらをデ
ィジタルデータに変換する並列型のＡＤＣを経済的に構
成することが容易になる。

【００３１】同時に、入力アナログ信号と出力ディジタ
ル信号の対応を任意に選択でき、さらに変換の実行中に
あっても、その特性を任意に変更することができるよう
になる。

【図面の簡単な説明】

【図１】本発明一実施例の並列式ＡＤ変換器の構成を示
す回路構成図である。

【図２】図１のディジタルデータラッチの詳細を示すラ
ッチ動作の同期回路構成図である。

【図３】図１及び図２の構成を用いたＡＤＣの信号変化
例を１個のアナログ入力処理だけに着目して、時間領域
で示したフローチャートである。

【図４】従来方式の並列比較型高速ＡＤＣの典型的な一
例を示す回路構成図である。

【図５】従来方式の積分型低速ＡＤＣの典型的な一例を
示す回路構成図である。

【符号の説明】

Ｓ 入力端子 Ｃ コンパレーター Ｌ ディジタルデータラッチ Ｄ カウンター ａ システムクロック波形 ｂ １０ビットカウンター装置出力データ ｃ カウンター出力の上位８ビットのデータ ｄ コンパレーターの２個の入力信号波形 ｅ コンパレーター出力波形 ｆ システムクロックに同期したラッチ波形

Claims (3)

【特許請求の範囲】
1. 【請求項１】 複数のディジタル計時装置と、複数のア
   ナログコンパレーター装置と、クロック供給装置と、一
   次関数や指数関数などの時間関数を繰り返して発生する
   共通の基準入力発生装置とで構成され、並列的に供給さ
   れる各入力のアナログ信号レベルを、共通して供給され
   る基準入力レベルとコンパレーター装置で比較し、その
   出力パルスの時間幅を各入力に対応するディジタル計時
   装置で計測して、並列的にディジタル出力データを確定
   することを特徴とする並列式ＡＤ変換装置。
2. 【請求項２】 複数の上記ディジタル計時装置を、基準
   入力発生装置と同期して作動する共通のカウンター装置
   と複数のデータラッチ装置とで構成し、各コンパレータ
   ー装置の出力極性の反転によって個々のデータラッチ装
   置が共通のカウンター装置の出力データをラッチするよ
   うに構成された請求項１記載の並列式ＡＤ変換装置。
3. 【請求項３】 上記基準入力発生装置として、クロック
   信号で駆動されたカウンターの出力データにより直接
   に、又は、このデータをアドレスデータとして駆動され
   るメモリー装置の出力により間接的にＤＡ変換装置を駆
   動してアナログ信号を合成するディジタルシンセサイザ
   ーを用いた請求項１記載の並列式ＡＤ変換装置。