JPH05175968A - 共通アクセス制御装置 - Google Patents

共通アクセス制御装置

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JPH05175968A
JPH05175968A JP3339025A JP33902591A JPH05175968A JP H05175968 A JPH05175968 A JP H05175968A JP 3339025 A JP3339025 A JP 3339025A JP 33902591 A JP33902591 A JP 33902591A JP H05175968 A JPH05175968 A JP H05175968A
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JP
Japan
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address
request
circuit
bus
transmission
Prior art date
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Pending
Application number
JP3339025A
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English (en)
Inventor
Katsumi Naito
勝巳 内藤
Michiaki Uchikawa
通明 内川
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NEC Corp
NEC Engineering Ltd
Original Assignee
NEC Corp
NEC Engineering Ltd
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Publication date
Application filed by NEC Corp, NEC Engineering Ltd filed Critical NEC Corp
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Priority to US07/994,526 priority patent/US5241601A/en
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    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/14—Handling requests for interconnection or transfer
    • G06F13/36—Handling requests for interconnection or transfer for access to common bus or bus system
    • G06F13/362—Handling requests for interconnection or transfer for access to common bus or bus system with centralised access control
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L12/00—Data switching networks
    • H04L12/28—Data switching networks characterised by path configuration, e.g. LAN [Local Area Networks] or WAN [Wide Area Networks]
    • H04L12/40—Bus networks
    • H04L12/403—Bus networks with centralised control, e.g. polling

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Abstract

(57)【要約】 【目的】 ラインインタフェース回路のアクセス制御の
均一化および公平化ができ、かつ優先要求処理ができ
る。 【構成】 ラインインタフェース回路２０は、データ送
出に先だち要求レベル信号を送信権要求バス２に送出
し、自固有アドレスから優先制御バス１上の優先アドレ
スを減算した競合アドレスを送信権要求バス２に送出
し、送信権許可バス上の調停アドレスに基づき優先権を
獲得する。調停回路１０は、要求レベル信号の論理演算
値に基づき優先アドレスを送出し、優先アドレスと競合
アドレスの論理演算値とを加算して調停アドレスを送出
する。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、通信資源を共有する通
信装置の共通アクセス制御装置に利用する。特に、複数
の端末または中継回線を終端するインタフェース回路か
ら共通の通信資源へのアクセス競合を制御する共通アク
セス制御装置に関すものである。
【０００２】
【従来の技術】従来、共通アクセス制御装置は、端末間
のアクセス衝突を防止する方法として、第一に各端末は
送信に先立って自己のアドレス番号を共通に接続された
バスに送出し、バス上の論理積和信号を受信しこの論理
積和信号が自己の送出信号と不一致の場合は残りのアド
レス信号の送出を停止し、アクセス権の獲得を断念し、
すべてのアドレス信号を送出しても不一致が検出されな
かった端末がアクセス権を獲得する方式と、第二に特開
平１−１１７５４３号公報（アクセス制御装置）に記載
の技術では、各端末は乱数発生回路のアドレスと排他的
に割当られた各端末のアドレス番号との排他的論理和信
号を送信要求信号として順次に共通に接続されたバスに
送出し、バス上の乱数発生回路のアドレスと各端末が送
出した信号との排他的論理和信号を監視し自己に割当ら
れたアドレス番号と不一致であれば送信要求信号の送出
を中断し、全部送出終了すればアクセス権を獲得する方
式である。
【０００３】
【発明が解決しようとする課題】しかし、このような従
来の共通アクセス制御装置では、第一の方式は割当られ
たアドレス番号の値によりアクセス優先権が決まり、不
公平性が生じる問題点があり、また、第二の方式では、
排他的論理和を用いているために優先権が不均一で順序
性がなく、また要求レベルは１レベルなので優先処理が
できない問題点があった。
【０００４】本発明は上記の欠点を解決するもので、ラ
インインタフェース回路のアクセス制御の均一化および
公平化ができ、かつ優先要求処理ができる共通アクセス
制御装置を提供することを目的とする。
【０００５】
【課題を解決するための手段】本発明は、データバスを
介して通信資源を共有しデータバスを終端する複数のラ
インインタフェース回路を備えた共通アクセス制御装置
において、上記複数のラインインタフェース回路に送受
信タイミング信号を出力する同期回路と、上記複数のラ
インインタフェース回路にそれぞれ優先制御バス、送信
権要求バスおよび送信権許可バスを介して接続されこの
送受信タイミング信号に基づきこのラインインタフェー
ス回路の上記通信資源に対するアクセス競合を制御する
調停回路とを備え、上記複数のラインインタフェース回
路はそれぞれ、要求レベル信号を上記送信権要求バス上
に出力する手段と、入力する優先アドレスにより自固有
アドレスを減算し競合アドレスとして上記送信権要求バ
スに出力する手段と、入力する調停アドレスに基づき送
信権を獲得する手段とを含み、上記調停回路は、上記複
数のラインインタフェース回路の上記要求レベル信号の
論理演算値に対して上記優先アドレスを上記優先制御バ
ス上に出力する手段と、上記複数のラインインタフェー
ス回路からの競合アドレスの論理演算値と上記優先アド
レスとを加算し上記調停アドレスとして上記送信権許可
バスに出力する手段とを含むことを特徴とする。
【０００６】また、本発明は、上記複数のラインインタ
フェース回路はそれぞれ、データ送信に先立ち送信要求
信号を出力するデータ送信部と、この送信要求信号に基
づき上記要求レベル信号を上記送信権要求バスに出力す
る競合アドレス送出回路とを含み、上記送信権要求バス
は上記複数のラインインタフェース回路からの信号の論
理演算値を取りその値を出力する手段を含み、上記調停
回路は、上記送信権要求バス上の上記要求レベル信号の
論理演算値を要求レベルとして出力する送信権要求レベ
ル検出回路と、この要求レベルに基づき上記優先アドレ
スを上記優先制御バス上に出力する優先アドレス送出回
路とを含み、上記競合アドレス送出回路は自回路に割当
られた自固有アドレスから上記優先制御バス上の上記優
先アドレスを減算して上記競合アドレスとして上記送信
権要求バスに出力する手段を含み、上記調停回路は上記
要求レベルに基づき上記優先制御バス上の上記優先アド
レスと上記送信権要求バス上の上記競合アドレスの論理
積値として信号レベルとを加算し調停アドレスとして上
記優先アドレス送出回路および上記送信権許可バス上に
出力する調停アドレス送出回路を含み、上記優先アドレ
ス送出回路は上記調停アドレスに「１」を加算して上記
優先アドレスとして出力する手段を含み、上記複数のラ
インインタフェース回路はそれぞれ上記送信要求信号に
基づき起動され上記送信権要求バス上の上記信号レベル
を監視し、自回路の競合アドレスとを順次に比較し不一
致のときには上記競合アドレス送出回路の出力を停止さ
せ一致のときには引続き出力させこの自回路の競合アド
レスとすべて一致し上記送信権許可バス上の調停アドレ
スと上記自固有アドレスとが一致したときに送信権許可
信号を出力する勝ち負け判定手段を含み、上記データ送
信部は上記送信権許可信号に基づきデータを上記データ
バスに送信する手段を含むことができる。
【０００７】さらに、本発明は、上記優先アドレス送出
回路は、複数のレジスタ群と、上記要求レベルに基づき
対応するレジスタの内容を出力する手段とを備えること
ができる。
【０００８】また、本発明は、上記送信権要求アドレス
検出回路は、上記優先アドレス送出回路の上記調停アド
レスの送出回数を保持し最低レベルの同一の信号レべル
を自然数Ｎ回数以上検出したときには要求レベル禁止指
示を上記優先制御アドレス送出回路に出力する手段を含
み、上記優先制御アドレス送出回路は、上記要求レベル
禁止指示に基づき上記優先制御バス上に上記要求レベル
に対応する要求禁止レベルビットを出力する手段を備
え、上記複数のラインインタフェース回路は、それぞれ
上記送信要求信号に基づき起動され上記優先制御バス上
の上記要求禁止レベルビットに基づき上記競合アドレス
送出回路の動作を停止させる要求禁止判定回路を備える
ことができる。
【０００９】さらに、本発明は、上記勝ち負け判定手段
は、上記要求レベル信号の論理演算値または上記信号レ
ベルと不一致のときには一致するまであらかじめ定めら
れた第一の周期でこの要求レベル信号または上記競合ア
ドレスの送出制御を行う手段を含むことができる。
【００１０】また、本発明は、上記勝ち負け判定手段
は、上記信号レベルと上記自固有アドレスとがすべて一
致し上記調停アドレスが所定時間以内に受信されないと
きにはあらかじめさだめられた第二の周期で上記要求レ
ベル信号の送出制御を行わせる手段を含むことができ
る。
【００１１】さらに、本発明は、上記データ送信部は、
上記データバスを介して他のラインインタフェース回路
が上記通信資源にアクセス中であることを認識して次の
送信要求信号を出力する手段を含むことができる。
【００１２】
【作用】同期回路は複数のラインインタフェース回路に
送受信タイミング信号を出力して同期をとらせる。複数
のラインインタフェース回路にそれぞれ優先制御バス、
送信権要求バスおよび送信許可バスを介して接続された
調停回路は上記送受信タイミング信号に基づき同期をと
ってラインインタフェース回路の通信資源に対するアク
セス競合を制御する。複数のラインインタフェース回路
はそれぞれ、要求レベル信号を送信権要求バス上に出力
し、入力する優先アドレスにより自固有アドレスを減算
し競合アドレスとして送信権要求バスに出力し、入力す
る調停アドレスに基づき送信権を獲得する。調停回路
は、複数のラインインタフェース回路の要求レベル信号
の論理演算値に対して優先アドレスを優先制御バス上に
出力し、複数のラインインタフェース回路からの競合ア
ドレスの論理演算値と優先アドレスとを加算し調停アド
レスとして送信権許可バスに出力する。
【００１３】以上によりラインインタフェース回路のア
クセス制御の均一化および公平化ができ、かつ優先要求
処理ができる。
【００１４】
【実施例】本発明の実施例について図面を参照して説明
する。図１は本発明一実施例共通アクセス制御装置のブ
ロック構成図である。
【００１５】図１において、共通アクセス制御装置は、
データバス４を介して通信資源を共有しデータバスを終
端する複数のラインインタフェース回路２０1 〜２０3
を備える。
【００１６】ここで本発明の特徴とするところは、ライ
ンインタフェース回路２０1 〜２０3 に送受信タイミン
グ信号を出力する同期回路３０と、ラインインタフェー
ス回路２０1 〜２０3 にそれぞれ優先制御バス１、送信
権要求バス２および送信許可バス３を介して接続されこ
の送受信タイミング信号に基づきラインインタフェース
回路２０1 〜２０3 の通信資源に対するアクセス競合を
制御する調停回路１０とを備え、ラインインタフェース
回路２０1 〜２０3 はそれぞれ、要求レベル信号を送信
権要求バス２上に出力する手段と、入力する優先アドレ
スにより自固有アドレスを減算し競合アドレスとして送
信権許可バス３に出力する手段と、入力する調停アドレ
スに基づき送信権を獲得する手段とを含み、調停回路１
０は、ラインインタフェース回路２０1 〜２０3 の要求
レベル信号の論理演算値に対して優先アドレスを優先制
御バス１上に出力する手段と、ラインインタフェース回
路２０1 〜２０3 からの競合アドレスの論理演算値と優
先アドレスとを加算し調停アドレスとして送信権許可バ
ス３に出力する手段とを含むことにある。
【００１７】また、ラインインタフェース回路２０1 〜
２０3 はそれぞれ、データ送信に先立ち送信要求信号を
出力するデータ送信部２６と、送信要求信号に基づき要
求レベル信号を送信権要求バス２に出力する競合アドレ
ス送出回路２３とを含み、送信権要求バス２はラインイ
ンタフェース回路２０1 〜２０3 からの信号の論理演算
値を取りその値を出力する手段を含み、調停回路１０
は、送信権要求バス２上の要求レベル信号の論理積値を
要求レベルとして出力する送信権要求レベル検出回路１
３と、要求レベルに基づき優先アドレスを優先制御バス
１上に出力する優先アドレス送出回路１１とを含み、競
合アドレス送出回路２３は自回路に割当られた自固有ア
ドレスから優先制御バス１上の優先アドレスを減算して
競合アドレスとして送信権要求バス２に出力する手段を
含み、調停回路１０は要求レベルに基づき優先制御バス
１上の優先アドレスと送信権要求バス２上の競合アドレ
スの論理演算値として信号レベルとを加算し調停アドレ
スとして優先アドレス送出回路１１および送信権許可バ
ス３上に出力する調停アドレス送出回路１２を含み、優
先アドレス送出回路１１は調停アドレスに「１」を加算
して優先アドレスとして出力する手段を含み、ラインイ
ンタフェース回路２０1 〜２０3 はそれぞれ送信要求信
号に基づき起動され送信権要求バス２上の信号レベルを
監視し、自回路の競合アドレスとを順次に比較し不一致
のときには競合アドレス送出回路２３の出力を停止させ
一致のときには引続き出力させこの自回路の競合アドレ
スとすべて一致し送信権許可バス３上の調停アドレスと
自固有アドレスとが一致したときに送信権許可信号を出
力する勝ち負け判定手段として勝ち負け判定回路２２、
排他的論理和回路２４および固有アドレスレジスタ２５
を含み、データ送信部２６は送信権許可信号に基づきデ
ータをデータバス４に送信する手段を含む。
【００１８】さらに、優先アドレス送出回路１１は、複
数のレジスタ群１４と、要求レベルに基づき対応するレ
ジスタの内容を出力する手段を含む。
【００１９】また、送信権要求レベル検出回路１３は、
優先アドレス送出回路１１の調停アドレスの送出回数を
保持し最低レベルの同一の信号レべルを自然数Ｎ回数以
上検出したときには要求レベル禁止指示を優先制御アド
レス送出回路１１に出力する手段を含み、優先制御アド
レス送出回路１１は、要求レベル禁止指示に基づき優先
制御バス１上に要求レベルに対応する要求禁止レベルビ
ットを出力する手段を含み、ラインインタフェース回路
２０1 〜２０3 はそれぞれ送信要求信号に基づき起動さ
れ優先制御バス１上の要求禁止レベルビットに基づき競
合アドレス送出回路２３の動作を停止させる要求禁止判
定回路２１を含む。
【００２０】さらに、勝ち負け判定回路２２は、要求レ
ベル信号の論理演算値または信号レベルと不一致のとき
には一致するまであらかじめ定められた第一の周期で要
求レベル信号または競合アドレスの送出制御を行う手段
を含む。
【００２１】また、勝ち負け判定手段２２は、信号レベ
ルと自固有アドレスとがすべて一致し調停アドレスが所
定時間以内に受信されないときにはあらかじめさだめら
れた第二の周期で要求レベル信号の送出制御を行う手段
を含む。
【００２２】さらに、データ送信部２６は、他のライン
インタフェース回路２０がデータバス４を介して通信資
源にアクセス中であることを認識し次の送信要求信号を
出力する手段を含む。
【００２３】このような構成の共通アクセス制御装置の
動作について説明する。図２は本発明の共通アクセス制
御装置の各バス上の信号のタイミングチャートである。
図３は本発明の共通アクセス制御装置のデータバスのデ
ータ送出開始のタイミングチャートである。図４は本発
明の共通アクセス制御装置の拡大したブロック構成図で
ある。
【００２４】図１および図２において、かりに、ライン
インタフェース回路２０1 とラインインタフェース回路
２０2 とから同時にアクセス要求を行った場合に、ライ
ンインタフェース回路２０1 を例にとり内部動作をみる
と、まずデータ送信部２６は、勝ち負け判定回路２２、
要求禁止判定回路２１および競合アドレス送出回路２３
に送信要求信号２０４を送出する。勝ち負け判定回路２
２は信号２０２を、また要求禁止判定回路２１は信号２
０３をアクティブにしてゲート２７を開にする。
【００２５】競合アドレス送出回路２３内の送出部２８
は、送信要求信号２０４により要求レベルおよび起動を
確認して要求レベル２０１をゲート２７を介して送信権
要求バス２に送出する。ゲート２７は、オープンコレク
タとなっており（トライステートデバイスでもよい）、
送信権要求バス２上では「１」と「０」とが競合した場
合には「０」が勝つものとなっている。
【００２６】ここで、ラインインタフェース回路２０1
とラインインタフェース回路２０2 とが同一レベルの要
求レベルである場合には、図２に示すように、「０１」
が順に送出される。勝ち負け判定回路２２では、自己が
送出した要求レベル信号２０１と送信権要求バス２上の
信号を比較して一致していればそのまま動作を続け、負
ければビット送出を中断する。
【００２７】調停回路１０内の送信権要求レベル検出回
路１３は、送信権要求バス２上の要求有りと要求レベル
とを検出し信号線１０２を介して検出結果を優先アドレ
ス送出回路１１に出力する。優先アドレス送出回路１１
は、検出結果によりレジスタ群１４から一つを選択し、
そのレジスタの内容を図２に示すようなタイミングで優
先制御バス１に送出する。
【００２８】かりに、優先制御バス１に「０１Ｈ」（Ｈ
ＥＸ）が送出されたとすると、ラインインタフェース回
路２０1 の競合アドレス送出回路２３では、優先制御バ
ス１の信号値から固有アドレスレジスタ２５のアドレス
値「０１０１」を減算し減算結果「０１００」を送出部
２８を経由して送信権要求バス２に順々に送出する。ラ
インインタフェース回路２０2 でも同様に「０１Ｈ」よ
りアドレス値「０１１０」を減算して「０１０１」を送
信権要求バス２上に順々に送出する。
【００２９】勝ち負け判定回路２２では、送信権要求バ
ス２上のアドレス「０１００」とアドレス「０１０１」
との競合を判定し自己が送出したアドレスと競合結果が
一致すればそのままアドレスを送出させ不一致であれば
送出を中断させる。この場合に最終ビットが競合するこ
とになり、アドレス「０１００」、すなわちラインイン
タフェース回路２０1 が勝ち残った回路となる。
【００３０】次に、調停回路１０内の調停アドレス送出
回路１２では、送信権要求バス２上の信号「０１００」
と優先制御バス１上の信号「０１Ｈ」とを加算して加算
結果信号「０１０１」を送信権許可バス３上に送出する
とともに信号線１０１を介して優先アドレス送出回路１
１に送出し、さらに、今回の要求レベルに対して送信権
許可バス３に調停アドレスを送出したことを信号線１０
４を介して送信権要求レベル検出回路１３に通知する。
【００３１】ラインインタフェース回路２０1 では、勝
ち負け判定回路２２でタイミング補正された優先制御バ
ス１の信号と固有アドレス値とを比較回路２４で比較し
て一致していればデータ送信部２６に送信権許可信号２
０５を送出する。これによりデータ送信部２６はデータ
バス４上にデータを送出することができる。
【００３２】調停回路１０の優先アドレス送出回路１１
では、今回送出した調停アドレス値「０１０１」に
「１」を加算して「０１１０」としてレジスタ群１４に
保持して置く。
【００３３】次回の競合動作においては、優先制御バス
１上に「０１１０」＝「０６Ｈ」を送出することでアク
セスアドレス「０１１０」が最優先となり、今回許可が
与えられたアクセスアドレス「０１０１」は競合アドレ
ス「１１１１」となり重みが付けられる。
【００３４】また、送信権要求バス２上の要求レベルを
「００」、「０１」、「１０」の３レベルとした場合
に、送信権要求レベル検出回路１３は、その各レベルご
との要求を確認して、信号線１０２を介して検出結果を
優先アドレス送出回路１１に通知し、優先アドレス送出
回路１１はこの検出結果に基づきレジスタ群１４を選択
する。レジスタ群１４は、各要求レベル対応に具備され
それぞれのレベルの優先アドレスを保持しているものと
する。これにより調停回路１０は、各ラインインタフェ
ース回路２０の要求に対して、要求レベル対応の優先ア
ドレスを優先制御バス１上に送出する。
【００３５】しかし、このままでは要求レベルに「０」
がおおいものが必ず競合に勝ち残るために、送信権要求
レベル検出回路１３では、例として「００」レベル要求
に対して前回までＮ回（Ｎは自然数）以上調停アドレス
を送出していた場合には今回「００」レベル以外のライ
ンインタフェース回路２０に送信権要求バス２を使用さ
せるために、信号線１０５を介して優先アドレス送出回
路１１に「００」レベル禁止指示を行う。
【００３６】禁止指示を受けた優先アドレス送出回路１
１は、優先制御バス１上の要求禁止レベルビットに「０
０」を送出する（各要求レベルに対して禁止ビットを具
備している。）。各ラインインタフェース回路２０の要
求禁止判定回路２１では、送信部要求信号２０４による
起動時にその要求起動レベルが禁止ビットと一致した場
合には、信号２０３によりゲート２７を閉じる。これに
より、「００」以外の送信権要求バス２上の要求は「０
０」に妨げられず調停される。
【００３７】以上一連の動作について競合アドレス送出
回路は、送信要求起動が続く限り調停アドレスを受信す
るまで周期的に動作し、送信権要求バス２上の要求レベ
ルで負けた場合にはすぐに次の要求レベル送出タイミン
グにアクセスを再開し、また競合アドレスで負けた場合
にもすぐに次の要求レベルタイミングにアクセスを再開
する。
【００３８】さらに、要求レベルと競合アドレスとの両
者に勝った場合には、調停アドレスが自分のアクセスア
ドレスと一致するまで待っているか、またはあるタイマ
値をもって一定以上調停アドレスがこない場合には、送
信権要求バス２にアクセスする。
【００３９】これは、例として図４に示すように、図１
の構成の装置が二つある場合に、各装置では必ず要求レ
ベルと競合アドレスとの勝者が存在しており、調停回路
からの調停アドレスを待っている。しかし、データバス
４は１ラインインタフェース回路２０しか使用できない
ために、あるタイマ値をもって再び送信権要求バス２に
アクセスを再開させている。
【００４０】次に、図３に示すように、データバス４を
有効に利用するために、調停回路１０では、データバス
４のデータ送出開始タイミングを監視しており、あるラ
インインタフェース回路２０がデータを送出したらすぐ
に送信権要求バス２上の競合アドレスに基づき次回にデ
ータバス４を使用するラインインタフェース回路２０に
調停アドレスを先行して送出している。ラインインタフ
ェース回路２０はデータバス４を使用終了時に調停アド
レスを受信したものが新たなバス使用者であることが判
定される。
【００４１】
【発明の効果】以上説明したように、本発明は、以下に
示すような優れた効果がある。
【００４２】 ラインインタフェース回路のアクセス
制御を均一かつ公平化できる。
【００４３】 これにより優先要求処理を公平に行う
ことができる。
【００４４】 アドレスビットおよび要求レベルビッ
トを増やすことにより大規模なシステムを実現できる。
【００４５】 グループ間にわたる共通バスへのアク
セス制御ができる。
【００４６】 データバスを有効に使用できる。
【図面の簡単な説明】
【図１】本発明一実施例共通アクセス制御装置のブロッ
ク構成図。
【図２】本発明の共通アクセス制御装置の各バス上の信
号のタイミングチャート。
【図３】本発明の共通アクセス制御装置のデータバスの
データ送出開始のタイミングチャート。
【図４】本発明の共通アクセス制御装置の拡張したブロ
ック構成図。
【符号の説明】
１ 優先制御バス ２ 送信権要求バス ３ 送信権許可バス ４ データバス １０ 調停回路 １１ 優先アドレス送出回路 １２ 調停アドレス送出回路 １３ 送信権要求レベル検出回路 １４ レジスタ群 ２０1 〜２０3 ラインインタフェース回路 ２１ 要求禁止判定回路 ２２ 勝ち負け判定回路 ２３ 競合アドレス送出回路 ２４ 比較回路 ２５ 固有アドレスレジスタ ２６ データ送信部 ２７ ゲート ２８ 送出部 ３０ 同期回路 ４０ マスタ １０１〜１０５ 信号線 ２０１ 要求レベル ２０２、２０３ 信号 ２０４ 送信要求信号 ２０５ 送信権許可信号
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 8020−5Ｋ Ｈ０４Ｌ 13/00 ３０５ Ｄ

Claims (7)

    【特許請求の範囲】
  1. 【請求項１】 データバスを介して通信資源を共有しデ
    ータバスを終端する複数のラインインタフェース回路を
    備えた共通アクセス制御装置において、 上記複数のラインインタフェース回路に送受信タイミン
    グ信号を出力する同期回路と、上記複数のラインインタ
    フェース回路にそれぞれ優先制御バス、送信権要求バス
    および送信権許可バスを介して接続されこの送受信タイ
    ミング信号に基づきこのラインインタフェース回路の上
    記通信資源に対するアクセス競合を制御する調停回路と
    を備え、 上記複数のラインインタフェース回路はそれぞれ、要求
    レベル信号を上記送信権要求バス上に出力する手段と、
    入力する優先アドレスにより自固有アドレスを減算し競
    合アドレスとして上記送信権要求バスに出力する手段
    と、入力する調停アドレスに基づき送信権を獲得する手
    段とを含み、 上記調停回路は、上記複数のラインインタフェース回路
    の上記要求レベル信号の論理演算値に対して上記優先ア
    ドレスを上記優先制御バス上に出力する手段と、上記複
    数のラインインタフェース回路からの競合アドレスの論
    理演算値と上記優先アドレスとを加算し上記調停アドレ
    スとして上記送信権許可バスに出力する手段とを含むこ
    とを特徴とする共通アクセス制御装置。
  2. 【請求項２】 上記複数のラインインタフェース回路は
    それぞれ、データ送信に先立ち送信要求信号を出力する
    データ送信部と、この送信要求信号に基づき上記要求レ
    ベル信号を上記送信権要求バスに出力する競合アドレス
    送出回路とを含み、 上記送信権要求バスは上記複数のラインインタフェース
    回路からの信号の論理演算値を取りその値を出力する手
    段を含み、 上記調停回路は、上記送信権要求バス上の上記要求レベ
    ル信号の論理演算値を要求レベルとして出力する送信権
    要求レベル検出回路と、この要求レベルに基づき上記優
    先アドレスを上記優先制御バス上に出力する優先アドレ
    ス送出回路とを含み、 上記競合アドレス送出回路は自回路に割当られた自固有
    アドレスから上記優先制御バス上の上記優先アドレスを
    減算して上記競合アドレスとして上記送信権要求バスに
    出力する手段を含み、 上記調停回路は上記要求レベルに基づき上記優先制御バ
    ス上の上記優先アドレスと上記送信権要求バス上の上記
    競合アドレスの論理演算値として信号レベルとを加算し
    調停アドレスとして上記優先アドレス送出回路および上
    記送信権許可バス上に出力する調停アドレス送出回路を
    含み、 上記優先アドレス送出回路は上記調停アドレスに「１」
    を加算して上記優先アドレスとして出力する手段を含
    み、 上記複数のラインインタフェース回路はそれぞれ上記送
    信要求信号に基づき起動され上記送信権要求バス上の上
    記信号レベルを監視し、自回路の競合アドレスとを順次
    に比較し不一致のときには上記競合アドレス送出回路の
    出力を停止させ一致のときには引続き出力させこの自回
    路の競合アドレスとすべて一致し上記送信権許可バス上
    の調停アドレスと上記自固有アドレスとが一致したとき
    に送信権許可信号を出力する勝ち負け判定手段を含み、 上記データ送信部は上記送信権許可信号に基づきデータ
    を上記データバスに送信する手段を含む請求項１記載の
    共通アクセス制御装置。
  3. 【請求項３】 上記優先アドレス送出回路は、複数のレ
    ジスタ群と、上記要求レベルに基づき対応するレジスタ
    の内容を出力する手段とを備え請求項２記載の共通アク
    セス制御装置。
  4. 【請求項４】 上記送信権要求アドレス検出回路は、上
    記優先アドレス送出回路の上記調停アドレスの送出回数
    を保持し同一の信号レべルを自然数Ｎ回数以上検出した
    ときには要求レベル禁止指示を上記優先制御アドレス送
    出回路に出力する手段を含み、上記優先制御アドレス送
    出回路は、上記要求レベル禁止指示に基づき上記優先制
    御バス上に上記要求レベルに対応する要求禁止レベルビ
    ットを出力する手段を備え、上記複数のラインインタフ
    ェース回路は、それぞれ上記送信要求信号に基づき起動
    され上記優先制御バス上の上記要求禁止レベルビットに
    基づき上記競合アドレス送出回路の動作を停止させる要
    求禁止判定回路を備え請求項２記載の共通アクセス制御
    装置。
  5. 【請求項５】 上記勝ち負け判定手段は、上記要求レベ
    ル信号の論理演算値または上記信号レベルと不一致のと
    きには一致するまであらかじめ定められた第一の周期で
    この要求レベル信号または上記競合アドレスの送出制御
    を行う手段を含む請求項２記載の共通アクセス制御装
    置。
  6. 【請求項６】 上記勝ち負け判定手段は、上記信号レベ
    ルと上記自固有アドレスとがすべて一致し上記調停アド
    レスが所定時間以内に受信されないときにはあらかじめ
    さだめられた第二の周期で上記要求レベル信号の送出制
    御を行わせる手段を含む請求項２記載の共通アクセス制
    御装置。
  7. 【請求項７】 上記データ送信部は、上記データバスを
    介して他のラインインタフェース回路が上記通信資源に
    アクセス中であることを認識して次の送信要求信号を出
    力する手段を含む請求項２記載の共通アクセス制御装
    置。
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