JPH05176355A - ディジタル加入者ライン回路 - Google Patents
ディジタル加入者ライン回路Info
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- JPH05176355A JPH05176355A JP4152089A JP15208992A JPH05176355A JP H05176355 A JPH05176355 A JP H05176355A JP 4152089 A JP4152089 A JP 4152089A JP 15208992 A JP15208992 A JP 15208992A JP H05176355 A JPH05176355 A JP H05176355A
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- 238000012546 transfer Methods 0.000 claims abstract description 45
- 238000001514 detection method Methods 0.000 claims description 36
- 238000012937 correction Methods 0.000 claims description 16
- 230000000903 blocking effect Effects 0.000 claims description 6
- 230000005540 biological transmission Effects 0.000 description 7
- 238000010586 diagram Methods 0.000 description 4
- 238000013459 approach Methods 0.000 description 1
- 238000004891 communication Methods 0.000 description 1
- 238000005259 measurement Methods 0.000 description 1
- 230000000717 retained effect Effects 0.000 description 1
- 230000000630 rising effect Effects 0.000 description 1
- 230000001360 synchronised effect Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04Q—SELECTING
- H04Q11/00—Selecting arrangements for multiplex systems
- H04Q11/04—Selecting arrangements for multiplex systems for time-division multiplexing
- H04Q11/0428—Integrated services digital network, i.e. systems for transmission of different types of digitised signals, e.g. speech, data, telecentral, television signals
- H04Q11/0435—Details
- H04Q11/0442—Exchange access circuits
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04J—MULTIPLEX COMMUNICATION
- H04J3/00—Time-division multiplex systems
- H04J3/02—Details
- H04J3/06—Synchronising arrangements
- H04J3/062—Synchronisation of signals having the same nominal but fluctuating bit rates, e.g. using buffers
- H04J3/0626—Synchronisation of signals having the same nominal but fluctuating bit rates, e.g. using buffers plesiochronous multiplexing systems, e.g. plesiochronous digital hierarchy [PDH], jitter attenuators
- H04J3/0629—Synchronisation of signals having the same nominal but fluctuating bit rates, e.g. using buffers plesiochronous multiplexing systems, e.g. plesiochronous digital hierarchy [PDH], jitter attenuators in a network, e.g. in combination with switching or multiplexing, slip buffers
Landscapes
- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Computer Hardware Design (AREA)
- Signal Processing (AREA)
- Interface Circuits In Exchanges (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Abstract
(57)【要約】
【目的】 スリップ期間中のデータ損失がないディジタ
ル加入者ライン回路を提供することを目的とする。 【構成】 ディジタル加入者ライン回路はＩＳＤＮ加入
者をＳＬＤシステムにより動作するＳＬＤインターフェ
ースからなるディジタル交換の中継側に接続する。加入
者ライン回路は更に転送タイムウィンドウ中、ＳＬＤイ
ンターフェースのＳＬラインの入力及び出力タイムスロ
ットと、ディジタル交換の出力又は入力中継のそれに割
当てられたタイムスロット間のデータ信号を転送する転
送装置を含む。加入者ライン回路は転送タイムウィンド
ウからスリップする入力又は出力中継タイムスロットを
検出するスリップ検出手段からなる。スリップ検出手段
は、データが１つの転送方向にスキップされ、データが
他の転送方向に繰返されるよう、スリップの検出に応じ
て転送装置を制御するスリップ補正手段を制御する。
ル加入者ライン回路を提供することを目的とする。 【構成】 ディジタル加入者ライン回路はＩＳＤＮ加入
者をＳＬＤシステムにより動作するＳＬＤインターフェ
ースからなるディジタル交換の中継側に接続する。加入
者ライン回路は更に転送タイムウィンドウ中、ＳＬＤイ
ンターフェースのＳＬラインの入力及び出力タイムスロ
ットと、ディジタル交換の出力又は入力中継のそれに割
当てられたタイムスロット間のデータ信号を転送する転
送装置を含む。加入者ライン回路は転送タイムウィンド
ウからスリップする入力又は出力中継タイムスロットを
検出するスリップ検出手段からなる。スリップ検出手段
は、データが１つの転送方向にスキップされ、データが
他の転送方向に繰返されるよう、スリップの検出に応じ
て転送装置を制御するスリップ補正手段を制御する。
Description
【０００１】
【産業上の利用分野】本発明はＳＬＤシステムにより動
作するＳＬＤインターフェースと、転送タイムウィンド
ウ中、ＳＬＤインターフェースのＳＬラインの入力及び
出力タイムスロット間のデータ信号とディジタル交換の
出力又は入力中継（ハイウェイ）のそれに割当てられた
タイムスロットとを交換する転送装置とからなり、ＩＳ
ＤＮ加入者をディジタル交換の中継側に接続するディジ
タル加入者ライン回路に係る。
作するＳＬＤインターフェースと、転送タイムウィンド
ウ中、ＳＬＤインターフェースのＳＬラインの入力及び
出力タイムスロット間のデータ信号とディジタル交換の
出力又は入力中継（ハイウェイ）のそれに割当てられた
タイムスロットとを交換する転送装置とからなり、ＩＳ
ＤＮ加入者をディジタル交換の中継側に接続するディジ
タル加入者ライン回路に係る。
【０００２】
【従来の技術】一般的に公知の標準ＳＬＤインターフェ
ースはディジタル交換の拡張側に用いられ、いわゆる
「マスター」モードで動作する。このモードにおいて、
ＳＬＤインターフェースの内部ＳＣＬクロック信号はＳ
ＬＤデータ信号が伝送される時タイミングを制御する。
ースはディジタル交換の拡張側に用いられ、いわゆる
「マスター」モードで動作する。このモードにおいて、
ＳＬＤインターフェースの内部ＳＣＬクロック信号はＳ
ＬＤデータ信号が伝送される時タイミングを制御する。
【０００３】かかるＳＬＤインターフェースがディジタ
ル交換の中継側で用いられる時、ＳＬＤインターフェー
スのデータ伝送を制御するＳＬＤインターフェースの内
部ＳＣＬクロック信号がディジタル交換の側の中継イン
ターフェースを制御するディジタル交換クロック信号と
同期しないので問題が発生する。問題はそれ自体いわゆ
るスリップとして発生する。即ちディジタル交換の出力
又は入力中継のタイムスロットは転送タイムウィンドウ
を越えて延在し、これによりＳＬＤインターフェースの
ＳＬラインの入力及び出力タイムスロットと、ディジタ
ル交換の出力又は入力中継の各割当てられたタイムスロ
ット間のデータ信号の正しい転送が可能でなくなる。デ
ータ損失は屡々スリップ期間中に生じる。
ル交換の中継側で用いられる時、ＳＬＤインターフェー
スのデータ伝送を制御するＳＬＤインターフェースの内
部ＳＣＬクロック信号がディジタル交換の側の中継イン
ターフェースを制御するディジタル交換クロック信号と
同期しないので問題が発生する。問題はそれ自体いわゆ
るスリップとして発生する。即ちディジタル交換の出力
又は入力中継のタイムスロットは転送タイムウィンドウ
を越えて延在し、これによりＳＬＤインターフェースの
ＳＬラインの入力及び出力タイムスロットと、ディジタ
ル交換の出力又は入力中継の各割当てられたタイムスロ
ット間のデータ信号の正しい転送が可能でなくなる。デ
ータ損失は屡々スリップ期間中に生じる。
【０００４】
【発明が解決しようとする課題】本発明の目的は上記問
題が避けられる前述のタイプのディジタル加入者ライン
回路を提供することである。
題が避けられる前述のタイプのディジタル加入者ライン
回路を提供することである。
【０００５】
【課題を解決するための手段】本発明により、本目的は
加入者ライン回路は転送タイムウィンドウから入力又は
出力中継のタイムスロットのスリップを検出するスリッ
プ検出手段からなり、スリップ検出手段により制御さ
れ、スリップの検出に応じて転送装置を制御するスリッ
プ補正手段を含み、データは１つのデータ転送方向にス
キップされ、データは他のデータ転送方向に繰返される
ことにより達成される。
加入者ライン回路は転送タイムウィンドウから入力又は
出力中継のタイムスロットのスリップを検出するスリッ
プ検出手段からなり、スリップ検出手段により制御さ
れ、スリップの検出に応じて転送装置を制御するスリッ
プ補正手段を含み、データは１つのデータ転送方向にス
キップされ、データは他のデータ転送方向に繰返される
ことにより達成される。
【０００６】これは、スリップが正しく取扱われる利点
を提供し、これはデータの損失又は繰返しがデータが伝
送されるシーケンスを変化させないことを意味する。更
に、単一スリップ期間でデータ損失及びデータ繰返しは
非常に小さい。本発明の更なる実施例では、転送時間ウ
ィンドウの下限が入力タイムスロットの最終データチャ
ネルの終りに対応し、その上限がＳＬラインの出力タイ
ムスロットでの第１のデータチャネルの初めに対応す
る。
を提供し、これはデータの損失又は繰返しがデータが伝
送されるシーケンスを変化させないことを意味する。更
に、単一スリップ期間でデータ損失及びデータ繰返しは
非常に小さい。本発明の更なる実施例では、転送時間ウ
ィンドウの下限が入力タイムスロットの最終データチャ
ネルの終りに対応し、その上限がＳＬラインの出力タイ
ムスロットでの第１のデータチャネルの初めに対応す
る。
【０００７】本発明の更なる実施例では、スリップ検出
基準は転送タイムウィンドウの下又は上限に対応し、ス
リップ検出手段はスリップ検出基準が中継のタイムスロ
ットに一致する時出力信号を発生し、スリップ検出基準
スイッチ回路は該出力信号に応じて電流基準を２つのス
リップ検出基準の他の一つに切換えるのに役立つ。上記
が用いられる時、データはデータ損失及びデータ繰返し
が最小化されるようスリップ期間当たりにつき１度だけ
スキップされ、繰返される必要がある。
基準は転送タイムウィンドウの下又は上限に対応し、ス
リップ検出手段はスリップ検出基準が中継のタイムスロ
ットに一致する時出力信号を発生し、スリップ検出基準
スイッチ回路は該出力信号に応じて電流基準を２つのス
リップ検出基準の他の一つに切換えるのに役立つ。上記
が用いられる時、データはデータ損失及びデータ繰返し
が最小化されるようスリップ期間当たりにつき１度だけ
スキップされ、繰返される必要がある。
【０００８】この最小化は、スリップ補正手段は、ＳＬ
Ｄクロック信号より速いシステムクロック信号で、電流
スリップ検出基準が転送タイムウィンドウの上限に対応
し、又はＳＬＤクロック信号より遅いシステムクロック
信号で電流スリップ検出基準が転送タイムウィンドウの
下限に対応する場合に、スリップ検出手段の出力信号に
応じて転送装置でデータスキッピング及びデータ繰返し
を阻止する阻止手段からなることにより得られる。
Ｄクロック信号より速いシステムクロック信号で、電流
スリップ検出基準が転送タイムウィンドウの上限に対応
し、又はＳＬＤクロック信号より遅いシステムクロック
信号で電流スリップ検出基準が転送タイムウィンドウの
下限に対応する場合に、スリップ検出手段の出力信号に
応じて転送装置でデータスキッピング及びデータ繰返し
を阻止する阻止手段からなることにより得られる。
【０００９】本発明の実施例によれば、転送装置はＳＬ
Ｄインターフェースに拡張されたＳＬＤレジスタからな
り、レジスタ入力はＳＬラインの入力タイムスロット
に、データ信号を供給され、ＳＬラインの出力タイムス
ロット用データ信号はその出力からタップされ、ディジ
タル交換に拡張されたシステムレジスタを含み、そのシ
ステムレジスタの出力にディジタル交換の出力中継が接
続され、レジスタは２組の転送ラインで相互接続され、
システムレジスタの入力はスリップ補正手段により制御
されたスイッチ回路の出力に接続され、システムレジス
タの出力はスイッチ回路の入力に接続され、ディジタル
交換の入力中継はスイッチ回路の他の入力に接続され
る。
Ｄインターフェースに拡張されたＳＬＤレジスタからな
り、レジスタ入力はＳＬラインの入力タイムスロット
に、データ信号を供給され、ＳＬラインの出力タイムス
ロット用データ信号はその出力からタップされ、ディジ
タル交換に拡張されたシステムレジスタを含み、そのシ
ステムレジスタの出力にディジタル交換の出力中継が接
続され、レジスタは２組の転送ラインで相互接続され、
システムレジスタの入力はスリップ補正手段により制御
されたスイッチ回路の出力に接続され、システムレジス
タの出力はスイッチ回路の入力に接続され、ディジタル
交換の入力中継はスイッチ回路の他の入力に接続され
る。
【００１０】スリップ検出及びスリップ補正手段の簡単
な実施例は、ＳＤｘラインで入手出来る信号と、その信
号から得られたＳＬＤインターフェースクロック信号と
を供給される第１のカウンタと、中継のフレームと同期
信号と共にクロック信号を供給され、シフトレジスタ
と、スイッチ回路用制御信号を発生する発生器によりカ
ウンタの出力に接続された第２のカウンタとにより構成
され、発生器は、カウンタのカウントを比較する比較回
路と、比較の結果に応じて制御信号を発生する回路とか
らなる。
な実施例は、ＳＤｘラインで入手出来る信号と、その信
号から得られたＳＬＤインターフェースクロック信号と
を供給される第１のカウンタと、中継のフレームと同期
信号と共にクロック信号を供給され、シフトレジスタ
と、スイッチ回路用制御信号を発生する発生器によりカ
ウンタの出力に接続された第２のカウンタとにより構成
され、発生器は、カウンタのカウントを比較する比較回
路と、比較の結果に応じて制御信号を発生する回路とか
らなる。
【００１１】
【実施例】本発明を以下図面を参照して詳細に説明す
る。総合サービスディジタル網のＩＳＤＮ加入者のディ
ジタル交換への接続に対して、一般的にＳＬＤインター
フェースからなるディジタル加入者ライン回路が用いら
れる。標準ＳＬＤインターフェースはＳＬＤインターフ
ェースからなる他の装置を有する５１２Ｋビット／秒の
半二重通信を提供する。２５６Ｋビット／秒のうち１２
８Ｋビット／秒はＢチャネルと呼ばれる音声／データチ
ャネルに割当てられる。残留帯域幅は通常いわゆる制御
信号及び状態信号のＤチャネル及び種々の伝送のデータ
に対し用いられる。ＳＬＤインターフェースは３つのラ
イン、即ち以下でＳＬｘラインとして示す全二重２８Ｋ
ビット／秒データライン、以下でＳＣＬクロック信号と
呼ぶ５１２ＫＨｚ伝送クロック信号及び以下でＳＤｘと
呼ぶ８ＫＨｚデータラインからなる。
る。総合サービスディジタル網のＩＳＤＮ加入者のディ
ジタル交換への接続に対して、一般的にＳＬＤインター
フェースからなるディジタル加入者ライン回路が用いら
れる。標準ＳＬＤインターフェースはＳＬＤインターフ
ェースからなる他の装置を有する５１２Ｋビット／秒の
半二重通信を提供する。２５６Ｋビット／秒のうち１２
８Ｋビット／秒はＢチャネルと呼ばれる音声／データチ
ャネルに割当てられる。残留帯域幅は通常いわゆる制御
信号及び状態信号のＤチャネル及び種々の伝送のデータ
に対し用いられる。ＳＬＤインターフェースは３つのラ
イン、即ち以下でＳＬｘラインとして示す全二重２８Ｋ
ビット／秒データライン、以下でＳＣＬクロック信号と
呼ぶ５１２ＫＨｚ伝送クロック信号及び以下でＳＤｘと
呼ぶ８ＫＨｚデータラインからなる。
【００１２】図１において、ＳＬｘ及びＳＤｘラインの
信号は一番上に示されるＳＤｘラインの信号は入力デー
タＳＬＤinの期間と出力データＳＬＤout の期間を画成
する。図１の２行目に、入力及び出力ＢチャネルＢ１及
びＢ２が示される。入力及び出力Ｂチャネル間の空間は
Ｄチャネル及び同期、制御及び状態信号により得られ
る。これらの信号は、本発明を理解するのに重要でない
ので示されない。
信号は一番上に示されるＳＤｘラインの信号は入力デー
タＳＬＤinの期間と出力データＳＬＤout の期間を画成
する。図１の２行目に、入力及び出力ＢチャネルＢ１及
びＢ２が示される。入力及び出力Ｂチャネル間の空間は
Ｄチャネル及び同期、制御及び状態信号により得られ
る。これらの信号は、本発明を理解するのに重要でない
ので示されない。
【００１３】現在まで、加入者ライン回路は延長側に用
いられ、マスターモードであるように動作する。ＳＣＬ
及びＳＤｘ信号は加入者ライン回路で発生される。ＳＤ
ｘ信号が低レベルを有する場合、ＳＬｘ出力回路は開放
され、データが発生される。しかし、従来のＳＬＤイン
ターフェースがディジタル中継交換の中継側に用いられ
るべき場合、下記の信号に依然考慮さるべきである。
２，０４８ＭＨｚシステムクロック信号は以下にＣＬク
ロック信号は呼ばれ、入力中継のデータ信号はＨＷＩ信
号と呼ばれ、出力中継用データ信号はＨＷＯ信号と呼ば
れ、フレーム同期信号はＦＳＳ信号と呼ばれる。
いられ、マスターモードであるように動作する。ＳＣＬ
及びＳＤｘ信号は加入者ライン回路で発生される。ＳＤ
ｘ信号が低レベルを有する場合、ＳＬｘ出力回路は開放
され、データが発生される。しかし、従来のＳＬＤイン
ターフェースがディジタル中継交換の中継側に用いられ
るべき場合、下記の信号に依然考慮さるべきである。
２，０４８ＭＨｚシステムクロック信号は以下にＣＬク
ロック信号は呼ばれ、入力中継のデータ信号はＨＷＩ信
号と呼ばれ、出力中継用データ信号はＨＷＯ信号と呼ば
れ、フレーム同期信号はＦＳＳ信号と呼ばれる。
【００１４】２，０４８ＭＨｚＣＬクロック信号は主ク
ロック信号として用いられる。中継インターフェースの
全ての時間間隔信号は該クロック信号から得られる。Ｆ
ＳＳ信号はタイミング用に、即ちＰＣＭフレームの開始
を示す為に用いられる。ＳＬＰインターフェースのＢチ
ャネルは多くの利用されるＢチャネルに対応する多くの
タイムスロットが用いられる２Ｍビット／秒中継で多重
化される。
ロック信号として用いられる。中継インターフェースの
全ての時間間隔信号は該クロック信号から得られる。Ｆ
ＳＳ信号はタイミング用に、即ちＰＣＭフレームの開始
を示す為に用いられる。ＳＬＰインターフェースのＢチ
ャネルは多くの利用されるＢチャネルに対応する多くの
タイムスロットが用いられる２Ｍビット／秒中継で多重
化される。
【００１５】しかし、従来技術ＳＬＤインターフェース
が中継側で用いられる場合、スリップは生じてよい。こ
のスリップは、ＳＤｘ信号から得られたＳＬＤインター
フェースの内部クロック信号でありＳＬＤインターフェ
ースのデータ伝送を制御するＳＣＬクロックと、加入者
ライン回路の中継インターフェースを制御するシステム
クロック信号との間の非同期性により生じる。スリップ
が生じる時、データ損失又はデータ繰返しがある。スリ
ップが正確に取扱われるべきであることは明らかであ
る。この為、スリップは送信及び受信方向の両方に同時
に制御される。スリップが生じる場合、データは一方向
にスキップされ、他方向に繰返される。ＳＬＤインター
フェースがマスターモードで用いられる時、スリップが
生じないことは明らかである。
が中継側で用いられる場合、スリップは生じてよい。こ
のスリップは、ＳＤｘ信号から得られたＳＬＤインター
フェースの内部クロック信号でありＳＬＤインターフェ
ースのデータ伝送を制御するＳＣＬクロックと、加入者
ライン回路の中継インターフェースを制御するシステム
クロック信号との間の非同期性により生じる。スリップ
が生じる時、データ損失又はデータ繰返しがある。スリ
ップが正確に取扱われるべきであることは明らかであ
る。この為、スリップは送信及び受信方向の両方に同時
に制御される。スリップが生じる場合、データは一方向
にスキップされ、他方向に繰返される。ＳＬＤインター
フェースがマスターモードで用いられる時、スリップが
生じないことは明らかである。
【００１６】図１は可能なスリップ状態を示す。時点Ｍ
１で、ＳＬｘラインのデータは利用され、一方時点Ｍ３
で、このデータはＨＷＯ中継のタイムスロットでＳＬｘ
ラインで利用可能なデータを引継ぐのに必要である。時
間Ｍ２で、データは必要であり、一方ＨＷＩ中継から引
継がれるべきデータは時点Ｍ４まで利用可能でない。デ
ータの損失を伴なうスリップが生じる。
１で、ＳＬｘラインのデータは利用され、一方時点Ｍ３
で、このデータはＨＷＯ中継のタイムスロットでＳＬｘ
ラインで利用可能なデータを引継ぐのに必要である。時
間Ｍ２で、データは必要であり、一方ＨＷＩ中継から引
継がれるべきデータは時点Ｍ４まで利用可能でない。デ
ータの損失を伴なうスリップが生じる。
【００１７】図２及び３はＳＬＤシステムと、中継シス
テムがＳＬＤシステムより速い場合のディジタル交換間
の転送機構を示す。これは中継がＳＬＤインターフェー
スが発生しうるデータより多くを必要とすることを意味
する。図２及び３の第１のラインはＳＬｘラインのデー
タを示す。参照文字ｉはデータａ，ｂ，ｃ又はｄが入力
データであることを示し、一方参照文字ｏはデータｒ，
ｓ又はｕが出力データであることを示す。図２及び３の
ライン２及び３は夫々中継ＨＷＯ及びＨＷＩのデータ信
号を示す。
テムがＳＬＤシステムより速い場合のディジタル交換間
の転送機構を示す。これは中継がＳＬＤインターフェー
スが発生しうるデータより多くを必要とすることを意味
する。図２及び３の第１のラインはＳＬｘラインのデー
タを示す。参照文字ｉはデータａ，ｂ，ｃ又はｄが入力
データであることを示し、一方参照文字ｏはデータｒ，
ｓ又はｕが出力データであることを示す。図２及び３の
ライン２及び３は夫々中継ＨＷＯ及びＨＷＩのデータ信
号を示す。
【００１８】ＳＬラインと中継間のデータ転送に対して
転送タイムウィンドウを用いる後述の転送装置が用いら
れる。図示の実施例では、転送タイムウィンドウはＳＬ
ｘラインの入力及び出力データ間に空間があるよう選択
され、即ち転送タイムウィンドウの下限は入力タイムス
ロットでの最終データチャネルＢ２の終り（図１のＭ
２）に対応し、ＳＬｘラインの出力タイムスロットでの
第１のデータチャネルＢ１の初め（図１のＭ２）に対応
する。
転送タイムウィンドウを用いる後述の転送装置が用いら
れる。図示の実施例では、転送タイムウィンドウはＳＬ
ｘラインの入力及び出力データ間に空間があるよう選択
され、即ち転送タイムウィンドウの下限は入力タイムス
ロットでの最終データチャネルＢ２の終り（図１のＭ
２）に対応し、ＳＬｘラインの出力タイムスロットでの
第１のデータチャネルＢ１の初め（図１のＭ２）に対応
する。
【００１９】スリップの場合を正確に取扱うのに、加入
者ライン回路は下記で説明されるスリップ検出及びスリ
ップ補正手段からなる。中継の割当てられたタイムスロ
ットの１つによる転送タイムウィンドウからの「スリッ
ピング」はスリップの為の基準として用いられる。スリ
ップがスリップ検出及びスリップ補正手段で検出される
時、データは１つのデータ転送方向にスキップされ、一
方他の方向にデータは繰返されることで補正される。結
果としてデータ伝送シーケンスは妨害されない。
者ライン回路は下記で説明されるスリップ検出及びスリ
ップ補正手段からなる。中継の割当てられたタイムスロ
ットの１つによる転送タイムウィンドウからの「スリッ
ピング」はスリップの為の基準として用いられる。スリ
ップがスリップ検出及びスリップ補正手段で検出される
時、データは１つのデータ転送方向にスキップされ、一
方他の方向にデータは繰返されることで補正される。結
果としてデータ伝送シーケンスは妨害されない。
【００２０】スリップ現象の取扱いを説明するのに、ス
リップ検出を有する第１の時点で、スリップ検出基準が
転送タイムウィンドウの下限値近くに位置するとする。
図２によれば、ＳＬｘラインのデータｉ：ａはＨＷＯ中
継上のデータａとして多重化される。ＨＷＩ中継上のデ
ータｓはタイムスロットｏ：ｓで引継がれる。中継はＳ
ＬＤｘラインより速く、これによりいわば中継のタイム
スロットはＳＬｘラインに対して左にシフトする。特別
の時点で、従って中継のタイムスロットは、現状のより
タイムウィンドウからスリップする。ＳＬｘライン上の
第２のスリップ検出基準Ａでこれが起こる恐れがある。
中継のタイムスロットが検出基準に非常に近い時、スリ
ップが検出される。この検出に応じて、中継ＨＷＯ上の
第２の基準特質６で示されるＳＬｘラインのタイムスロ
ットｉ：ｂからのデータｂは中継ＨＷＯで繰返される。
同時に、中継ＨＷＩのデータｔはスキップされる。続い
て、データのスキッピング及び繰返しが再び生じること
が避けられるべきで、これはスリップ検出基準Ａが転送
タイムウィンドウの上限近くのスリップ検出基準Ｂに切
換えられることで望ましくは達成される。検出時点はあ
ったままにシフトされる。速度差、即ちＳＬＤシステム
及び中継システム間の非同期性に依存する時間の特別な
期間の後、中継のタイムスロットは再びスリップ検出基
準Ｂに近づく。これは図３に示される。初めに、スリッ
プは検出されず、これによりデータｉ：ａは中継ＨＷＯ
でのデータａとして多重化される。中継ＨＷＩの入力デ
ータｓはＳＬｘラインのタイムスロットｏ：ｓで終る。
続いて、スリップ検出基準（第２のＢ）と中継の時間ス
ロットｂ，ｔ間の衝突が検出されるとすると、データは
更にスキップされ又は繰返される必要はい。従って、ス
リップ補正手段は望ましくは転送装置でデータのスキッ
ピングを阻止する阻止手段からなる。
リップ検出を有する第１の時点で、スリップ検出基準が
転送タイムウィンドウの下限値近くに位置するとする。
図２によれば、ＳＬｘラインのデータｉ：ａはＨＷＯ中
継上のデータａとして多重化される。ＨＷＩ中継上のデ
ータｓはタイムスロットｏ：ｓで引継がれる。中継はＳ
ＬＤｘラインより速く、これによりいわば中継のタイム
スロットはＳＬｘラインに対して左にシフトする。特別
の時点で、従って中継のタイムスロットは、現状のより
タイムウィンドウからスリップする。ＳＬｘライン上の
第２のスリップ検出基準Ａでこれが起こる恐れがある。
中継のタイムスロットが検出基準に非常に近い時、スリ
ップが検出される。この検出に応じて、中継ＨＷＯ上の
第２の基準特質６で示されるＳＬｘラインのタイムスロ
ットｉ：ｂからのデータｂは中継ＨＷＯで繰返される。
同時に、中継ＨＷＩのデータｔはスキップされる。続い
て、データのスキッピング及び繰返しが再び生じること
が避けられるべきで、これはスリップ検出基準Ａが転送
タイムウィンドウの上限近くのスリップ検出基準Ｂに切
換えられることで望ましくは達成される。検出時点はあ
ったままにシフトされる。速度差、即ちＳＬＤシステム
及び中継システム間の非同期性に依存する時間の特別な
期間の後、中継のタイムスロットは再びスリップ検出基
準Ｂに近づく。これは図３に示される。初めに、スリッ
プは検出されず、これによりデータｉ：ａは中継ＨＷＯ
でのデータａとして多重化される。中継ＨＷＩの入力デ
ータｓはＳＬｘラインのタイムスロットｏ：ｓで終る。
続いて、スリップ検出基準（第２のＢ）と中継の時間ス
ロットｂ，ｔ間の衝突が検出されるとすると、データは
更にスキップされ又は繰返される必要はい。従って、ス
リップ補正手段は望ましくは転送装置でデータのスキッ
ピングを阻止する阻止手段からなる。
【００２１】該測定により、データがスキップされ、ス
リップ期間当り１度だけ繰返され、一方データ伝送シー
ケンスが前述の如く保持されることが達成される。図４
及び５は中継器がＳＬｘラインより遅い状態を示す。中
継のタイムスロットはあった様に転送タイムウィンドウ
から右にスリップする。図４によれば、データｉ：ｃは
スキップされ、一方データｏ：ｓは繰返される。
リップ期間当り１度だけ繰返され、一方データ伝送シー
ケンスが前述の如く保持されることが達成される。図４
及び５は中継器がＳＬｘラインより遅い状態を示す。中
継のタイムスロットはあった様に転送タイムウィンドウ
から右にスリップする。図４によれば、データｉ：ｃは
スキップされ、一方データｏ：ｓは繰返される。
【００２２】図４の拡張である図５では、データはスキ
ップ又は繰返しがされない。ＳＬｘライン及び中継間の
データを示す図２及び３に対応する図４及び５の参照符
号はスリップ検出基準の切換及び結果のデータスキッピ
ング及びデータ繰返しと同様に転送又は交換がされる。
図６はスリップが正しく対処される回路の本発明の実施
例を示す。この回路は以下でスリップバッファと呼ばれ
る。
ップ又は繰返しがされない。ＳＬｘライン及び中継間の
データを示す図２及び３に対応する図４及び５の参照符
号はスリップ検出基準の切換及び結果のデータスキッピ
ング及びデータ繰返しと同様に転送又は交換がされる。
図６はスリップが正しく対処される回路の本発明の実施
例を示す。この回路は以下でスリップバッファと呼ばれ
る。
【００２３】スリップバッファはＳＬＤインターフェー
スに拡張されたＳＬＤレジスタ１で構成された転送装置
からなる。データ信号はＳＬｘラインの入力タイムスロ
ットのこのシフトレジスタの入力に印加され、一方ＳＬ
ｘラインの出力タイムスロット用データ信号は該レジス
タ１の出力からタップして取り出されうる。ディジタル
交換はシフトレジスタとして配置されたシステムレジス
タ２により拡張され、システムレジスタの出力はディジ
タル交換の出力中継に接続される。２つのレジスタは２
組の転送ラインＬ１及びＬ２で相互接続される。システ
ムレジスタ２の入力はスリップ検出及びスリップ補正手
段３で制御されたスイッチ回路４の出力に接続される。
スイッチ回路４の１つの入力はシステムレジスタ２の出
力に接続され、一方該スイッチ回路の他の入力はディジ
タル交換の入力中継に接続される。スイッチ回路４はマ
ルチプレクサの形を有してよい。
スに拡張されたＳＬＤレジスタ１で構成された転送装置
からなる。データ信号はＳＬｘラインの入力タイムスロ
ットのこのシフトレジスタの入力に印加され、一方ＳＬ
ｘラインの出力タイムスロット用データ信号は該レジス
タ１の出力からタップして取り出されうる。ディジタル
交換はシフトレジスタとして配置されたシステムレジス
タ２により拡張され、システムレジスタの出力はディジ
タル交換の出力中継に接続される。２つのレジスタは２
組の転送ラインＬ１及びＬ２で相互接続される。システ
ムレジスタ２の入力はスリップ検出及びスリップ補正手
段３で制御されたスイッチ回路４の出力に接続される。
スイッチ回路４の１つの入力はシステムレジスタ２の出
力に接続され、一方該スイッチ回路の他の入力はディジ
タル交換の入力中継に接続される。スイッチ回路４はマ
ルチプレクサの形を有してよい。
【００２４】スリップ検出及びスリッフ補正手段３はＦ
ＳＳ信号、ＣＬクロック信号及びＳＤｘ信号を供給され
る。スリップ検出基準はこれらの信号から得られ、この
基準値に関してスリップが生じるのかどうかが検出され
る。スリップの正しい取扱いのため、レジスタ２及び１
用のクロック信号ｈｃ１及びｓｃ１及びロード信号ｈ１
及びｓ１が夫々発生される。
ＳＳ信号、ＣＬクロック信号及びＳＤｘ信号を供給され
る。スリップ検出基準はこれらの信号から得られ、この
基準値に関してスリップが生じるのかどうかが検出され
る。スリップの正しい取扱いのため、レジスタ２及び１
用のクロック信号ｈｃ１及びｓｃ１及びロード信号ｈ１
及びｓ１が夫々発生される。
【００２５】上記記述の回路は以下の如く動作する。ラ
インＳＬｘに入来する入力データ中継ＨＷＩに入来する
入力データは夫々シフトレジスタ１及び２に蓄積され、
次に転送ラインＬ１及びＬ２を介して転送される。しか
し、スリップが検出される場合、データは一方向にスキ
ップされ、一方、他方でデータは中継ＨＷＯからのスイ
ッチ回路４を介して帰還により繰返される。このスイッ
チ回路はスリップ検出及びスリップ補正手段３により制
御される。
インＳＬｘに入来する入力データ中継ＨＷＩに入来する
入力データは夫々シフトレジスタ１及び２に蓄積され、
次に転送ラインＬ１及びＬ２を介して転送される。しか
し、スリップが検出される場合、データは一方向にスキ
ップされ、一方、他方でデータは中継ＨＷＯからのスイ
ッチ回路４を介して帰還により繰返される。このスイッ
チ回路はスリップ検出及びスリップ補正手段３により制
御される。
【００２６】スリップ検出及びスリップ補正手段の簡単
な実施例を図７に示す。この回路はラインＳＤｘに生じ
る信号から得られるクロック信号ｓｃ１が印加される第
１のカウンタＴ１からなる。次にこのカウンタＴ１はラ
インＳＤｘに生じる信号ｓｄｘを供給され、一方カウン
タはこの信号ｓｄｘの立上りエッジでプリセットされ
る。更に入力及び出力中継のクロック信号ｃ１を供給さ
れる第２のカウンタＴ２が存在する。このカウンタは中
継ＨＷＩ及びＨＷＯのフレーム同期信号でプリセットさ
れる。
な実施例を図７に示す。この回路はラインＳＤｘに生じ
る信号から得られるクロック信号ｓｃ１が印加される第
１のカウンタＴ１からなる。次にこのカウンタＴ１はラ
インＳＤｘに生じる信号ｓｄｘを供給され、一方カウン
タはこの信号ｓｄｘの立上りエッジでプリセットされ
る。更に入力及び出力中継のクロック信号ｃ１を供給さ
れる第２のカウンタＴ２が存在する。このカウンタは中
継ＨＷＩ及びＨＷＯのフレーム同期信号でプリセットさ
れる。
【００２７】カウンタＴ１及びＴ２の出力は該カウンタ
のカウントを比較する比較回路に供給される。この比較
回路はシフトレジスタ１及び２及びスイッチ回路４用制
御信号を発生する発生器Ｇに含まれる。比較回路によ
り、生じるか生じないスリップの恐れがあるかどうか確
定される。比較の結果に依存して、回路４用の制御信号
ｍｕｘと同様にレジスタ１及び２用の制御信号ｓ１，ｓ
ｃ１，ｈｃ１及びｈ１が得られる。
のカウントを比較する比較回路に供給される。この比較
回路はシフトレジスタ１及び２及びスイッチ回路４用制
御信号を発生する発生器Ｇに含まれる。比較回路によ
り、生じるか生じないスリップの恐れがあるかどうか確
定される。比較の結果に依存して、回路４用の制御信号
ｍｕｘと同様にレジスタ１及び２用の制御信号ｓ１，ｓ
ｃ１，ｈｃ１及びｈ１が得られる。
【００２８】図示された回路ブロックの詳細実施が当業
者により種々の方法でなされ、考えられることは明らか
である。
者により種々の方法でなされ、考えられることは明らか
である。
【図１】スリップ機構を示す図である。
【図２】ＳＬＤインターフェースより速い中継に望まし
くは用いられる本発明の実施例のデータ転送を示す図で
ある。
くは用いられる本発明の実施例のデータ転送を示す図で
ある。
【図３】ＳＬＤインターフェースより速い中継に望まし
くは用いられる本発明の実施例のデータ転送を示す図で
ある。
くは用いられる本発明の実施例のデータ転送を示す図で
ある。
【図４】ＳＬＤインターフェースより遅い中継での図２
及び３に同等の実施例を示す図である。
及び３に同等の実施例を示す図である。
【図５】ＳＬＤインターフェースより遅い中継での図２
及び３に同等の実施例を示す図である。
及び３に同等の実施例を示す図である。
【図６】加入者ライン回路の本発明による実施例のブロ
ック系統図である。
ック系統図である。
【図７】本発明によるスリップ検出及びスッリプ補正手
段の簡単な実施例を示す図である。
段の簡単な実施例を示す図である。
ａ，ｂ，ｃ，ｄ 入力データ Ｂ，Ｄ チャネル ＣＬ クロック信号 Ｇ 発生器 ＨＷＩ，ＨＷＯ 中継 Ｍ１，Ｍ２，Ｍ３ 時点 ＳＣＬ，ＳＤｘ 信号 ＳＬＤ インターフェース ＳＬｘ ライン Ｔ１，Ｔ２ カウンタ
Claims (6)
- 【請求項１】 ＳＬＤシステムにより動作するＳＬＤイ
ンターフェースと、転送タイムウィンドウ中、ＳＬＤイ
ンターフェースのＳＬラインの入力及び出力タイムスロ
ット間のデータ信号とディジタル交換の出力又は入力中
継（ハイウェイ）のそれに割当てられたタイムスロット
とを交換する転送装置とからなり、加入者ライン回路は
転送タイムウィンドウから入力又は出力中継のタイムス
ロットのスリップを検出するスリップ検出手段からな
り、スリップ検出手段により制御され、スリップの検出
に応じて転送装置を制御するスリップ補正手段を含み、
データは１つのデータ転送方向にスキップされ、データ
は他のデータ転送方向に繰返されることを特徴とするＩ
ＳＤＮ加入者をディジタル交換の中継側に接続するディ
ジタル加入者ライン回路。 - 【請求項２】 転送時間ウィンドウの下限が入力タイム
スロットの最終データチャネルの終りに対応し、その上
限がＳＬラインの出力タイムスロットでの第１のデータ
チャネルの初めに対応することを特徴とする請求項１又
は２記載の加入者ライン回路。 - 【請求項３】 スリップ検出基準は転送タイムウィンド
ウの下又は上限に対応し、スリップ検出手段はスリップ
検出基準が中継のタイムスロットに一致する時出力信号
を発生し、スリップ検出基準スイッチ回路は該出力信号
に応じて電流基準を２つのスリップ検出基準の他の一つ
に切換えるのに役立つことを特徴とする請求項１又は２
記載の加入者ライン回路。 - 【請求項４】 スリップ補正手段は、ＳＬＤクロック信
号より速いシステムクロック信号で、電流スリップ検出
基準が転送タイムウィンドウの上限に対応し、又はＳＬ
Ｄクロック信号より遅いシステムクロック信号で電流ス
リップ検出基準が転送タイムウィンドウの下限に対応す
る場合に、スリップ検出手段の出力信号に応じて転送装
置でデータスキッピング及びデータ繰返しを阻止する阻
止手段からなることを特徴とする請求項３記載の加入者
ライン回路。 - 【請求項５】 転送装置はＳＬＤインターフェースに拡
張されたＳＬＤレジスタからなり、レジスタ入力はＳＬ
ラインの入力タイムスロットに、データ信号を供給さ
れ、ＳＬラインの出力タイムスロット用データ信号はそ
の出力からタップされ、ディジタル交換に拡張されたシ
ステムレジスタを含み、そのシステムレジスタの出力に
ディジタル交換の出力中継が接続され、レジスタは２組
の転送ラインで相互接続され、システムレジスタの入力
はスリップ補正手段により制御されたスイッチ回路の出
力に接続され、システムレジスタの出力はスイッチ回路
の入力に接続され、ディジタル交換の入力中継はスイッ
チ回路の他の入力に接続されることを特徴とする請求項
１乃至４のうちいずれか一項記載の加入者ライン回路。 - 【請求項６】 スリップ検出及びスリップ補正手段は、
ＳＤｘラインで入手出来る信号と、その信号から得られ
たＳＬＤインターフェースクロック信号とを供給される
第１のカウンタと、中継のフレームと同期信号と共にク
ロック信号を供給され、シフトレジスタと、スイッチ回
路用制御信号を発生する発生器によりカウンタの出力に
接続された第２のカウンタとにより構成され、発生器
は、カウンタのカウントを比較する比較回路と、比較の
結果に応じて制御信号を発生する回路とからなることを
特徴とする請求項５記載の加入者ライン回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| EP91201478 | 1991-06-14 | ||
| NL91201478:4 | 1991-06-14 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05176355A true JPH05176355A (ja) | 1993-07-13 |
Family
ID=8207718
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4152089A Pending JPH05176355A (ja) | 1991-06-14 | 1992-06-11 | ディジタル加入者ライン回路 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5297145A (ja) |
| EP (1) | EP0518432A3 (ja) |
| JP (1) | JPH05176355A (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5440557A (en) * | 1993-12-21 | 1995-08-08 | National Semiconductor Corporation | Apparatus and methods for providing an interface between FDDI-II rings |
| US5583894A (en) * | 1995-03-20 | 1996-12-10 | Vlsi Technology, Inc. | Slip buffer for synchronizing data transfer between two devices |
| US6101216A (en) | 1997-10-03 | 2000-08-08 | Rockwell International Corporation | Splitterless digital subscriber line communication system |
| US6445733B1 (en) | 1997-10-03 | 2002-09-03 | Conexant Systems, Inc. | Method of and apparatus for performing line characterization in a non-idle mode in a subscriber line communication system |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4833675A (en) * | 1987-06-02 | 1989-05-23 | Hekimian Laboratories, Inc. | PCM frame slip detection in a channel |
| US4965794A (en) * | 1987-10-05 | 1990-10-23 | Dallas Semiconductor Corporation | Telecommunications FIFO |
| US4839893A (en) * | 1987-10-05 | 1989-06-13 | Dallas Semiconductor Corporation | Telecommunications FIFO |
| US4860285A (en) * | 1987-10-21 | 1989-08-22 | Advanced Micro Devices, Inc. | Master/slave synchronizer |
| EP0333942A1 (en) * | 1988-03-22 | 1989-09-27 | Hewlett-Packard Limited | Monitoring of digital transmission systems |
-
1992
- 1992-06-09 US US07/896,070 patent/US5297145A/en not_active Expired - Fee Related
- 1992-06-09 EP EP19920201663 patent/EP0518432A3/en not_active Withdrawn
- 1992-06-11 JP JP4152089A patent/JPH05176355A/ja active Pending
Also Published As
| Publication number | Publication date |
|---|---|
| EP0518432A3 (en) | 1993-11-18 |
| EP0518432A2 (en) | 1992-12-16 |
| US5297145A (en) | 1994-03-22 |
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