JPH0517640B2 - - Google Patents
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- JPH0517640B2 JPH0517640B2 JP58072882A JP7288283A JPH0517640B2 JP H0517640 B2 JPH0517640 B2 JP H0517640B2 JP 58072882 A JP58072882 A JP 58072882A JP 7288283 A JP7288283 A JP 7288283A JP H0517640 B2 JPH0517640 B2 JP H0517640B2
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- JP
- Japan
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- circuit
- transistor
- write
- reference voltage
- memory cell
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
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- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Static Random-Access Memory (AREA)
Description
【発明の詳細な説明】
〔技術分野〕
この発明は半導体記憶装置における書込み回路
に関し、特にバイポーラメモリに適した書込み回
路に関する。
に関し、特にバイポーラメモリに適した書込み回
路に関する。
メモリ外部から供給されるライトイネーブル信
号のような制御信号に基づいてIC内部の書込み
回路を動作させる場合、制御信号にのつたノイズ
によつて書込み回路が誤まつて動作されないよう
にする必要がある。そのため、第１図に符号Ｓで
示すようにライトイネーブル信号と、これを
２段の遅延ゲートG1，G2を通すことによつて、
適当な遅延を与えた信号WE１との適当な論理
（例えばワイヤードオア）をとることにより、第
２図に示すように、ライトイネーブル信号か
らノイズ成分が除去された信号WE２を形成し、
誤つたデータの書込みを防止するようにした２段
シユリンク回路が本出願人によつて既に提案され
ている。
号のような制御信号に基づいてIC内部の書込み
回路を動作させる場合、制御信号にのつたノイズ
によつて書込み回路が誤まつて動作されないよう
にする必要がある。そのため、第１図に符号Ｓで
示すようにライトイネーブル信号と、これを
２段の遅延ゲートG1，G2を通すことによつて、
適当な遅延を与えた信号WE１との適当な論理
（例えばワイヤードオア）をとることにより、第
２図に示すように、ライトイネーブル信号か
らノイズ成分が除去された信号WE２を形成し、
誤つたデータの書込みを防止するようにした２段
シユリンク回路が本出願人によつて既に提案され
ている。
ところで、この２段シユリンク回路の出力信号
によつてライトアンプを動作させてメモリセルへ
のデータの書込みを行なうメモリを構成した場
合、アドレス信号のメモリセルまでの入力経路の
ゲート数は、第１図に示すように、アドレスバツ
フア１とワード線ドライバ２の２段で済む。これ
に対し、書込み制御信号の入力経路のゲート
数は、２段シユリンク回路Ｓ内のゲートが２段と
ライトアンプでのゲートが１段で、結局３段とな
る。
によつてライトアンプを動作させてメモリセルへ
のデータの書込みを行なうメモリを構成した場
合、アドレス信号のメモリセルまでの入力経路の
ゲート数は、第１図に示すように、アドレスバツ
フア１とワード線ドライバ２の２段で済む。これ
に対し、書込み制御信号の入力経路のゲート
数は、２段シユリンク回路Ｓ内のゲートが２段と
ライトアンプでのゲートが１段で、結局３段とな
る。
そのため、メモリの書込み速度を向上させるた
めにアドレスバツフア１やドライバ２を高速化さ
せると、２段シユリンク回路における遅延によつ
て書込みパルスのタイミングが相対的に遅れてし
まう。その結果、書込みパルスが立上がつてから
アドレス信号が切り換わるまでのアドレスホール
ド時間tWHAが充分にとれなくなり、結局メモリの
高速化が実現できなくなるという不都合があるこ
とがわかつた。
めにアドレスバツフア１やドライバ２を高速化さ
せると、２段シユリンク回路における遅延によつ
て書込みパルスのタイミングが相対的に遅れてし
まう。その結果、書込みパルスが立上がつてから
アドレス信号が切り換わるまでのアドレスホール
ド時間tWHAが充分にとれなくなり、結局メモリの
高速化が実現できなくなるという不都合があるこ
とがわかつた。
この発明は上記のような背景の下になされたも
ので、書込み制御信号のノイズをカツトするシユ
リンク回路を備えた半導体メモリにおいて、書込
み制御信号の入力端子からメモリセルまでのゲー
ト数を、アドレス入力端子からメモリセルまでの
ゲート数と同じにして、メモリセルから見たアド
レス入力系と書込み制御信号の入力系とにおける
遅延時間を等しくさせることにより、対ノイズ性
にすぐれかつメモリの高速化を可能にできるよう
にした書込み回路を提供することを目的とする。
ので、書込み制御信号のノイズをカツトするシユ
リンク回路を備えた半導体メモリにおいて、書込
み制御信号の入力端子からメモリセルまでのゲー
ト数を、アドレス入力端子からメモリセルまでの
ゲート数と同じにして、メモリセルから見たアド
レス入力系と書込み制御信号の入力系とにおける
遅延時間を等しくさせることにより、対ノイズ性
にすぐれかつメモリの高速化を可能にできるよう
にした書込み回路を提供することを目的とする。
本発明の前記ならびにそのほかの目的と新規な
特徴は、本明細書の記述および添附図面からあき
らかになるであろう。
特徴は、本明細書の記述および添附図面からあき
らかになるであろう。
本願において開示される発明のうち代表的なも
のの概要を簡単に説明すれば、下記のとおりであ
る。
のの概要を簡単に説明すれば、下記のとおりであ
る。
すなわち、この発明は、書込み制御信号と基準
電圧との電位差によつて動作されるカレントスイ
ツチ回路に、その出力を受けて駆動されるエミツ
タフオロワと、回路内にコンデンサを有し、上記
カレントスイツチ回路の出力レベルを受けること
により、書込み制御信号の変化に追従してこれよ
りも適当な時間だけ遅れて基準電圧が変化するよ
うにされた基準電圧発生回路を接続することによ
り書込み制御信号のノイズをカツトしかつ一段の
ゲート回路に構成できるようにしたシユリンク回
路を提供し、これによつてアドレス入力系と書込
み制御信号の入力系のゲート数すなわち遅延時間
を等しくさせて上記目的を達成するものである。
電圧との電位差によつて動作されるカレントスイ
ツチ回路に、その出力を受けて駆動されるエミツ
タフオロワと、回路内にコンデンサを有し、上記
カレントスイツチ回路の出力レベルを受けること
により、書込み制御信号の変化に追従してこれよ
りも適当な時間だけ遅れて基準電圧が変化するよ
うにされた基準電圧発生回路を接続することによ
り書込み制御信号のノイズをカツトしかつ一段の
ゲート回路に構成できるようにしたシユリンク回
路を提供し、これによつてアドレス入力系と書込
み制御信号の入力系のゲート数すなわち遅延時間
を等しくさせて上記目的を達成するものである。
以下図面を用いてこの発明を具体的に説明す
る。
る。
第３図は一例として本発明をバイポーラスタテ
イツクRAM（ランダム・アクセス・メモリ）に
適用した場合の一実施例を示す。
イツクRAM（ランダム・アクセス・メモリ）に
適用した場合の一実施例を示す。
図において、１は外部から供給されるアドレス
信号AXを受けて内部アドレス信号を形成するア
ドレスバツフア、２はこのアドレスバツフア１か
ら出力される内部アドレス信号を受けて、メモリ
セルアレイ３内の対応するワード線Ｗを選択レベ
ルにさせるワード線駆動回路である。
信号AXを受けて内部アドレス信号を形成するア
ドレスバツフア、２はこのアドレスバツフア１か
ら出力される内部アドレス信号を受けて、メモリ
セルアレイ３内の対応するワード線Ｗを選択レベ
ルにさせるワード線駆動回路である。
上記メモリセルアレイ３内には、図面に一つだ
け例示されているようなフリツプフロツプ型のメ
モリセルMCがマトリツクス状に多数配設されて
なる。各メモリセルは一対のデータ線ｄ，とス
タンバイ電流を流すスタンバイ線STに接続され
ている。
け例示されているようなフリツプフロツプ型のメ
モリセルMCがマトリツクス状に多数配設されて
なる。各メモリセルは一対のデータ線ｄ，とス
タンバイ電流を流すスタンバイ線STに接続され
ている。
なお、図示しないが、このメモリには、外部か
ら供給されるＹ系のアドレス信号を受けるアドレ
スバツフアと、このアドレスバツフアの出力に基
づいて、上記メモリセルアレイ３内の対応する一
対データ線ｄ，を選択するＹデコーダ回路とが
設けられている。
ら供給されるＹ系のアドレス信号を受けるアドレ
スバツフアと、このアドレスバツフアの出力に基
づいて、上記メモリセルアレイ３内の対応する一
対データ線ｄ，を選択するＹデコーダ回路とが
設けられている。
また、図において、４は外部より供給される書
込み制御信号たるライトイネーブル信号を受
けてノイズをカツトするシユリンク回路、５はデ
ータ入力バツフア、６は上記シユリンク回路４お
よびデータ入力バツフア５から出力される信号に
基づいて所望の書込み動作を行なうライトアンプ
である。
込み制御信号たるライトイネーブル信号を受
けてノイズをカツトするシユリンク回路、５はデ
ータ入力バツフア、６は上記シユリンク回路４お
よびデータ入力バツフア５から出力される信号に
基づいて所望の書込み動作を行なうライトアンプ
である。
上記シユリンク回路４は、エミツタが共通に接
続されてなる一対のトランジスタQ1，Q2と、こ
のトランジスタQ1，Q2の共通エミツタと電源電
圧VEEとの間に接続された定電流源４ａと、上記
トランジスタQ1，Q2のコレクタと電源電圧VCC
（グランドレベル）との間にそれぞれ接続された
抵抗R1，R2とからなるカレントスイツチ回路CS0
を有している。そして、上記トランジスタQ1の
コレクタと抵抗R1との接続ノードn1と電源電圧
VEEとの間に抵抗R3とダイオードD1，D2とが接続
されており、VEEよりもダイオードD1，D2のしき
い値電圧２段分高い電圧と電源電圧VCCとの電位
差を抵抗R1とR3との抵抗比で分割したような電
圧がノードn1′に発生されるようにされている。
このノードn1′の電位が、コレクタ接地されたト
ランジスタQ3のベースに印加され、このトラン
ジスタQ3のエミツタ電圧が基準電圧VBBとして上
記カレントスイツチ回路CS0の一方のトランジス
タQ2のベースに印加されている。上記トランジ
スタQ3のエミツタは定電流源４ｂによつてVEEに
引かれている。そして、上記トランジスタR1，
R3、ダイオードD1，D2およびトランジスタQ3と
定電流源４ｂとによつて基準電圧発生回路４１が
構成されている。一方、上記カレントスイツチ回
路CS0の他方のトランジスタQ1のベースには、IC
外部から供給されるライトイネーブル信号WEが
印加されている。そのため、カレントスイツチ回
路CS0は、トランジスタQ2のベースに印加された
基準電圧VBBをしきい値として電流経路が切り換
わるようにされ。すなわち、ライトイネーブル信
号が基準電圧VBBよりも高いときは、トラン
ジスタQ1に電流が流され、ライトイネーブル信
号が基準電圧VBBよりも低くなるとトランジ
スタQ1の電流がカツトオフされ、トランジスタ
Q2に電流が流されるようになる。
続されてなる一対のトランジスタQ1，Q2と、こ
のトランジスタQ1，Q2の共通エミツタと電源電
圧VEEとの間に接続された定電流源４ａと、上記
トランジスタQ1，Q2のコレクタと電源電圧VCC
（グランドレベル）との間にそれぞれ接続された
抵抗R1，R2とからなるカレントスイツチ回路CS0
を有している。そして、上記トランジスタQ1の
コレクタと抵抗R1との接続ノードn1と電源電圧
VEEとの間に抵抗R3とダイオードD1，D2とが接続
されており、VEEよりもダイオードD1，D2のしき
い値電圧２段分高い電圧と電源電圧VCCとの電位
差を抵抗R1とR3との抵抗比で分割したような電
圧がノードn1′に発生されるようにされている。
このノードn1′の電位が、コレクタ接地されたト
ランジスタQ3のベースに印加され、このトラン
ジスタQ3のエミツタ電圧が基準電圧VBBとして上
記カレントスイツチ回路CS0の一方のトランジス
タQ2のベースに印加されている。上記トランジ
スタQ3のエミツタは定電流源４ｂによつてVEEに
引かれている。そして、上記トランジスタR1，
R3、ダイオードD1，D2およびトランジスタQ3と
定電流源４ｂとによつて基準電圧発生回路４１が
構成されている。一方、上記カレントスイツチ回
路CS0の他方のトランジスタQ1のベースには、IC
外部から供給されるライトイネーブル信号WEが
印加されている。そのため、カレントスイツチ回
路CS0は、トランジスタQ2のベースに印加された
基準電圧VBBをしきい値として電流経路が切り換
わるようにされ。すなわち、ライトイネーブル信
号が基準電圧VBBよりも高いときは、トラン
ジスタQ1に電流が流され、ライトイネーブル信
号が基準電圧VBBよりも低くなるとトランジ
スタQ1の電流がカツトオフされ、トランジスタ
Q2に電流が流されるようになる。
しかも、この実施例のシユリンク回路では、抵
抗R1を流れる電流が、トランジスタQ1と基準電
圧発生回路４１とに分流されるようにされている
ため、トランジスタQ1がオンされている場合と
カツトオフされている場合とで、発生される基準
電圧VBBが変化させられる。つまり、ライトイネ
ーブル信号がハイレベルにされ、トランジス
タQ1がオンされている状態では、抵抗R1の電圧
降下が大きいためノードn1すなわちn1′のレベル
は低くなり基準電圧VBBはこれよりもさらにトラ
ンジスタQ3のベース・エミツタ間電圧分低い電
圧にされる。これにより、ライトイネーブル信号
WEのハイ・レベルと基準電圧VBBとの電位差を
通常のECLインターフエイスにおける場合より
も、大きくとることができライト・イネーブル信
号がハイレベルの時（非書込時）のノイズ・
マージンを大幅に拡大できる。一方、ライトイネ
ーブル信号がロウレベルにされ、トランジス
タQ1がオフされている状態では抵抗R1の電圧降
下が小さくなり、ノードn1′のレベルは上がり、
基準電圧VBBはトランジスタQ1がオンされている
ときよりも高くされる。従つて本実施例の回路で
は、ライトイネーブル信号がロウレベル時
（書込時）でも、ノイズ・マージンは損なわれな
い。以上により、本実施例の回路においては、直
流的に、第２図ｄに示すように非書込時のノイ
ズ・マージンが大幅に改良される。
抗R1を流れる電流が、トランジスタQ1と基準電
圧発生回路４１とに分流されるようにされている
ため、トランジスタQ1がオンされている場合と
カツトオフされている場合とで、発生される基準
電圧VBBが変化させられる。つまり、ライトイネ
ーブル信号がハイレベルにされ、トランジス
タQ1がオンされている状態では、抵抗R1の電圧
降下が大きいためノードn1すなわちn1′のレベル
は低くなり基準電圧VBBはこれよりもさらにトラ
ンジスタQ3のベース・エミツタ間電圧分低い電
圧にされる。これにより、ライトイネーブル信号
WEのハイ・レベルと基準電圧VBBとの電位差を
通常のECLインターフエイスにおける場合より
も、大きくとることができライト・イネーブル信
号がハイレベルの時（非書込時）のノイズ・
マージンを大幅に拡大できる。一方、ライトイネ
ーブル信号がロウレベルにされ、トランジス
タQ1がオフされている状態では抵抗R1の電圧降
下が小さくなり、ノードn1′のレベルは上がり、
基準電圧VBBはトランジスタQ1がオンされている
ときよりも高くされる。従つて本実施例の回路で
は、ライトイネーブル信号がロウレベル時
（書込時）でも、ノイズ・マージンは損なわれな
い。以上により、本実施例の回路においては、直
流的に、第２図ｄに示すように非書込時のノイ
ズ・マージンが大幅に改良される。
しかも、この実施例では、交流的にも、非書込
時のノイズマージンを拡大する目的で上記基準電
圧発生回路４１内のノードn1′と電源電圧VCC（グ
ランドレベル）との間に遅延用のコンデンサC1
が設けられている。このコンデンサC1はライト
イネーブル信号が変化され、トランジスタQ1
のコレクタ電圧がこれに応じて変動するときに充
放電させられる。そのためノードn1′はトランジ
スタQ1のコレクタ電圧の変動に追従して変動さ
れなくなり、ノードn1′の電位に応じて発生され
る基準電圧VBBも遅れて変動されるようになる。
従つて、ライトイネーブル信号WEの変化時とこれ
に伴なつて変動される基準電圧VBBの変化時と
に、第２図ｄのごとく時間差が生じ、カレントス
イツチ回路CS0はライトイネーブル信号のノ
イズを拾わないようになる。その結果、トランジ
スタQ2のコレクタ電圧によつて駆動されるトラ
ンジスタQ4と定電流源４ｃとからなるエミツタ
フオロワEF0からは、ライトイネーブル信号
からノイズ成分がカツトされた出力信号WE１が
得られる。
時のノイズマージンを拡大する目的で上記基準電
圧発生回路４１内のノードn1′と電源電圧VCC（グ
ランドレベル）との間に遅延用のコンデンサC1
が設けられている。このコンデンサC1はライト
イネーブル信号が変化され、トランジスタQ1
のコレクタ電圧がこれに応じて変動するときに充
放電させられる。そのためノードn1′はトランジ
スタQ1のコレクタ電圧の変動に追従して変動さ
れなくなり、ノードn1′の電位に応じて発生され
る基準電圧VBBも遅れて変動されるようになる。
従つて、ライトイネーブル信号WEの変化時とこれ
に伴なつて変動される基準電圧VBBの変化時と
に、第２図ｄのごとく時間差が生じ、カレントス
イツチ回路CS0はライトイネーブル信号のノ
イズを拾わないようになる。その結果、トランジ
スタQ2のコレクタ電圧によつて駆動されるトラ
ンジスタQ4と定電流源４ｃとからなるエミツタ
フオロワEF0からは、ライトイネーブル信号
からノイズ成分がカツトされた出力信号WE１が
得られる。
しかも、上記のような基準電圧発生回路によれ
ば、ECL回路からなるインターフエースに対し、
温度変動や電源電圧依存性を一致させることが可
能となる。
ば、ECL回路からなるインターフエースに対し、
温度変動や電源電圧依存性を一致させることが可
能となる。
なお、上記遅延用コンデンサC1としては、例
えばバイポーラトランジスタを形成してそのベー
スを上記ノードn1′に接続し、エミツタもしくは
エミツタおよびコレクタを電源電圧VCCに接続す
ることにより、トランジスタの有するPN接合間
の寄生容量を用いるようにすることができる。
えばバイポーラトランジスタを形成してそのベー
スを上記ノードn1′に接続し、エミツタもしくは
エミツタおよびコレクタを電源電圧VCCに接続す
ることにより、トランジスタの有するPN接合間
の寄生容量を用いるようにすることができる。
次に、ライトアンプ６は、第３図に示すよう
に、３個のエミツタ・カツプルド・トランジスタ
Q11〜Q13を含むカレントスイツチ回路CS1と、ト
ランジスタQ12とQ13のコレクタに接続された２
つのエミツタ・フオロワEF1，EF2とから構成さ
れている。そして、上記トランジスタQ11〜Q13
のベースに、前記シユリンク回路４の出力信号
WE１とデータ入力バツフア５の出力din，が
それぞれ印加されている。また、上記エミツタ・
フオロワEF1とEF2の出力ノードN1，N2に前記メ
モリセルアレイ３内の一対のコモンデータ線CD，
CDが接続されている。
に、３個のエミツタ・カツプルド・トランジスタ
Q11〜Q13を含むカレントスイツチ回路CS1と、ト
ランジスタQ12とQ13のコレクタに接続された２
つのエミツタ・フオロワEF1，EF2とから構成さ
れている。そして、上記トランジスタQ11〜Q13
のベースに、前記シユリンク回路４の出力信号
WE１とデータ入力バツフア５の出力din，が
それぞれ印加されている。また、上記エミツタ・
フオロワEF1とEF2の出力ノードN1，N2に前記メ
モリセルアレイ３内の一対のコモンデータ線CD，
CDが接続されている。
このライトアンプ６は、ライトイネーブル信号
WEがイレベルにされていると、トランジスタ
Q11がオンされて電流が流れ、トランジスタQ12
とQ13との電流はカツトオフされる。これによつ
てトランジスタQ12とQ13のコレクタ電圧はとも
にVCC（グランドレベル）にされトランジスタQ14
とQ15がオンされる。そのため、エミツタ・フオ
ロワEFF1とEF2に電流が流されて出力ノードN1
とN2のレベルは上がり、コモンデータ線CD，
CDはともにハイレベルにされる。
WEがイレベルにされていると、トランジスタ
Q11がオンされて電流が流れ、トランジスタQ12
とQ13との電流はカツトオフされる。これによつ
てトランジスタQ12とQ13のコレクタ電圧はとも
にVCC（グランドレベル）にされトランジスタQ14
とQ15がオンされる。そのため、エミツタ・フオ
ロワEFF1とEF2に電流が流されて出力ノードN1
とN2のレベルは上がり、コモンデータ線CD，
CDはともにハイレベルにされる。
コモンデータ線CD，のレベルは、メモリセ
ルアレイ１内のデータ線ｄ，に各々エミツタが
接続されている一対のトランジスタQ21とQ22の
ベースに、基準電圧として印加されるようにされ
ている。また、コモンデータ線CD，のハイレ
ベルは、ワード線が選択駆動されていない状態で
のメモリセルMC内のトランジスタQ00，Q01のベ
ース電位VC0，VC1よも高く、ワード線が選択駆
動されたときのメモリセルMC内のベース電位
VC0とVC1との中間になるように予め回路定数が
設定されている。
ルアレイ１内のデータ線ｄ，に各々エミツタが
接続されている一対のトランジスタQ21とQ22の
ベースに、基準電圧として印加されるようにされ
ている。また、コモンデータ線CD，のハイレ
ベルは、ワード線が選択駆動されていない状態で
のメモリセルMC内のトランジスタQ00，Q01のベ
ース電位VC0，VC1よも高く、ワード線が選択駆
動されたときのメモリセルMC内のベース電位
VC0とVC1との中間になるように予め回路定数が
設定されている。
従つて、ライトイネーブル信号がハイレベ
ルにされている読み出し時に、ワード線駆動回路
２によつてワード線Ｗが選択レベルにされると、
これに接続されたメモリセ内のトランジスタ
Q00，Q01のベース電位VC0，VC1が上昇し、オン
されているトランジスタを通つてデータ線ｄもし
くくはに大きな電流が流されるようになる。一
方、読み出し時（がハイのとき）にはライト
アンプ６の出力はともにハイレベルにされるた
め、コモンデータ線CD，に接続されたトラン
ジスタQ21とQ22はともにオンされている。その
結果、メモリセルMC内のオンされているトラン
ジスタQ00もしくはQ01に接続されいるデータ線
ｄもしくはにはメモリセルMC内から電流が流
れ出し、オフされているトランジスタに接続され
ているデータ線にはトランジスタQ21もしくは
Q22を通してセンスアンプ７から電流が流される
ようになる。
ルにされている読み出し時に、ワード線駆動回路
２によつてワード線Ｗが選択レベルにされると、
これに接続されたメモリセ内のトランジスタ
Q00，Q01のベース電位VC0，VC1が上昇し、オン
されているトランジスタを通つてデータ線ｄもし
くくはに大きな電流が流されるようになる。一
方、読み出し時（がハイのとき）にはライト
アンプ６の出力はともにハイレベルにされるた
め、コモンデータ線CD，に接続されたトラン
ジスタQ21とQ22はともにオンされている。その
結果、メモリセルMC内のオンされているトラン
ジスタQ00もしくはQ01に接続されいるデータ線
ｄもしくはにはメモリセルMC内から電流が流
れ出し、オフされているトランジスタに接続され
ているデータ線にはトランジスタQ21もしくは
Q22を通してセンスアンプ７から電流が流される
ようになる。
この差をセンスアンプ７が検出、増幅すること
によつてメモリセルMCに保持されているデータ
の読出しが行なわれる。
によつてメモリセルMCに保持されているデータ
の読出しが行なわれる。
一方、ライトイネーブル信号が第２図ａの
ように一時的にロウレベルにされると、その間、
ライトアンプ６内のトランジスタQ11がカツトオ
フされ、カレントスイツチ回路CS1は、そのとき
の入力データDinのハイもしくはロウに応じて、
トランジスタQ12もしくはQ13の一方にのみ電流
経路が形成される。そのため、エミツタ・フオロ
ワEF1とEF2の一方のトランジスタにのみ電流が
流され、ノードN1もしくはN2の一方の電位が下
がり、コモンデータ線CD，のいずれかが入力
データDinのハイ・ロウに応じてロウレベルされ
る。このデータ線CDもしくはのロウレベル
は、ワード線Ｗが選択レベルにされてメモリセル
MC内のトランジスタQ00，Q01のベース電位VC0，
VC1が上昇されたときの低い方の電位VC0よりも
多低くなるように回路定数が定められている。
ように一時的にロウレベルにされると、その間、
ライトアンプ６内のトランジスタQ11がカツトオ
フされ、カレントスイツチ回路CS1は、そのとき
の入力データDinのハイもしくはロウに応じて、
トランジスタQ12もしくはQ13の一方にのみ電流
経路が形成される。そのため、エミツタ・フオロ
ワEF1とEF2の一方のトランジスタにのみ電流が
流され、ノードN1もしくはN2の一方の電位が下
がり、コモンデータ線CD，のいずれかが入力
データDinのハイ・ロウに応じてロウレベルされ
る。このデータ線CDもしくはのロウレベル
は、ワード線Ｗが選択レベルにされてメモリセル
MC内のトランジスタQ00，Q01のベース電位VC0，
VC1が上昇されたときの低い方の電位VC0よりも
多低くなるように回路定数が定められている。
従つて、例えば情報保持時のメモリセルMCの
状態が、スタンバイ線STへ流される電流によつ
てトランジスタQ00がオンされQ01がオフされて
いる（VCO＜VC1）場合を想定する。そして、こ
のとき、コモンデータ線がハイ、CDがロウに
されたとする。すると、トランジスタQ22のベー
ス電位はメモリセルMC内のオフされていたトラ
ンジスタQ01のベース電位VC0よりも低くされる。
そのため、データ線ｄには、定電流源に引かれて
メモリセルMC内のトランジスタQ01から電流が
流れ出し、これによつて、トランジスタQ01のコ
レクタ電圧すなわちトランジスタQ00のベース電
位が下がり始める。その結果、トランジスタQ00
の電流が減少し、コレクタ電圧すなわちトランジ
スタQ01のベース電位が上昇して電流が更に増加
し、メモリセルを構成するフリツプフロツプが急
激に反転されて、反対の情報が書き込まれるので
ある。
状態が、スタンバイ線STへ流される電流によつ
てトランジスタQ00がオンされQ01がオフされて
いる（VCO＜VC1）場合を想定する。そして、こ
のとき、コモンデータ線がハイ、CDがロウに
されたとする。すると、トランジスタQ22のベー
ス電位はメモリセルMC内のオフされていたトラ
ンジスタQ01のベース電位VC0よりも低くされる。
そのため、データ線ｄには、定電流源に引かれて
メモリセルMC内のトランジスタQ01から電流が
流れ出し、これによつて、トランジスタQ01のコ
レクタ電圧すなわちトランジスタQ00のベース電
位が下がり始める。その結果、トランジスタQ00
の電流が減少し、コレクタ電圧すなわちトランジ
スタQ01のベース電位が上昇して電流が更に増加
し、メモリセルを構成するフリツプフロツプが急
激に反転されて、反対の情報が書き込まれるので
ある。
このように上記実施例では、シユリンク回路４
がカレントスイツチ回路CS0とエミツタフオロワ
EF0とからなる一段のゲート回路で構成されてい
る。そのため、アドレス入力端子からメモリセル
までのアドレス信号の入力系のゲート数が、アド
レスバツフア１とワード線駆動回路２内のドライ
バの２段であり、また、ライトイネーブル端子か
らメモリセルまでのゲート数が、シユリンク回路
４とライトアンプ６の２段となる。その結果、メ
モリセルから見たアドレス力と書込みパルスの入
力の各々の遅延時間が等しくなり、書込みパルス
が立ち上がつてからアドレス信号が切り換わるま
でのアドレスホールド時間tWHAが充分にとれるよ
うになる。
がカレントスイツチ回路CS0とエミツタフオロワ
EF0とからなる一段のゲート回路で構成されてい
る。そのため、アドレス入力端子からメモリセル
までのアドレス信号の入力系のゲート数が、アド
レスバツフア１とワード線駆動回路２内のドライ
バの２段であり、また、ライトイネーブル端子か
らメモリセルまでのゲート数が、シユリンク回路
４とライトアンプ６の２段となる。その結果、メ
モリセルから見たアドレス力と書込みパルスの入
力の各々の遅延時間が等しくなり、書込みパルス
が立ち上がつてからアドレス信号が切り換わるま
でのアドレスホールド時間tWHAが充分にとれるよ
うになる。
なお、一段ゲートのシユリンク回路は上記実施
例のような構成に限定されるものではない。
例のような構成に限定されるものではない。
以上説明したごとくこの発明は、書込み制御信
号と基準電圧との電位差によつて動作されるカレ
ントスイツチ回路と、コンデンサを含み該カレン
トスイツチ回路内の適当なノードのレベルを受け
て書込み制御信号の変化よりも少し遅れて変化す
る基準電圧を発生する基準電圧発生生回路と、上
記カレントスイツチ回路の出力によつて駆動され
る出力段とによつて、書込み制御信号のノイズを
カツトするシユリンク回路を構成したので、非書
込み時におけるノイズマージンが大きくなつて出
力にノイズがのりにくくされるとともに、書込み
制御信号の変動とこれに伴なう基準圧の変動とに
時間差が生じてノイズを拾いにくくされ、ノイズ
により誤つたデータの書込みが防止される。
号と基準電圧との電位差によつて動作されるカレ
ントスイツチ回路と、コンデンサを含み該カレン
トスイツチ回路内の適当なノードのレベルを受け
て書込み制御信号の変化よりも少し遅れて変化す
る基準電圧を発生する基準電圧発生生回路と、上
記カレントスイツチ回路の出力によつて駆動され
る出力段とによつて、書込み制御信号のノイズを
カツトするシユリンク回路を構成したので、非書
込み時におけるノイズマージンが大きくなつて出
力にノイズがのりにくくされるとともに、書込み
制御信号の変動とこれに伴なう基準圧の変動とに
時間差が生じてノイズを拾いにくくされ、ノイズ
により誤つたデータの書込みが防止される。
また、上記のように一段ゲートに構成されたシ
ユリンク回路を用いることにより、書込み制御信
号の入力端子からメモリセルまでのゲート数が、
アドレス信号の入力端子からメモリセルまでのゲ
ート数と同じになるように構成したので、メモリ
セルから見たアドレス入力の遅延時間と書込みパ
ルスの入力の遅延時間が等しくなり、これによつ
てアドレス信号を不必要に遅らせることなくアド
レスホールド時間tWHAを充分にとることができ
る。その結果、書込み速度を向上させ、高速メモ
リを実現することが可能になるという効果があ
る。
ユリンク回路を用いることにより、書込み制御信
号の入力端子からメモリセルまでのゲート数が、
アドレス信号の入力端子からメモリセルまでのゲ
ート数と同じになるように構成したので、メモリ
セルから見たアドレス入力の遅延時間と書込みパ
ルスの入力の遅延時間が等しくなり、これによつ
てアドレス信号を不必要に遅らせることなくアド
レスホールド時間tWHAを充分にとることができ
る。その結果、書込み速度を向上させ、高速メモ
リを実現することが可能になるという効果があ
る。
以上本発明者によつてなされた発明を実施例に
もとづき具体的に説明したが、本発明は上記実施
例に限定されるものではなく、その要旨を逸脱し
ない範囲で種々変更可能であることはいうまでも
ない。
もとづき具体的に説明したが、本発明は上記実施
例に限定されるものではなく、その要旨を逸脱し
ない範囲で種々変更可能であることはいうまでも
ない。
第１図はバイポーラメモリの概略構成を示すブ
ロツク図、第２図はシユリンク回路の作用を示す
ライトイネーブル信号およびこれから派生する信
号の波形図、第３図は本発明を適用した半導体記
憶装置の一実施例を示す回路構成図である。 １…アドレス入力バツフア、３…メモリセルア
レイ、４…シユリンク回路、４１…基準電圧発生
回路、５…データ入力バツフア、６…ライトアン
プ、…書込み制御信号（ライトイネーブル信
号）、MC…メモリセル、CS0…カレントスイツチ
回路、EF0…出力段（エミツタ・フオロワ）。
ロツク図、第２図はシユリンク回路の作用を示す
ライトイネーブル信号およびこれから派生する信
号の波形図、第３図は本発明を適用した半導体記
憶装置の一実施例を示す回路構成図である。 １…アドレス入力バツフア、３…メモリセルア
レイ、４…シユリンク回路、４１…基準電圧発生
回路、５…データ入力バツフア、６…ライトアン
プ、…書込み制御信号（ライトイネーブル信
号）、MC…メモリセル、CS0…カレントスイツチ
回路、EF0…出力段（エミツタ・フオロワ）。
Claims (1)
- １ 外部から供給される書込み制御信号のノイズ
を圧縮するためのシユリンク回路を備えた半導体
記憶装置であつて、上記シユリンク回路を含む書
込み制御系の信号入力端子からメモリセルアレイ
部までのゲート段数が、アドレス信号の入力端子
からメモリセルアレイ部までのゲート段数と同一
となるように構成されているとともに、上記シユ
リンク回路は書込み制御信号と基準電圧との電位
差によつて動作されるカレントスイツチ回路と、
コンデンサを含み該カレントスイツチ回路内の所
定のノードのレベルを受けて上記書込み制御信号
の変化よりも該信号にのるノイズの幅分以上遅れ
て変化しかつ入力信号のレベルに応じてノイズマ
ージンを大きくするような基準電圧を発生する基
準電圧発生回路とを含むECL回路によつて構成
されてなることを特徴とする半導体記憶装置にお
ける書込み回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58072882A JPS59198592A (ja) | 1983-04-27 | 1983-04-27 | 半導体記憶装置における書込み回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58072882A JPS59198592A (ja) | 1983-04-27 | 1983-04-27 | 半導体記憶装置における書込み回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59198592A JPS59198592A (ja) | 1984-11-10 |
| JPH0517640B2 true JPH0517640B2 (ja) | 1993-03-09 |
Family
ID=13502144
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58072882A Granted JPS59198592A (ja) | 1983-04-27 | 1983-04-27 | 半導体記憶装置における書込み回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59198592A (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6370996A (ja) * | 1986-09-11 | 1988-03-31 | Fujitsu Ltd | 半導体記憶装置 |
| KR100480900B1 (ko) * | 1998-01-13 | 2005-07-07 | 주식회사 하이닉스반도체 | 반도체메모리 |
| US8254186B2 (en) * | 2010-04-30 | 2012-08-28 | Freescale Semiconductor, Inc. | Circuit for verifying the write enable of a one time programmable memory |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56137582A (en) * | 1980-03-31 | 1981-10-27 | Chiyou Lsi Gijutsu Kenkyu Kumiai | Write-in input circuit |
-
1983
- 1983-04-27 JP JP58072882A patent/JPS59198592A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS59198592A (ja) | 1984-11-10 |
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