JPH05180907A - アドレス線選択回路 - Google Patents
アドレス線選択回路Info
- Publication number
- JPH05180907A JPH05180907A JP3268472A JP26847291A JPH05180907A JP H05180907 A JPH05180907 A JP H05180907A JP 3268472 A JP3268472 A JP 3268472A JP 26847291 A JP26847291 A JP 26847291A JP H05180907 A JPH05180907 A JP H05180907A
- Authority
- JP
- Japan
- Prior art keywords
- address
- input
- circuit
- operation mode
- signal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Static Random-Access Memory (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Dram (AREA)
- Tests Of Electronic Circuits (AREA)
Abstract
(57)【要約】
【目的】 同時に選択することが可能なアドレス線の本
数を、パッケージサイズを増大させることなく自由に設
定できるようにする。 【構成】 アドレス信号（×０／×０Ｂ）、（×１／×
１Ｂ）、（×２／×２Ｂ）の入力端に複数個の２入力オ
ア回路２ａ〜２ｆを設けるとともに、上記アドレス信号
およびアドレス線ＷＬの複数本を同時に活性化させるマ
ルチ動作モード設定信号ＳM が与えられる動作モード制
御回路１を設け、上記２入力オア回路２ａ〜２ｆの一方
の入力端に上記アドレス信号（×０／×０Ｂ）、（×１
／×１Ｂ）、（×２／×２Ｂ）を供給するとともに、他
方の入力端に上記動作モード制御回路１から出力される
信号ＳM 、４ａ、５ａを供給し、上記アドレス信号（×
０／×０Ｂ）、（×１／×１Ｂ）、（×２／×２Ｂ）の
組合せに応じて上記各アドレス線の複数を同時に活性化
させるようにする。
数を、パッケージサイズを増大させることなく自由に設
定できるようにする。 【構成】 アドレス信号（×０／×０Ｂ）、（×１／×
１Ｂ）、（×２／×２Ｂ）の入力端に複数個の２入力オ
ア回路２ａ〜２ｆを設けるとともに、上記アドレス信号
およびアドレス線ＷＬの複数本を同時に活性化させるマ
ルチ動作モード設定信号ＳM が与えられる動作モード制
御回路１を設け、上記２入力オア回路２ａ〜２ｆの一方
の入力端に上記アドレス信号（×０／×０Ｂ）、（×１
／×１Ｂ）、（×２／×２Ｂ）を供給するとともに、他
方の入力端に上記動作モード制御回路１から出力される
信号ＳM 、４ａ、５ａを供給し、上記アドレス信号（×
０／×０Ｂ）、（×１／×１Ｂ）、（×２／×２Ｂ）の
組合せに応じて上記各アドレス線の複数を同時に活性化
させるようにする。
Description
【０００１】
【産業上の利用分野】本発明はアドレス線選択回路に係
わり、特に、マルチビットテストを行うために複数のメ
モリセルを同時に書き込み可能な状態に活性化させるも
のに用いて好適なものである。
わり、特に、マルチビットテストを行うために複数のメ
モリセルを同時に書き込み可能な状態に活性化させるも
のに用いて好適なものである。
【０００２】
【従来の技術】周知の通り、メモリ装置においては、例
えば製品の良否を判定するために、各メモリセルにデー
タを書き込むとともに、書き込んだデータを読み出す機
能テストを行っている。上記機能テストを行う場合、テ
スト時間を短縮するためにマルチビットテストと呼ばれ
ているテスト方法が実施されることがある。上記マルチ
ビットテストでは、テスト時間を短縮するためには読み
出し時間を速くするだけではなく、書き込み時間も短縮
するようにした方がよい。
えば製品の良否を判定するために、各メモリセルにデー
タを書き込むとともに、書き込んだデータを読み出す機
能テストを行っている。上記機能テストを行う場合、テ
スト時間を短縮するためにマルチビットテストと呼ばれ
ているテスト方法が実施されることがある。上記マルチ
ビットテストでは、テスト時間を短縮するためには読み
出し時間を速くするだけではなく、書き込み時間も短縮
するようにした方がよい。
【０００３】そこで、各メモリセルにデータを書き込む
場合、書き込み時間を短縮するために多重書き込み法と
呼ばれる書き込み方法が用いられることがある。図２
は、アドレス線の多重選択を可能にする回路例を示した
もので、１２ａ〜１２ｄは２入力オア回路、１０ａ〜１
０ｄはアンド回路である。
場合、書き込み時間を短縮するために多重書き込み法と
呼ばれる書き込み方法が用いられることがある。図２
は、アドレス線の多重選択を可能にする回路例を示した
もので、１２ａ〜１２ｄは２入力オア回路、１０ａ〜１
０ｄはアンド回路である。
【０００４】上記２入力オア回路１２ａ〜１２ｄは、ア
ドレス信号（×０／×０Ｂ）、（×１／×１Ｂ）の入力
端に設けられているもので、その一方の入力端子に上記
アドレス信号がそれぞれ与えられる。また、上記２入力
オア回路１２ａ〜１２ｄの他方の入力端子にはマルチ動
作モード設定信号ＳM が与えられる。一方、上記アンド
回路１０ａ〜１０ｄは、ワード線ＷＬ０〜ＷＬ３の入力
端に設けられているものであり、各アンド回路１０ａ〜
１０ｄの入力端には上記２入力オア回路１２の出力が２
つずつ与えられる。
ドレス信号（×０／×０Ｂ）、（×１／×１Ｂ）の入力
端に設けられているもので、その一方の入力端子に上記
アドレス信号がそれぞれ与えられる。また、上記２入力
オア回路１２ａ〜１２ｄの他方の入力端子にはマルチ動
作モード設定信号ＳM が与えられる。一方、上記アンド
回路１０ａ〜１０ｄは、ワード線ＷＬ０〜ＷＬ３の入力
端に設けられているものであり、各アンド回路１０ａ〜
１０ｄの入力端には上記２入力オア回路１２の出力が２
つずつ与えられる。
【０００５】すなわち、図示の例では第１のアンド回路
１０ａには、２入力オア回路１２ａおよび１２ｃの出力
が与えられる。また、第２のアンド回路１０ｂには、２
入力オア回路１２ｂおよび１２ｃの出力が与えられる。
更に、第３のアンド回路１０ｃには、２入力オア回路１
２ａおよび１２ｄの出力が与えられ、第４のアンド回路
１０ｄには、２入力オア回路１２ｂおよび１２ｄの出力
が与えられる。このように構成された図２の回路におい
ては、マルチ動作モード設定信号ＳM の論理レベルを
“１”レベルにすることにより、アドレス信号（×０／
×０Ｂ）、（×１／×１Ｂ）の内容に係わりなく、全て
のワード線ＷＬ０〜ＷＬ３を同時に選択することができ
る。
１０ａには、２入力オア回路１２ａおよび１２ｃの出力
が与えられる。また、第２のアンド回路１０ｂには、２
入力オア回路１２ｂおよび１２ｃの出力が与えられる。
更に、第３のアンド回路１０ｃには、２入力オア回路１
２ａおよび１２ｄの出力が与えられ、第４のアンド回路
１０ｄには、２入力オア回路１２ｂおよび１２ｄの出力
が与えられる。このように構成された図２の回路におい
ては、マルチ動作モード設定信号ＳM の論理レベルを
“１”レベルにすることにより、アドレス信号（×０／
×０Ｂ）、（×１／×１Ｂ）の内容に係わりなく、全て
のワード線ＷＬ０〜ＷＬ３を同時に選択することができ
る。
【０００６】
【発明が解決しようとする課題】しかしながら、図２に
示したアドレス線の多重選択を可能にする回路は、多重
度が回路設計時に決まってしまい、後で変更することが
できない不都合があった。このため、例えば動作電流が
多く流れ過ぎるため等により、活性化させるアドレス線
の本数を変更したい場合が生じても変更できない不都合
があった。すなわち、例えば８重書き込みを行ったとき
に、グランドバランスのくずれが原因で動作が不安定に
なったら４重書き込みに変更したい場合があるが、図２
の回路構成ではこのような変更を行うことができなかっ
た。
示したアドレス線の多重選択を可能にする回路は、多重
度が回路設計時に決まってしまい、後で変更することが
できない不都合があった。このため、例えば動作電流が
多く流れ過ぎるため等により、活性化させるアドレス線
の本数を変更したい場合が生じても変更できない不都合
があった。すなわち、例えば８重書き込みを行ったとき
に、グランドバランスのくずれが原因で動作が不安定に
なったら４重書き込みに変更したい場合があるが、図２
の回路構成ではこのような変更を行うことができなかっ
た。
【０００７】このような不都合を解消するために、書き
込みの多重度を設定する特別な外部端子を設けることも
考えられるが、このようにするとパッケージサイズが大
きくなってしまう問題が生じる。本発明は上述の問題点
に鑑み、アドレス線を同時に選択することが可能な本数
を、パッケージサイズを増大させることなく自由に設定
できるようにすることを目的とする。
込みの多重度を設定する特別な外部端子を設けることも
考えられるが、このようにするとパッケージサイズが大
きくなってしまう問題が生じる。本発明は上述の問題点
に鑑み、アドレス線を同時に選択することが可能な本数
を、パッケージサイズを増大させることなく自由に設定
できるようにすることを目的とする。
【０００８】
【課題を解決するための手段】本発明のアドレス線選択
回路は、アドレス線を活性化させるために与えられるア
ドレス信号の入力端に設けられた複数個の２入力オア回
路と、上記アドレス信号が与えられるとともに、上記ア
ドレス線の複数本を同時に活性化させるマルチ動作モー
ド設定信号が与えられる動作モード制御回路とを具備
し、上記２入力オア回路の一方の入力端に上記アドレス
信号を供給するとともに、上記２入力オア回路の他方の
入力端に上記動作モード制御回路の出力信号を供給し、
上記動作モード制御回路に入力するアドレス信号の組合
せに応じて上記各アドレス線を活性化させる本数を決定
するようにしている。
回路は、アドレス線を活性化させるために与えられるア
ドレス信号の入力端に設けられた複数個の２入力オア回
路と、上記アドレス信号が与えられるとともに、上記ア
ドレス線の複数本を同時に活性化させるマルチ動作モー
ド設定信号が与えられる動作モード制御回路とを具備
し、上記２入力オア回路の一方の入力端に上記アドレス
信号を供給するとともに、上記２入力オア回路の他方の
入力端に上記動作モード制御回路の出力信号を供給し、
上記動作モード制御回路に入力するアドレス信号の組合
せに応じて上記各アドレス線を活性化させる本数を決定
するようにしている。
【０００９】
【作用】マルチ動作モードを設定する信号とアドレス信
号とを巧みに組合わせて、同時に活性化させるアドレス
線の本数および位置を決定することにより、外部信号を
入力するために新たに設ける端子は、上記マルチ動作モ
ード設定信号を入力させるための端子のみにすることが
可能となる。
号とを巧みに組合わせて、同時に活性化させるアドレス
線の本数および位置を決定することにより、外部信号を
入力するために新たに設ける端子は、上記マルチ動作モ
ード設定信号を入力させるための端子のみにすることが
可能となる。
【００１０】
【実施例】図１は、本発明の一実施例を示すアドレス線
選択回路の構成図である。図１から明らかなように、本
実施例のアドレス線選択回路は８本のワード線ＷＬ０〜
ＷＬ７を選択するようにしている。すなわち、本実施例
のアドレス線選択回路は、動作モード制御回路１、２入
力オア回路２ａ〜２ｆ、アンド回路３ａ〜３ｈ等により
構成されている。
選択回路の構成図である。図１から明らかなように、本
実施例のアドレス線選択回路は８本のワード線ＷＬ０〜
ＷＬ７を選択するようにしている。すなわち、本実施例
のアドレス線選択回路は、動作モード制御回路１、２入
力オア回路２ａ〜２ｆ、アンド回路３ａ〜３ｈ等により
構成されている。
【００１１】動作モード制御回路１は、第１のアンド回
路４および第２のアンド回路５により構成されていて、
第１のアンド回路４が２入力アンド回路であり、第２の
アンド回路５が３入力アンド回路である。このように構
成された動作モード制御回路１には、３つの入力端子６
ａ，６ｂ，６ｃが設けられており、これらの入力端子６
ａ，６ｂ，６ｃを通してマルチ動作モード設定信号
ＳM 、アドレス信号×０Ｂ，×１Ｂが入力される。
路４および第２のアンド回路５により構成されていて、
第１のアンド回路４が２入力アンド回路であり、第２の
アンド回路５が３入力アンド回路である。このように構
成された動作モード制御回路１には、３つの入力端子６
ａ，６ｂ，６ｃが設けられており、これらの入力端子６
ａ，６ｂ，６ｃを通してマルチ動作モード設定信号
ＳM 、アドレス信号×０Ｂ，×１Ｂが入力される。
【００１２】第１の入力端子６ａより供給されるマルチ
動作モード設定信号ＳM は、第１のアンド回路４および
第２のアンド回路５にそれぞれ与えられる。また、第２
の入力端子６ｂより供給されるアドレス信号×０Ｂが第
１のアンド回路４および第２のアンド回路５にそれぞれ
供給されるとともに、第３の入力端子６ｃより供給され
るアドレス信号×１Ｂが第２のアンド回路５に供給され
る。
動作モード設定信号ＳM は、第１のアンド回路４および
第２のアンド回路５にそれぞれ与えられる。また、第２
の入力端子６ｂより供給されるアドレス信号×０Ｂが第
１のアンド回路４および第２のアンド回路５にそれぞれ
供給されるとともに、第３の入力端子６ｃより供給され
るアドレス信号×１Ｂが第２のアンド回路５に供給され
る。
【００１３】上記動作モード制御回路１には３つの出力
端子７ａ，７ｂ，７ｃがそれぞれ設けられていて、第１
の出力端子７ａからは入力端子６ａより入力されたマル
チ動作モード設定信号ＳM がスルーで出力される。ま
た、第２の出力端子７ｂからは第１のアンド回路４の出
力信号４ａが出力されるとともに、第３の出力端子７ｃ
からは第２のアンド回路５の出力信号５ａが出力され
る。
端子７ａ，７ｂ，７ｃがそれぞれ設けられていて、第１
の出力端子７ａからは入力端子６ａより入力されたマル
チ動作モード設定信号ＳM がスルーで出力される。ま
た、第２の出力端子７ｂからは第１のアンド回路４の出
力信号４ａが出力されるとともに、第３の出力端子７ｃ
からは第２のアンド回路５の出力信号５ａが出力され
る。
【００１４】ところで、図２に示した回路ではマルチ動
作モード設定信号ＳM を“１”レベルにすると、全ての
ワード線ＷＬ０〜ＷＬ３が書き込み可能状態となり、ア
ドレス信号（×０／×０Ｂ）、（×１／×１Ｂ）の内容
は無関係になってしまう。つまり、アドレス信号（×０
／×０Ｂ）、（×１／×１Ｂ）にどのような信号を入れ
ても動作は１種類に固定されることになる。
作モード設定信号ＳM を“１”レベルにすると、全ての
ワード線ＷＬ０〜ＷＬ３が書き込み可能状態となり、ア
ドレス信号（×０／×０Ｂ）、（×１／×１Ｂ）の内容
は無関係になってしまう。つまり、アドレス信号（×０
／×０Ｂ）、（×１／×１Ｂ）にどのような信号を入れ
ても動作は１種類に固定されることになる。
【００１５】本発明は、フリーになったアドレス信号を
使って多重書き込みモード（多重度）を自由に設定する
ことができるようにしたものである。なお、本実施例で
はアドレス信号（×０／×０Ｂ）、（×１／×１Ｂ）、
（×２／×２Ｂ）を使って、８本のワード線ＷＬ０〜Ｗ
Ｌ７を選択する際の多重度を、×２，×４，×８のよう
に切換えるようにする例を示す。すなわち、本実施例に
おける各動作モードは表１に示すようになる。
使って多重書き込みモード（多重度）を自由に設定する
ことができるようにしたものである。なお、本実施例で
はアドレス信号（×０／×０Ｂ）、（×１／×１Ｂ）、
（×２／×２Ｂ）を使って、８本のワード線ＷＬ０〜Ｗ
Ｌ７を選択する際の多重度を、×２，×４，×８のよう
に切換えるようにする例を示す。すなわち、本実施例に
おける各動作モードは表１に示すようになる。
【表１】
【００１６】表１から明らかなように、マルチ動作モー
ド設定信号ＳM を“０”レベルにすれば、動作モード制
御回路１から出力される信号の論理レベルは全て“０”
レベルとなるので、ノーマルモードとして動作する。ま
た、マルチ動作モード設定信号ＳM を“１”レベルにす
るとともに、表１に示したような論理レベルの組合せで
各アドレス信号（×０／×０Ｂ）、（×１／×１Ｂ）、
（×２／×２Ｂ）を入力すれば、その組合せに応じて種
々の動作モードを選択することができる。例えば、各ア
ドレス信号を“０”にすれば、動作モード制御回路１か
ら出力する信号の論理レベルを全て“１”レベルにする
ことができるので、×８動作モードに設定することがで
きる。
ド設定信号ＳM を“０”レベルにすれば、動作モード制
御回路１から出力される信号の論理レベルは全て“０”
レベルとなるので、ノーマルモードとして動作する。ま
た、マルチ動作モード設定信号ＳM を“１”レベルにす
るとともに、表１に示したような論理レベルの組合せで
各アドレス信号（×０／×０Ｂ）、（×１／×１Ｂ）、
（×２／×２Ｂ）を入力すれば、その組合せに応じて種
々の動作モードを選択することができる。例えば、各ア
ドレス信号を“０”にすれば、動作モード制御回路１か
ら出力する信号の論理レベルを全て“１”レベルにする
ことができるので、×８動作モードに設定することがで
きる。
【００１７】また、多重モード２を選択すると、ワード
線ＷＬ０−ＷＬ１、ＷＬ２−ＷＬ３、ＷＬ４−ＷＬ５、
ＷＬ６−ＷＬ７がそれぞれ組になって選択される。これ
らの４つの組の選択は、アドレス信号（×１／×１
Ｂ）、（×２／×２Ｂ）で行うことができる。更に、多
重モード４を選択するとワード線は、ＷＬ０−ＷＬ３、
ＷＬ４−ＷＬ７が組となって選択される。これらの組の
選択は、アドレス信号（×２／×２Ｂ）で行う。
線ＷＬ０−ＷＬ１、ＷＬ２−ＷＬ３、ＷＬ４−ＷＬ５、
ＷＬ６−ＷＬ７がそれぞれ組になって選択される。これ
らの４つの組の選択は、アドレス信号（×１／×１
Ｂ）、（×２／×２Ｂ）で行うことができる。更に、多
重モード４を選択するとワード線は、ＷＬ０−ＷＬ３、
ＷＬ４−ＷＬ７が組となって選択される。これらの組の
選択は、アドレス信号（×２／×２Ｂ）で行う。
【００１８】なお、上記実施例においては、連続したワ
ード線を選択する回路を示したが、例えば１本おきのワ
ード線ＷＬを多重選択することも可能である。このよう
に１本おきのワード線ＷＬを多重選択すると、マルチビ
ットテストでチェッカー・ボード・パターンのテストが
可能となる。また、本発明はワード線ＷＬを多重選択す
るだけでなく、カラムの選択やセクションブロックと呼
ばれるメモリセル群の選択にも同様の考え方で適用する
ことができる。更に、上記実施例においては８本のワー
ド線ＷＬを選択する例を示したが、選択可能な多重度は
８本以外に、例えば１６本や３２本等のように任意に設
定することができる。
ード線を選択する回路を示したが、例えば１本おきのワ
ード線ＷＬを多重選択することも可能である。このよう
に１本おきのワード線ＷＬを多重選択すると、マルチビ
ットテストでチェッカー・ボード・パターンのテストが
可能となる。また、本発明はワード線ＷＬを多重選択す
るだけでなく、カラムの選択やセクションブロックと呼
ばれるメモリセル群の選択にも同様の考え方で適用する
ことができる。更に、上記実施例においては８本のワー
ド線ＷＬを選択する例を示したが、選択可能な多重度は
８本以外に、例えば１６本や３２本等のように任意に設
定することができる。
【００１９】
【発明の効果】本発明は上述したように、アドレス信号
の入力端に複数個の２入力オア回路を設けるとともに、
上記アドレス信号およびアドレス線の複数本を同時に活
性化させるマルチ動作モード設定信号が与えられる動作
モード制御回路を設け、上記２入力オア回路の一方の入
力端に上記アドレス信号を供給するとともに、他方の入
力端に上記動作モード制御回路から出力される信号を供
給し、上記アドレス信号の組合せに応じて上記各アドレ
ス線を活性化させる本数を決定するようにしたので、同
時に選択することが可能なアドレス線の本数を自由に設
定することができる。したがって、例えば８重書き込み
を行うとグランドバランスのくずれ等が原因で動作が不
安定になった場合には、４重書き込みに変更する等の使
い方を自由に行うようにすることができる。また、モー
ド設定のための特別な端子を必要とせず、マルチ動作モ
ード設定信号用の端子を１個設けるだけで装置を構成す
ることができるので、パッケージサイズを増大させるこ
となく多重度を自由に設定できるアドレス線選択回路を
構成することができる。
の入力端に複数個の２入力オア回路を設けるとともに、
上記アドレス信号およびアドレス線の複数本を同時に活
性化させるマルチ動作モード設定信号が与えられる動作
モード制御回路を設け、上記２入力オア回路の一方の入
力端に上記アドレス信号を供給するとともに、他方の入
力端に上記動作モード制御回路から出力される信号を供
給し、上記アドレス信号の組合せに応じて上記各アドレ
ス線を活性化させる本数を決定するようにしたので、同
時に選択することが可能なアドレス線の本数を自由に設
定することができる。したがって、例えば８重書き込み
を行うとグランドバランスのくずれ等が原因で動作が不
安定になった場合には、４重書き込みに変更する等の使
い方を自由に行うようにすることができる。また、モー
ド設定のための特別な端子を必要とせず、マルチ動作モ
ード設定信号用の端子を１個設けるだけで装置を構成す
ることができるので、パッケージサイズを増大させるこ
となく多重度を自由に設定できるアドレス線選択回路を
構成することができる。
【図１】本発明の一実施例を示すアドレス線選択回路の
構成図である。
構成図である。
【図２】アドレス線を多重に選択することが可能な回路
例を示す構成図である。
例を示す構成図である。
【図３】
１ 動作モード制御回路 ２ａ〜２ｆ 入力オア回路 ３ａ〜３ｈ アンド回路 ４ 第１のアンド回路 ５ 第２のアンド回路 ６ａ〜６ｃ 入力端子 ７ａ〜７ｃ 出力端子 ＷＬ ワード線
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成４年１１月４日
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】図３
【補正方法】削除
Claims (1)
- 【請求項１】 アドレス線を活性化させるために与えら
れるアドレス信号の入力端に設けられた複数個の２入力
オア回路と、 上記アドレス信号が与えられるとともに、上記アドレス
線の複数本を同時に活性化させるマルチ動作モード設定
信号が与えられる動作モード制御回路とを具備し、 上記２入力オア回路の一方の入力端に上記アドレス信号
を供給するとともに、上記２入力オア回路の他方の入力
端に上記動作モード制御回路の出力信号を供給し、 上記動作モード制御回路に入力するアドレス信号の組合
せに応じて上記各アドレス線を活性化させる本数を決定
するようにしたことを特徴とするアドレス線選択回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3268472A JPH05180907A (ja) | 1991-09-18 | 1991-09-18 | アドレス線選択回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3268472A JPH05180907A (ja) | 1991-09-18 | 1991-09-18 | アドレス線選択回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05180907A true JPH05180907A (ja) | 1993-07-23 |
Family
ID=17458980
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3268472A Pending JPH05180907A (ja) | 1991-09-18 | 1991-09-18 | アドレス線選択回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05180907A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6392939B1 (en) | 2000-01-21 | 2002-05-21 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor memory device with improved defect elimination rate |
-
1991
- 1991-09-18 JP JP3268472A patent/JPH05180907A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6392939B1 (en) | 2000-01-21 | 2002-05-21 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor memory device with improved defect elimination rate |
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