JPH0793997A - スタティック型半導体記憶装置 - Google Patents
スタティック型半導体記憶装置Info
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- JPH0793997A JPH0793997A JP5261858A JP26185893A JPH0793997A JP H0793997 A JPH0793997 A JP H0793997A JP 5261858 A JP5261858 A JP 5261858A JP 26185893 A JP26185893 A JP 26185893A JP H0793997 A JPH0793997 A JP H0793997A
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Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
- G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
- G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
- G11C29/18—Address generation devices; Devices for accessing memories, e.g. details of addressing circuits
- G11C29/26—Accessing multiple arrays
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
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- G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
- G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
- G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
- G11C29/18—Address generation devices; Devices for accessing memories, e.g. details of addressing circuits
Landscapes
- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Static Random-Access Memory (AREA)
- Tests Of Electronic Circuits (AREA)
- Dram (AREA)
Abstract
(57)【要約】
【目的】 ディスターブテスト時間の短縮化を図る。
【構成】 メモリ装置は、Ｘ系アドレスバッファ１、Ｙ
系アドレスバッファ２、Ｘ−デコーダ３、Ｙ−デコーダ
４、センス・スイッチ回路５、入力データ制御回路６、
出力データ制御回路７、メモリセルアレイ８ａ〜８ｄ、
ＣＳ＊（＊は上線の代わり、以下同じ）バッファ９、ブ
ロック併合制御信号ＣＮＴを出力することのできるＯＥ
＊バッファ１０、ＷＥ＊バッファ１１、ブロック選択回
路１２により構成される。ブロック選択回路１２は、Ｃ
ＮＴがＬのときには、メモリセルアレイの中の１つのブ
ロックを選択するが、ＣＮＴがＨになると、複数の（例
えば全部の）ブロック（８ａ〜８ｄ）を同時に選択す
る。
系アドレスバッファ２、Ｘ−デコーダ３、Ｙ−デコーダ
４、センス・スイッチ回路５、入力データ制御回路６、
出力データ制御回路７、メモリセルアレイ８ａ〜８ｄ、
ＣＳ＊（＊は上線の代わり、以下同じ）バッファ９、ブ
ロック併合制御信号ＣＮＴを出力することのできるＯＥ
＊バッファ１０、ＷＥ＊バッファ１１、ブロック選択回
路１２により構成される。ブロック選択回路１２は、Ｃ
ＮＴがＬのときには、メモリセルアレイの中の１つのブ
ロックを選択するが、ＣＮＴがＨになると、複数の（例
えば全部の）ブロック（８ａ〜８ｄ）を同時に選択す
る。
Description
【０００１】
【産業上の利用分野】本発明は、スタティック型半導体
記憶装置に関し、特に、ディスターブテストを短時間に
実施できるように構成されたスタティック型半導体メモ
リ装置に関するものである。
記憶装置に関し、特に、ディスターブテストを短時間に
実施できるように構成されたスタティック型半導体メモ
リ装置に関するものである。
【０００２】
【従来の技術】従来のスタティック型ランダムアクセス
メモリ（以下、ＳＲＡＭと記す）は、図８に示すよう
に、Ｘ系アドレスバッファ１、Ｙ系アドレスバッファ
２、Ｘ−デコーダ３、Ｙ−デコーダ４、センス・スイッ
チ回路５、入力データ制御回路６、出力データ制御回路
７、メモリセルアレイ８、ＣＳ＊（＊は上線の代わり、
以下同じ）バッファ９、ＯＥ＊バッファ１０ａおよびＷ
Ｅ＊バッファ１１によって構成されている。信号入出力
端子としては、Ｘアドレス端子ＡＸ０〜ＡＸｎ、Ｙアド
レス端子ＡＹ０〜ＡＹｎ、入出力端子Ｉ／Ｏ１〜Ｉ／Ｏ
ｍ、チップセレクト端子ＣＳ＊、出力制御端子ＯＥ＊お
よびライトイネーブル端子ＷＥ＊が備えられている。
メモリ（以下、ＳＲＡＭと記す）は、図８に示すよう
に、Ｘ系アドレスバッファ１、Ｙ系アドレスバッファ
２、Ｘ−デコーダ３、Ｙ−デコーダ４、センス・スイッ
チ回路５、入力データ制御回路６、出力データ制御回路
７、メモリセルアレイ８、ＣＳ＊（＊は上線の代わり、
以下同じ）バッファ９、ＯＥ＊バッファ１０ａおよびＷ
Ｅ＊バッファ１１によって構成されている。信号入出力
端子としては、Ｘアドレス端子ＡＸ０〜ＡＸｎ、Ｙアド
レス端子ＡＹ０〜ＡＹｎ、入出力端子Ｉ／Ｏ１〜Ｉ／Ｏ
ｍ、チップセレクト端子ＣＳ＊、出力制御端子ＯＥ＊お
よびライトイネーブル端子ＷＥ＊が備えられている。
【０００３】ここで、通常の回路動作について簡単に説
明する。上記アドレス端子ＡＸ０〜ＡＸｎ、ＡＹ０〜Ａ
Ｙｎの信号は、Ｘ系アドレスバッファ１、Ｙ系アドレス
バッファ２を介してＸ−デコーダ３、Ｙ−デコーダ４に
入力され、これらのデコーダ３、４にてデコードされ
る。そして、Ｘ−デコーダ３によりメモリセルの１本の
ワード線が選択され、Ｙ−デコーダ４によって、出力す
べきメモリセルのビット線がｍ本選択される。ビット線
上に読み出されたメモリセルの情報は、センス・スイッ
チ回路５にて増幅され、出力データ制御回路７を介して
入出力端子Ｉ／Ｏ１〜Ｉ／Ｏｍより外部へ出力される。
明する。上記アドレス端子ＡＸ０〜ＡＸｎ、ＡＹ０〜Ａ
Ｙｎの信号は、Ｘ系アドレスバッファ１、Ｙ系アドレス
バッファ２を介してＸ−デコーダ３、Ｙ−デコーダ４に
入力され、これらのデコーダ３、４にてデコードされ
る。そして、Ｘ−デコーダ３によりメモリセルの１本の
ワード線が選択され、Ｙ−デコーダ４によって、出力す
べきメモリセルのビット線がｍ本選択される。ビット線
上に読み出されたメモリセルの情報は、センス・スイッ
チ回路５にて増幅され、出力データ制御回路７を介して
入出力端子Ｉ／Ｏ１〜Ｉ／Ｏｍより外部へ出力される。
【０００４】メモリセルへ情報を書き込む際は、ライト
イネーブル端子ＷＥ＊を“Ｌ”として、出力データ制御
回路７を非活性にし、入力データ制御回路６を活性化さ
せる。そして、入出力端子Ｉ／Ｏ１〜Ｉ／Ｏｍに入力さ
れた信号をアドレス端子に入力された信号によって選択
されたメモリセルへ書き込む。なお、出力制御端子ＯＥ
＊は、出力データ制御回路７を制御して、“Ｌ”で入出
力端子Ｉ／Ｏ１〜Ｉ／Ｏｍにデータを出力させ、“Ｈ”
でデータの出力を禁止する端子であり、チップセレクト
端子ＣＳ＊は、“Ｈ”信号により本ＳＲＡＭをスタンバ
イ状態（非選択状態：上記回路動作は全て禁止される）
にする端子である。
イネーブル端子ＷＥ＊を“Ｌ”として、出力データ制御
回路７を非活性にし、入力データ制御回路６を活性化さ
せる。そして、入出力端子Ｉ／Ｏ１〜Ｉ／Ｏｍに入力さ
れた信号をアドレス端子に入力された信号によって選択
されたメモリセルへ書き込む。なお、出力制御端子ＯＥ
＊は、出力データ制御回路７を制御して、“Ｌ”で入出
力端子Ｉ／Ｏ１〜Ｉ／Ｏｍにデータを出力させ、“Ｈ”
でデータの出力を禁止する端子であり、チップセレクト
端子ＣＳ＊は、“Ｈ”信号により本ＳＲＡＭをスタンバ
イ状態（非選択状態：上記回路動作は全て禁止される）
にする端子である。
【０００５】次に、従来のＳＲＡＭのディスターブテス
トについて説明する。図９は、高抵抗型ＳＲＡＭにおけ
るメモリセルの回路図である。このメモリセルにおい
て、データは、一対の抵抗Ｒと交差接続されたｎチャネ
ル型ＭＯＳトランジスタＱｎ２により構成されるフリッ
プフロップにより保持され、データの授受は、トランス
ファトランジスタであるｎチャネル型ＭＯＳトランジス
タＱｎ１を介して行われる。データ読み出し時におい
て、ワード線が選択されると（“Ｈ”になると）、トラ
ンジスタＱｎ１がオンし、ビット線Ｄ、Ｄ＊とメモリセ
ル内のノードＡ、Ｂが接続され、ノードＡ、Ｂに記憶さ
れていたデータがビット線Ｄ、Ｄ＊へ伝達される。これ
により、電源電位ＶCC付近に設定されていたビット線Ｄ
とビット線Ｄ＊との間に電位差が生じる。この電位差を
センスアンプした後読み出す。また、書き込みの場合
は、ビット線Ｄ、Ｄ＊のいずれかを接地レベル（０Ｖ）
にしてこれをメモリセル内のノードＡまたはＢに書き込
む。
トについて説明する。図９は、高抵抗型ＳＲＡＭにおけ
るメモリセルの回路図である。このメモリセルにおい
て、データは、一対の抵抗Ｒと交差接続されたｎチャネ
ル型ＭＯＳトランジスタＱｎ２により構成されるフリッ
プフロップにより保持され、データの授受は、トランス
ファトランジスタであるｎチャネル型ＭＯＳトランジス
タＱｎ１を介して行われる。データ読み出し時におい
て、ワード線が選択されると（“Ｈ”になると）、トラ
ンジスタＱｎ１がオンし、ビット線Ｄ、Ｄ＊とメモリセ
ル内のノードＡ、Ｂが接続され、ノードＡ、Ｂに記憶さ
れていたデータがビット線Ｄ、Ｄ＊へ伝達される。これ
により、電源電位ＶCC付近に設定されていたビット線Ｄ
とビット線Ｄ＊との間に電位差が生じる。この電位差を
センスアンプした後読み出す。また、書き込みの場合
は、ビット線Ｄ、Ｄ＊のいずれかを接地レベル（０Ｖ）
にしてこれをメモリセル内のノードＡまたはＢに書き込
む。
【０００６】ここで、メモリセルのノードＡ、Ｂの電位
は（例えばノードＡが“Ｈ”、ノードＢが“Ｌ”とする
と）、ワード線が選択されていない状態では、抵抗Ｒに
よってノードＡはＶCC（５Ｖ）、ノードＢはほぼ接地レ
ベル（０Ｖ）に保持されている。通常、抵抗Ｒの抵抗値
は、数Ｔ［１０12］Ω、ｎチャネル型ＭＯＳトランジス
タＱｎ２のオン抵抗は数百Ωであるからである。読み出
し時にワード線が選択されると、ノードＢはビット線が
ＶCCレベルのため、０Ｖより上昇し、Ｄ側のｎチャネル
型ＭＯＳトランジスタＱｎ２のＶT （スレッショルド電
圧）を多少越え、ノードＡの“Ｈ”レベルを降下させて
しまう。通常、この状態でメモリセルの情報が破壊され
ないように、ｎチャネル型ＭＯＳトランジスタＱｎ１、
Ｑｎ２のレシオを十分大きく設定しているが、製造上の
バラツキにより、不安定なメモリセルが生じることがあ
り、データ反転の現れるケースがある。
は（例えばノードＡが“Ｈ”、ノードＢが“Ｌ”とする
と）、ワード線が選択されていない状態では、抵抗Ｒに
よってノードＡはＶCC（５Ｖ）、ノードＢはほぼ接地レ
ベル（０Ｖ）に保持されている。通常、抵抗Ｒの抵抗値
は、数Ｔ［１０12］Ω、ｎチャネル型ＭＯＳトランジス
タＱｎ２のオン抵抗は数百Ωであるからである。読み出
し時にワード線が選択されると、ノードＢはビット線が
ＶCCレベルのため、０Ｖより上昇し、Ｄ側のｎチャネル
型ＭＯＳトランジスタＱｎ２のＶT （スレッショルド電
圧）を多少越え、ノードＡの“Ｈ”レベルを降下させて
しまう。通常、この状態でメモリセルの情報が破壊され
ないように、ｎチャネル型ＭＯＳトランジスタＱｎ１、
Ｑｎ２のレシオを十分大きく設定しているが、製造上の
バラツキにより、不安定なメモリセルが生じることがあ
り、データ反転の現れるケースがある。
【０００７】このような不良を完全に除去するため、ワ
ーストケースをＳＲＡＭに実行することが必要となる。
このワーストケースは、ワード線の活性化、非活性化を
多数回も繰り返すことによって実現される。これは、ワ
ード線の活性化により降下した“Ｈ”ノードの電位が十
分に復帰しない間に（復帰は数ＴΩの抵抗Ｒを介して行
われるため、極めて緩やかである）再度活性化し、この
操作を複数回繰り返すことにより最終的に不良メモリセ
ルのノードＡを“Ｈ”から“Ｌ”へ低下させようとする
ものである。これがＳＲＡＭのディスターブテストであ
る。
ーストケースをＳＲＡＭに実行することが必要となる。
このワーストケースは、ワード線の活性化、非活性化を
多数回も繰り返すことによって実現される。これは、ワ
ード線の活性化により降下した“Ｈ”ノードの電位が十
分に復帰しない間に（復帰は数ＴΩの抵抗Ｒを介して行
われるため、極めて緩やかである）再度活性化し、この
操作を複数回繰り返すことにより最終的に不良メモリセ
ルのノードＡを“Ｈ”から“Ｌ”へ低下させようとする
ものである。これがＳＲＡＭのディスターブテストであ
る。
【０００８】具体的なテスト方法を図１０を参照して説
明する。図１０（ａ）は、ディスターブ手順を示す流れ
図であり、図１０（ｂ）はアドレス切り換えの状況を示
すタイミングチャートである。図１０（ｂ）に示すよう
に、アドレスの選択は、仕様書において保証されている
リードサイクル時間ＴRCより短いサイクルで繰り返す。
この際に、アドレスＡとその相補のアドレスＡ＊とを交
互に入力するが、その切り換え時刻は可変となってい
る。可変とする理由は、個々のＳＲＡＭ毎にワード線の
活性化ポイントが異なるため、一つのタイミングで動作
させた場合には不良検出ができないケースが起こりうる
からである。そして、テスト時間の短縮のために、通
常、アドレスＡとアドレスＡ＊とを交互に入力するアド
レスモジュレーションを行い、アドレスＡとアドレスＡ
＊に関するディスターブテストを同時に行っている。ま
た、アドレス番地の操作は、Ｙ系アドレスを変化させる
必要がないため、Ｘ系アドレスについてのみ行ってい
る。
明する。図１０（ａ）は、ディスターブ手順を示す流れ
図であり、図１０（ｂ）はアドレス切り換えの状況を示
すタイミングチャートである。図１０（ｂ）に示すよう
に、アドレスの選択は、仕様書において保証されている
リードサイクル時間ＴRCより短いサイクルで繰り返す。
この際に、アドレスＡとその相補のアドレスＡ＊とを交
互に入力するが、その切り換え時刻は可変となってい
る。可変とする理由は、個々のＳＲＡＭ毎にワード線の
活性化ポイントが異なるため、一つのタイミングで動作
させた場合には不良検出ができないケースが起こりうる
からである。そして、テスト時間の短縮のために、通
常、アドレスＡとアドレスＡ＊とを交互に入力するアド
レスモジュレーションを行い、アドレスＡとアドレスＡ
＊に関するディスターブテストを同時に行っている。ま
た、アドレス番地の操作は、Ｙ系アドレスを変化させる
必要がないため、Ｘ系アドレスについてのみ行ってい
る。
【０００９】図１０（ａ）に示すように、フラグＦを０
に設定（ステップＳ１）した後、全メモリセルに任意の
パターンのデータを書き込む（ステップＳ２）。アドレ
スＡ（例えば０番地）を指定し（ステップＳ３）、その
アドレスのワード線を選択し、選択期間ＴA が経過した
後、ワード線の選択をアドレスＡ＊に切り換え、ＴRC−
ＴA の期間選択状態を維持する。しかる後、ワード線の
選択をＡ側に移し、Ｔ B だけワード線の選択を続ける。
次いで、Ａ＊側のワード線をＴRC−ＴB の期間活性化す
る。以下、同様の操作を所定の回数ｎに達するまで繰り
返す（ステップＳ４）。次に、全てのワード線を選択し
たかを調べ（ステップＳ５）、終了していない場合には
新たなアドレス（例えば１番地）を指定し（ステップＳ
３）、ディスターブテストを行う（ステップＳ４）。全
てのワード線について選択が終了したら、データの読み
出しを行い（ステップＳ６）、入力テストパターンとの
比較を行う。
に設定（ステップＳ１）した後、全メモリセルに任意の
パターンのデータを書き込む（ステップＳ２）。アドレ
スＡ（例えば０番地）を指定し（ステップＳ３）、その
アドレスのワード線を選択し、選択期間ＴA が経過した
後、ワード線の選択をアドレスＡ＊に切り換え、ＴRC−
ＴA の期間選択状態を維持する。しかる後、ワード線の
選択をＡ側に移し、Ｔ B だけワード線の選択を続ける。
次いで、Ａ＊側のワード線をＴRC−ＴB の期間活性化す
る。以下、同様の操作を所定の回数ｎに達するまで繰り
返す（ステップＳ４）。次に、全てのワード線を選択し
たかを調べ（ステップＳ５）、終了していない場合には
新たなアドレス（例えば１番地）を指定し（ステップＳ
３）、ディスターブテストを行う（ステップＳ４）。全
てのワード線について選択が終了したら、データの読み
出しを行い（ステップＳ６）、入力テストパターンとの
比較を行う。
【００１０】次に、フラグＦの値を調べ（ステップＳ
７）、０であれば全メモリセルのデータを反転させ（ス
テップＳ８）、フラグＦに１を加える（ステップＳ
９）。そして、ステップＳ３〜Ｓ６の処理を行う。な
お、上記の処理において、ワード線選択の切り換えが行
われる度にビット線に対してプリチャージが行われる。
ここで、Ｘ系アドレスのビット数が４であるものとする
と、全てのワード線についてディスターブテストを行う
には、アドレスＡ、Ａ＊についてのテストを１回と数え
て、８回の操作が必要となる（図１１参照）。なお、図
１１において、アドレスＡのワード線を選択するときの
ディスターブテストは“表”、アドレスＡ＊のワード線
を選択するディスターブテストは“裏”と表されてい
る。
７）、０であれば全メモリセルのデータを反転させ（ス
テップＳ８）、フラグＦに１を加える（ステップＳ
９）。そして、ステップＳ３〜Ｓ６の処理を行う。な
お、上記の処理において、ワード線選択の切り換えが行
われる度にビット線に対してプリチャージが行われる。
ここで、Ｘ系アドレスのビット数が４であるものとする
と、全てのワード線についてディスターブテストを行う
には、アドレスＡ、Ａ＊についてのテストを１回と数え
て、８回の操作が必要となる（図１１参照）。なお、図
１１において、アドレスＡのワード線を選択するときの
ディスターブテストは“表”、アドレスＡ＊のワード線
を選択するディスターブテストは“裏”と表されてい
る。
【００１１】ところで、特開昭６２−１９８１４７号公
報には、複数のワード線を同時に選択または非選択状態
として、ディスターブテスト時間を短縮させることが提
案されている。しかし、このような手法をＳＲＡＭにつ
いて適用することはできない。ＳＲＡＭの場合、マルチ
ワード（２本以上のワード線を同時選択すること）が行
われると、選択されたメモリセルがビット線を介して接
続されるため、どちらかのメモリセルのデータが他方の
メモリセルのデータにより破壊されてしまうからであ
る。
報には、複数のワード線を同時に選択または非選択状態
として、ディスターブテスト時間を短縮させることが提
案されている。しかし、このような手法をＳＲＡＭにつ
いて適用することはできない。ＳＲＡＭの場合、マルチ
ワード（２本以上のワード線を同時選択すること）が行
われると、選択されたメモリセルがビット線を介して接
続されるため、どちらかのメモリセルのデータが他方の
メモリセルのデータにより破壊されてしまうからであ
る。
【００１２】
【発明が解決しようとする課題】上述した従来のＳＲＡ
Ｍのディスターブテストでは、ワード線に対応するアド
レス番地（Ｘ系アドレス番地）に対して、タイミングを
可変させながら、複数回アクセスを繰り返し、これをす
べてのワード線について実行しなければならないため、
テストに多大な時間が必要となる。而して、近年の素子
微細化に伴い不安定なメモリセルは増加する傾向にあ
り、そのためこのテストの重要性は一段と高まりつつあ
るが、一方でメモリの大容量化のためにテスト時間の長
期化がより深刻化しつつある。したがって、この発明の
目的は、ディスターブテスト時間を短縮することのでき
るスタティック型半導体記憶装置を提供することであ
る。
Ｍのディスターブテストでは、ワード線に対応するアド
レス番地（Ｘ系アドレス番地）に対して、タイミングを
可変させながら、複数回アクセスを繰り返し、これをす
べてのワード線について実行しなければならないため、
テストに多大な時間が必要となる。而して、近年の素子
微細化に伴い不安定なメモリセルは増加する傾向にあ
り、そのためこのテストの重要性は一段と高まりつつあ
るが、一方でメモリの大容量化のためにテスト時間の長
期化がより深刻化しつつある。したがって、この発明の
目的は、ディスターブテスト時間を短縮することのでき
るスタティック型半導体記憶装置を提供することであ
る。
【００１３】
【課題を解決するための手段】上記目的を達成するた
め、本発明によれば、メモリセルエリアがアドレス信号
によって選択することのできる複数のブロックに分割さ
れている半導体記憶装置において、特定の信号入力端子
にメモリブロック併合信号が入力された際には、１つの
ブロックを選択するアドレス信号により１乃至複数の他
のブロックが強制的に選択されるように構成されている
ことを特徴とするスタティック型半導体記憶装置が提供
される。
め、本発明によれば、メモリセルエリアがアドレス信号
によって選択することのできる複数のブロックに分割さ
れている半導体記憶装置において、特定の信号入力端子
にメモリブロック併合信号が入力された際には、１つの
ブロックを選択するアドレス信号により１乃至複数の他
のブロックが強制的に選択されるように構成されている
ことを特徴とするスタティック型半導体記憶装置が提供
される。
【００１４】
【実施例】次に、本発明の実施例について図面を参照し
て説明する。図１は、本発明の第１の実施例を示すブロ
ック図である。同図において、図８に示した従来例の部
分と共通する部分には同一の参照番号を付し、重複する
説明は省略する。近年、ＳＲＡＭは、アクセスタイム
（アドレスが確定してからデータが入出力端子に現れる
までの時間）の高速化のため、および平均消費電流の削
減のため、メモリセルエリアを複数のブロックに分割す
ることが行われる。図１に示す本実施例においては、メ
モリエリアをメモリセルアレイ８ａ、８ｂ、８ｃ、８ｄ
の４つのブロックに分割している。これに伴い、メモリ
セルアレイのブロックを選択するためのブロック選択回
路１２が付加され、これにより２ビット分のアドレス信
号をデコードしている。ブロック選択回路１２は、ＯＥ
＊バッファ１０において形成されるブロック併合制御信
号ＣＮＴにより制御される。また、Ｘ−デコーダは、３
ａ、３ｂの２つが設けられ、メモリエリア内に配置され
ている。
て説明する。図１は、本発明の第１の実施例を示すブロ
ック図である。同図において、図８に示した従来例の部
分と共通する部分には同一の参照番号を付し、重複する
説明は省略する。近年、ＳＲＡＭは、アクセスタイム
（アドレスが確定してからデータが入出力端子に現れる
までの時間）の高速化のため、および平均消費電流の削
減のため、メモリセルエリアを複数のブロックに分割す
ることが行われる。図１に示す本実施例においては、メ
モリエリアをメモリセルアレイ８ａ、８ｂ、８ｃ、８ｄ
の４つのブロックに分割している。これに伴い、メモリ
セルアレイのブロックを選択するためのブロック選択回
路１２が付加され、これにより２ビット分のアドレス信
号をデコードしている。ブロック選択回路１２は、ＯＥ
＊バッファ１０において形成されるブロック併合制御信
号ＣＮＴにより制御される。また、Ｘ−デコーダは、３
ａ、３ｂの２つが設けられ、メモリエリア内に配置され
ている。
【００１５】図２、図３は、それぞれブロック選択回路
１２およびＯＥ＊バッファ１０の具体的構成を示す回路
図である。図２、図３において、ＮＤはＮＡＮＤゲー
ト、ＩＶはインバータ、ＮＲはＮＯＲゲート、Ｑｐはｐ
チャネル型ＭＯＳトランジスタ、Ｑｎはｎチャネル型Ｍ
ＯＳトランジスタ、ＡＸ０′、ＡＸ０＊′、ＡＸ１′、
ＡＸ１＊′はＸ系アドレスバッファにおいて作成された
内部アドレス信号、Ｂ１〜Ｂ４はブロック選択信号、Ｄ
ｉはダイオード、ＯＥ＊′は、ＯＥ＊バッファにおいて
作成された内部出力制御信号である。
１２およびＯＥ＊バッファ１０の具体的構成を示す回路
図である。図２、図３において、ＮＤはＮＡＮＤゲー
ト、ＩＶはインバータ、ＮＲはＮＯＲゲート、Ｑｐはｐ
チャネル型ＭＯＳトランジスタ、Ｑｎはｎチャネル型Ｍ
ＯＳトランジスタ、ＡＸ０′、ＡＸ０＊′、ＡＸ１′、
ＡＸ１＊′はＸ系アドレスバッファにおいて作成された
内部アドレス信号、Ｂ１〜Ｂ４はブロック選択信号、Ｄ
ｉはダイオード、ＯＥ＊′は、ＯＥ＊バッファにおいて
作成された内部出力制御信号である。
【００１６】次に、本実施例回路の動作について説明す
る。出力制御端子ＯＥ＊に印加される電圧が仕様書で保
証している範囲内の場合は、ＯＥ＊バッファ１０におい
て形成される制御信号ＣＮＴは“Ｌ”となり、ブロック
選択回路１２は、その中のＮＯＲゲートＮＲがインバー
タ動作を行うことにより、通常のブロック選択動作を行
う。すなわち、内部アドレス信号ＡＸ０′、ＡＸ０
＊′、ＡＸ１′、ＡＸ１＊′により１つのブロックを選
択する信号が形成され、これにより１つのブロックのワ
ード線のみが活性化される。
る。出力制御端子ＯＥ＊に印加される電圧が仕様書で保
証している範囲内の場合は、ＯＥ＊バッファ１０におい
て形成される制御信号ＣＮＴは“Ｌ”となり、ブロック
選択回路１２は、その中のＮＯＲゲートＮＲがインバー
タ動作を行うことにより、通常のブロック選択動作を行
う。すなわち、内部アドレス信号ＡＸ０′、ＡＸ０
＊′、ＡＸ１′、ＡＸ１＊′により１つのブロックを選
択する信号が形成され、これにより１つのブロックのワ
ード線のみが活性化される。
【００１７】ここで、制御信号ＣＮＴを“Ｈ”とするた
めに、出力制御端子ＯＥ＊に、電源電圧ＶCCに２倍のＶ
ｆ（ＶｆはダイオードＤｉの順方向電圧）およびＱｐの
ＶTPを加えた電圧より十分に高い電圧を印加する。例え
ば、ダイオードＤｉの順方向電圧Ｖｆが０．３Ｖ、Ｑｐ
のスレッショルド電圧ＶTPが０．７Ｖであるとき、端子
ＯＥ＊に、ＶCC＋２Ｖｆ＋ＶTP＝ＶCC＋１．３Ｖ以上の
電圧を印加する。このことにより、ノードＡが“Ｈ”レ
ベルとなり、制御信号ＣＮＴが“Ｈ”となるため、図２
に示されるブロック選択回路において、Ｂ１が活性化さ
れた場合には、Ｂ２も、また、Ｂ４が活性化された場合
には、Ｂ３も同時に活性化されることになる。したがっ
て、図１において、メモリセルアレイ８ａが選択される
とき、メモリセルアレイ８ｂも、また、メモリセルアレ
イ８ｄが選択されるとき、８ｃも同時に選択されること
になる。
めに、出力制御端子ＯＥ＊に、電源電圧ＶCCに２倍のＶ
ｆ（ＶｆはダイオードＤｉの順方向電圧）およびＱｐの
ＶTPを加えた電圧より十分に高い電圧を印加する。例え
ば、ダイオードＤｉの順方向電圧Ｖｆが０．３Ｖ、Ｑｐ
のスレッショルド電圧ＶTPが０．７Ｖであるとき、端子
ＯＥ＊に、ＶCC＋２Ｖｆ＋ＶTP＝ＶCC＋１．３Ｖ以上の
電圧を印加する。このことにより、ノードＡが“Ｈ”レ
ベルとなり、制御信号ＣＮＴが“Ｈ”となるため、図２
に示されるブロック選択回路において、Ｂ１が活性化さ
れた場合には、Ｂ２も、また、Ｂ４が活性化された場合
には、Ｂ３も同時に活性化されることになる。したがっ
て、図１において、メモリセルアレイ８ａが選択される
とき、メモリセルアレイ８ｂも、また、メモリセルアレ
イ８ｄが選択されるとき、８ｃも同時に選択されること
になる。
【００１８】以上説明したように、本実施例のＳＲＡＭ
に対してディスターブテストを実施した場合には、常に
２本のワード線を選択することができるため、従来例の
半分の時間でテストを完了することができる。例えば、
Ｘ系アドレスのビット数が４であるものとすると（２ビ
ットはブロック選択用）、全てのワード線についてディ
スターブテストを行うのに、アドレスモジュレーション
を採用する場合には、図４に示すように、アドレス選択
を４回で済ますことができる。なお、図４において、
“表”は、アドレスＡのワード線を、また“裏”は、ア
ドレスＡ＊のワード線を選択している場合を示してい
る。なお、本発明のＳＲＡＭについてディスターブテス
トを行う場合には、複数のワード線を選択することにな
るが、同時に選択されるワード線同士は必ず異なるブロ
ックに属しているものであるため、複数のワード線が選
択されてもビット線を介してメモリセル間で干渉し合う
ことはなく、マルチワード問題が生じることはない。
に対してディスターブテストを実施した場合には、常に
２本のワード線を選択することができるため、従来例の
半分の時間でテストを完了することができる。例えば、
Ｘ系アドレスのビット数が４であるものとすると（２ビ
ットはブロック選択用）、全てのワード線についてディ
スターブテストを行うのに、アドレスモジュレーション
を採用する場合には、図４に示すように、アドレス選択
を４回で済ますことができる。なお、図４において、
“表”は、アドレスＡのワード線を、また“裏”は、ア
ドレスＡ＊のワード線を選択している場合を示してい
る。なお、本発明のＳＲＡＭについてディスターブテス
トを行う場合には、複数のワード線を選択することにな
るが、同時に選択されるワード線同士は必ず異なるブロ
ックに属しているものであるため、複数のワード線が選
択されてもビット線を介してメモリセル間で干渉し合う
ことはなく、マルチワード問題が生じることはない。
【００１９】図５は、本発明の第２の実施例におけるブ
ロック選択回路（図１における１２）の回路図である。
同図において、図２に示す先の実施例の部分と共通する
部分には同一の符号が付せられているので重複する説明
は省略するが、図５の回路においては、ブロック併合制
御信号ＣＮＴが“Ｈ”となった場合には、ブロック選択
信号Ｂ４が活性化されたときに、ブロック選択信号Ｂ
２、Ｂ３も同時に活性化されるように構成されている。
したがって、本実施例によれば、図１に示すＳＲＡＭに
おいて、メモリセルアレイ８ｄが選択された時には８ｂ
および８ｃも同時に選択されるため、先の実施例と同様
の効果を奏することができる。本実施例は、第１の実施
例に対し、インバータを１個、トランジスタを２本削減
できる利点を有する。
ロック選択回路（図１における１２）の回路図である。
同図において、図２に示す先の実施例の部分と共通する
部分には同一の符号が付せられているので重複する説明
は省略するが、図５の回路においては、ブロック併合制
御信号ＣＮＴが“Ｈ”となった場合には、ブロック選択
信号Ｂ４が活性化されたときに、ブロック選択信号Ｂ
２、Ｂ３も同時に活性化されるように構成されている。
したがって、本実施例によれば、図１に示すＳＲＡＭに
おいて、メモリセルアレイ８ｄが選択された時には８ｂ
および８ｃも同時に選択されるため、先の実施例と同様
の効果を奏することができる。本実施例は、第１の実施
例に対し、インバータを１個、トランジスタを２本削減
できる利点を有する。
【００２０】図６は、本発明の第３の実施例におけるブ
ロック選択回路（図１における１２）の回路図である。
同図において、図２に示す先の実施例の部分と共通する
部分には同一の符号が付せられているので重複する説明
は省略するが、図６の回路においては、ブロック併合制
御信号ＣＮＴが“Ｈ”となった場合には、ブロック選択
信号Ｂ１が活性化されたときに、Ｂ２〜Ｂ４も同時に活
性化されるように構成されている。したがって、本実施
例によれば、図１に示すＳＲＡＭにおいて、メモリセル
アレイ８ａが選択された時には８ｂ、８ｃおよび８ｄも
同時に選択されるため、第１の実施例の場合よりもさら
にテスト時間を半減させることができる（従来例に対し
ては、テスト時間は１／４に短縮されている）。例え
ば、Ｘ系アドレスのビット数が４であるものとすると
（２ビットはブロック選択用）、全てのワード線につい
てディスターブテストを行うのに、アドレスモジュレー
ションを採用する場合には、図７に示すように、アドレ
ス操作を２回で済ますことができる。なお、図７におけ
る“表”および“裏”の意味は、図４の場合と同様であ
る。
ロック選択回路（図１における１２）の回路図である。
同図において、図２に示す先の実施例の部分と共通する
部分には同一の符号が付せられているので重複する説明
は省略するが、図６の回路においては、ブロック併合制
御信号ＣＮＴが“Ｈ”となった場合には、ブロック選択
信号Ｂ１が活性化されたときに、Ｂ２〜Ｂ４も同時に活
性化されるように構成されている。したがって、本実施
例によれば、図１に示すＳＲＡＭにおいて、メモリセル
アレイ８ａが選択された時には８ｂ、８ｃおよび８ｄも
同時に選択されるため、第１の実施例の場合よりもさら
にテスト時間を半減させることができる（従来例に対し
ては、テスト時間は１／４に短縮されている）。例え
ば、Ｘ系アドレスのビット数が４であるものとすると
（２ビットはブロック選択用）、全てのワード線につい
てディスターブテストを行うのに、アドレスモジュレー
ションを採用する場合には、図７に示すように、アドレ
ス操作を２回で済ますことができる。なお、図７におけ
る“表”および“裏”の意味は、図４の場合と同様であ
る。
【００２１】以上好ましい実施例について説明したが、
本発明はこれら実施例に限定されるされるものではな
く、特許請求の範囲に記載された本願発明の要旨内にお
いて各種の変更が可能である。例えば、実施例では、メ
モリアレイを４つのブロックに分割した場合の例を説明
したが、より多くのメモリセルアレイブロックをもつも
のに変更することができる。また、ブロック選択制御信
号ＣＮＴを作成するための信号（メモリブロック併合信
号）が入力される端子は、出力制御端子ＯＥ＊に限定さ
れるものではなく、ライトイネーブル端子ＷＥ＊等他の
端子であってもよく、さらにこの信号のための専用の端
子を設けてもよい。また、本発明は、抵抗負荷型ＳＲＡ
Ｍばかりでなく、トランジスタ負荷型のＳＲＡＭにも適
用しうるものである。
本発明はこれら実施例に限定されるされるものではな
く、特許請求の範囲に記載された本願発明の要旨内にお
いて各種の変更が可能である。例えば、実施例では、メ
モリアレイを４つのブロックに分割した場合の例を説明
したが、より多くのメモリセルアレイブロックをもつも
のに変更することができる。また、ブロック選択制御信
号ＣＮＴを作成するための信号（メモリブロック併合信
号）が入力される端子は、出力制御端子ＯＥ＊に限定さ
れるものではなく、ライトイネーブル端子ＷＥ＊等他の
端子であってもよく、さらにこの信号のための専用の端
子を設けてもよい。また、本発明は、抵抗負荷型ＳＲＡ
Ｍばかりでなく、トランジスタ負荷型のＳＲＡＭにも適
用しうるものである。
【００２２】
【発明の効果】以上説明したように、本発明のスタティ
ック型半導体メモリ装置は、ディスターブテストする際
に、１つのメモリブロックを選択するブロック選択信号
により他のメモリブロックをも選択できるようにしたも
のであるので、本発明によれば、ディスターブテストを
同時に複数のワード線について実行することが可能とな
り、大幅にテスト時間を短縮することができる。
ック型半導体メモリ装置は、ディスターブテストする際
に、１つのメモリブロックを選択するブロック選択信号
により他のメモリブロックをも選択できるようにしたも
のであるので、本発明によれば、ディスターブテストを
同時に複数のワード線について実行することが可能とな
り、大幅にテスト時間を短縮することができる。
【図１】本発明の第１の実施例の概略の構成を示すブロ
ック図。
ック図。
【図２】本発明の第１の実施例におけるブロック選択回
路の構成を示す回路図。
路の構成を示す回路図。
【図３】本発明の第１の実施例におけるＯＥ＊バッファ
の構成を示す回路図。
の構成を示す回路図。
【図４】本発明の第１の実施例の効果を説明するための
動作説明図。
動作説明図。
【図５】本発明の第２の実施例におけるブロック選択回
路の構成を示す回路図。
路の構成を示す回路図。
【図６】本発明の第３の実施例におけるブロック選択回
路の構成を示す回路図。
路の構成を示す回路図。
【図７】本発明の第３の実施例の効果を説明するための
動作説明図。
動作説明図。
【図８】従来例のブロック回路図。
【図９】メモリセルの回路図。
【図１０】ディスターブテストの手順を示す流れ図とそ
のタイミングチャート。
のタイミングチャート。
【図１１】従来例の動作を説明するための図。
１ Ｘ系アドレスバッファ ２ Ｙ系アドレスバッファ ３、３ａ、３ｂ Ｘ−デコーダ ４ Ｙ−デコーダ ５ センス・スイッチ回路 ６ 入力データ制御回路 ７ 出力データ制御回路 ８、８ａ、８ｂ、８ｃ、８ｄ メモリセルアレイ ９ ＣＳ＊バッファ １０、１０ａ ＯＥ＊バッファ １１ ＷＥ＊バッファ １２ ブロック選択回路 Ｂ１〜Ｂ４ ブロック選択信号 ＣＮＴ ブロック併合制御信号
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成６年１０月２７日
【手続補正１】
【補正対象書類名】図面
【補正対象項目名】図８
【補正方法】変更
【補正内容】
【図８】
Claims (4)
- 【請求項１】 メモリセルエリアがアドレス信号によっ
て選択することのできる複数のブロックに分割されてい
るスタティック型半導体記憶装置において、特定の信号
入力端子にメモリブロック併合信号が入力された際に
は、１つのブロックを選択するアドレス信号により１乃
至複数の他のブロックが強制的に選択されるように構成
されていることを特徴とするスタティック型半導体記憶
装置。 - 【請求項２】 前記メモリブロック併合信号が入力され
たときに、アドレス信号のみによって選択されるブロッ
クは１つであり、このブロックが選択された時には他の
ブロックは強制的に選択されることを特徴とする請求項
１記載のスタティック型半導体記憶装置。 - 【請求項３】 前記特定の信号入力端子に入力されるメ
モリブロック併合信号が、出力イネーブル信号入力端子
またはライトイネーブル信号入力端子に入力される電源
電圧以上の一定電圧の信号であることを特徴とする請求
項１記載のスタティック型半導体記憶装置。 - 【請求項４】 各ブロックを選択するデコーダ出力信号
はバッファを介してメモリエリアに伝達されており、前
記メモリブロック併合信号が入力されたときに強制的に
選択されるブロックを選択するデコーダ出力信号の入力
されるバッファは、強制的には選択されることのないブ
ロックを選択するデコーダ出力信号が前記メモリブロッ
ク併合信号によって制御されるスイッチング素子を介し
て入力されるノアゲートを含んで構成されていることを
特徴とする請求項１記載のスタティック型半導体記憶装
置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5261858A JPH0793997A (ja) | 1993-09-24 | 1993-09-24 | スタティック型半導体記憶装置 |
| US08/310,335 US5483488A (en) | 1993-09-24 | 1994-09-22 | Semiconductor static random access memory device capable of simultaneously carrying disturb test in a plurality of memory cell blocks |
| KR1019940023955A KR0135221B1 (ko) | 1993-09-24 | 1994-09-23 | 짧은 시간대에 외란 테스트를 종결하는 반도체 정적 랜덤 엑세스 메모리 장치 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5261858A JPH0793997A (ja) | 1993-09-24 | 1993-09-24 | スタティック型半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0793997A true JPH0793997A (ja) | 1995-04-07 |
Family
ID=17367734
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5261858A Pending JPH0793997A (ja) | 1993-09-24 | 1993-09-24 | スタティック型半導体記憶装置 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5483488A (ja) |
| JP (1) | JPH0793997A (ja) |
| KR (1) | KR0135221B1 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6415399B1 (en) | 1999-01-18 | 2002-07-02 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor memory device requiring performance of plurality of tests for each of plurality of memory circuits and method for testing the same |
Families Citing this family (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3169814B2 (ja) * | 1995-10-13 | 2001-05-28 | 日本電気株式会社 | 半導体記憶装置 |
| KR0172350B1 (ko) * | 1995-12-29 | 1999-03-30 | 김광호 | 반도체 메모리 장치의 고속 디스터브 테스트 방법 및 워드라인 디코더 |
| JPH10172298A (ja) * | 1996-12-05 | 1998-06-26 | Mitsubishi Electric Corp | 半導体記憶装置 |
| US5910922A (en) * | 1997-08-05 | 1999-06-08 | Integrated Device Technology, Inc. | Method for testing data retention in a static random access memory using isolated Vcc supply |
| KR100477921B1 (ko) * | 1997-12-30 | 2005-06-10 | 주식회사 하이닉스반도체 | 반도체메모리장치 |
| US6161204A (en) * | 1998-02-17 | 2000-12-12 | Micron Technology, Inc. | Method and apparatus for testing SRAM memory cells |
| DE10133689C2 (de) * | 2001-07-11 | 2003-12-18 | Infineon Technologies Ag | Testverfahren und Testvorrichtung für elektronische Speicher |
| US6504742B1 (en) * | 2001-10-31 | 2003-01-07 | Hewlett-Packard Company | 3-D memory device for large storage capacity |
| JP4184036B2 (ja) * | 2002-10-25 | 2008-11-19 | 株式会社ルネサステクノロジ | 半導体記憶装置およびそのテスト方法 |
Citations (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6286600A (ja) * | 1985-10-11 | 1987-04-21 | Mitsubishi Electric Corp | 半導体記憶装置 |
| JPS62198147A (ja) * | 1986-02-26 | 1987-09-01 | Hitachi Vlsi Eng Corp | 半導体集積回路装置 |
| JPS63191977A (ja) * | 1987-02-05 | 1988-08-09 | Hitachi Ltd | メモリｉｃの試験パターン発生装置 |
| JPS63239679A (ja) * | 1987-03-27 | 1988-10-05 | Hitachi Ltd | 半導体記憶装置 |
| JPH01232600A (ja) * | 1988-03-11 | 1989-09-18 | Nec Corp | メモリ試験装置 |
| JPH0580085A (ja) * | 1991-09-20 | 1993-03-30 | Fujitsu Ltd | 電圧検出回路および該回路を備えた半導体記憶装置 |
| JPH05109300A (ja) * | 1991-10-15 | 1993-04-30 | Nec Corp | 半導体記憶装置 |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61237300A (ja) * | 1985-04-12 | 1986-10-22 | Hitachi Ltd | 半導体集積回路装置 |
| JPS6246499A (ja) * | 1985-08-23 | 1987-02-28 | Hitachi Ltd | 半導体集積回路装置 |
| JPS6337894A (ja) * | 1986-07-30 | 1988-02-18 | Mitsubishi Electric Corp | ランダムアクセスメモリ |
| JPH0294100A (ja) * | 1988-09-30 | 1990-04-04 | Hitachi Ltd | メモリｉｃ試験装置 |
| JPH02113499A (ja) * | 1988-10-22 | 1990-04-25 | Nec Corp | メモリ試験方法 |
| JPH0756759B2 (ja) * | 1990-12-27 | 1995-06-14 | 株式会社東芝 | スタティック型半導体記憶装置 |
| JPH0684396A (ja) * | 1992-04-27 | 1994-03-25 | Nec Corp | 半導体記憶装置 |
-
1993
- 1993-09-24 JP JP5261858A patent/JPH0793997A/ja active Pending
-
1994
- 1994-09-22 US US08/310,335 patent/US5483488A/en not_active Expired - Fee Related
- 1994-09-23 KR KR1019940023955A patent/KR0135221B1/ko not_active Expired - Fee Related
Patent Citations (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6286600A (ja) * | 1985-10-11 | 1987-04-21 | Mitsubishi Electric Corp | 半導体記憶装置 |
| JPS62198147A (ja) * | 1986-02-26 | 1987-09-01 | Hitachi Vlsi Eng Corp | 半導体集積回路装置 |
| JPS63191977A (ja) * | 1987-02-05 | 1988-08-09 | Hitachi Ltd | メモリｉｃの試験パターン発生装置 |
| JPS63239679A (ja) * | 1987-03-27 | 1988-10-05 | Hitachi Ltd | 半導体記憶装置 |
| JPH01232600A (ja) * | 1988-03-11 | 1989-09-18 | Nec Corp | メモリ試験装置 |
| JPH0580085A (ja) * | 1991-09-20 | 1993-03-30 | Fujitsu Ltd | 電圧検出回路および該回路を備えた半導体記憶装置 |
| JPH05109300A (ja) * | 1991-10-15 | 1993-04-30 | Nec Corp | 半導体記憶装置 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6415399B1 (en) | 1999-01-18 | 2002-07-02 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor memory device requiring performance of plurality of tests for each of plurality of memory circuits and method for testing the same |
Also Published As
| Publication number | Publication date |
|---|---|
| KR950009746A (ko) | 1995-04-24 |
| KR0135221B1 (ko) | 1998-04-25 |
| US5483488A (en) | 1996-01-09 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19970513 |