JPH0518137B2

JPH0518137B2 -

Info

Publication number: JPH0518137B2
Application number: JP20483084A
Authority: JP
Inventors: Ikuo Uchibori; Kazutoshi Eguchi; Eiji Ishibashi
Original assignee: Tokyo Shibaura Electric Co Ltd
Current assignee: Toshiba Corp
Priority date: 1984-09-29
Filing date: 1984-09-29
Publication date: 1993-03-11
Also published as: JPS6182236A

Description

【発明の詳細な説明】［発明の技術分野］この発明は、割込み要求に対する禁止／許可の
制御機能を有するデータ処理装置に関する。

［発明の技術的背景とその問題点］一般に、マイクロプログラム制御方式のデータ
処理装置では、ソフトウエアのデバツグのため
に、主記憶の特定領域に対するアクセス時に割込
み（これを、特定領域アクセス割込みと呼ぶ）を
発生する割込み機能が用意される。上記した割込
み機能を実現しようとすると、主記憶の特定領域
を定義する手段と、定義された領域に対してメモ
リアクセス要求があつた場合に、これを検出する
手段が要求される。通常、主記憶上の１つの領域
を定義するためには、同領域の開始アドレス並び
に終了アドレスを指定する１対のレジスタが用い
られる。したがつて、この種レジスタ対を複数組
用意することで、複数の領域が定義できる。そこ
で従来は、上記複数組のレジスタ対で定義された
領域をチエツク対象領域とし、これら定義された
領域がアクセスされた場合に、割込み要求を発生
するようになつていた。この場合、チエツク領域
として複数の領域を定義可能でも、実際に割込み
が発生した場合には、複数の領域のうち、どの領
域がアクセス要求を受けたのか判別できず問題で
あつた。しかも、これを判別しようとすれば、上
記した複数組のレジスタ対と、主記憶に対するア
クセス先を指定するアドレスレジスタの各内容を
読出し、マイクロプロセツサ或はソフトウエアに
より処理しなければならないため、極めて煩雑で
あつた。

さて、上記した割込み機能を実現しようとする
と、レジスタ対などの領域定義手段以外に、例え
ば割込み要求に対して禁止／許可の制御を行なう
手段も要求される。これは、上記割込み機能が、
ソフトウエアのデバツグ以外では必要とされない
ことによる。

従来、この種の制御は、PSW（プログラム・ス
テータス・ワード）に制御ビツトを設け、これを
操作することにより行なつていた。周知のよう
に、ユーザプログラムとシステムプログラムの間
の処理の受渡しは、割込みベクタに従つてPSW
を交換することにより行なわれる。したがつて、
ユーザプログラムのみを対象としてデバツグを行
なう場合には、割込みベクタ内の新PSWの制御
ビツトを全てOFFしておき、ユーザプログラム
中のPSWの制御ビツトをONしておけばよい。ま
た、ユーザプログラムおよびシステムプログラム
を含めた全体を対象としてデバツグを行なう必要
が生じた場合には、割込みベクタ内の新PSWの
制御ビツトを全てONすればよい。しかし、割込
みベクタは割込み要因の数だけ用意されており、
この全てに対して上記した操作を行なうのは極め
て煩雑であり、効率が悪かつた。

［発明の目的］この発明は上記事情に鑑みてなされたものでそ
の目的は、特定領域アクセス割込みの要因となつ
たアクセス先のチエツク対象領域に固有の割込み
処理マイクロプログラムが、容易に実行できるデ
ータ処理装置を提供することにある。

この発明の他の目的は、デバツグ対象プログラ
ム範囲の切替え指定が極めて簡単に行なえ、もつ
てソフトウエアのデバツグが効率よく行なえるデ
ータ処理装置を提供することにある。

この発明の更に他の目的は、特定領域アクセス
割込みに対する禁止／許可の制御が、簡単且つ木
目細かに行なえるデータ処理装置を提供すること
にある。

［発明の概要］この発明では、主記憶上のチエツク対象領域を
複数定義する領域定義手段と、上記主記憶に対す
るアクセス先が上記領域定義手段で定義された上
記複数のチエツク対象領域のいずれに含まれるか
を検出し、チエツク対象領域別に特定領域アクセ
ス割込み要求を発生する割込み要求発生手段とが
設けられる。更に、この発明では、システムプロ
グラムによつてのみ操作される第１制御ビツトを
保持する手段と、第２制御ビツトを有するPSW
と、論理和手段と、割込み要求発生手段から供給
されるチエツク対象領域別の特定領域アクセス割
込み要求に対する禁止／許可を制御する割込み制
御手段と、アドレス生成手段とが設けられる。論
理的手段は、第１および第２制御ビツトの論理和
をとり、その論理和出力を割込み制御手段に供給
する。論理和手段からの出力は、割込みを禁止す
るか或は許可するかを示す。割込み制御手段は、
論理和手段からの出力に応じ、割込み要求発生手
段からの特定領域アクセス割込み要求に対する禁
止／許可を制御し、チエツク対象領域別に特定領
域アクセス割込み信号を発生する。。アドレス生
成手段は、割込み制御手段から発生される、チエ
ツク対象領域別の特定領域アクセス割込み信号に
基づいて、対応する割込み処理用マイクロプログ
ラムの制御記憶内先頭アドレスを生成する。した
がつて、この発明では、特定領域アクセス割込み
の要因となつたアクセス先のチエツク対象領域に
固有の割込み処理マイクロプログラムを実行する
ことができる。また、第１および第２制御ビツト
を操作することにより、割込みが禁止／許可され
るプログラム範囲が指定できる。

［発明の実施例］第１図はこの発明の一実施例に係るデータ処理
装置の構成を示す。同図において、１１はアドレ
スレジスタ（AR），１２−１，１２−２，……
１２−ｎは領域指定部である。アドレスレジスタ
１１は第２図に示す主記憶MM内のアクセス対象
となるアドレスを指定する。また、領域指定部１
２−１，１２−２，……１２−ｎは、主記憶MM
内の特定領域１，２，……ｎ（第２図参照）を指
定する。領域指定部１２−１，１２−２，……１
２−ｎは、領域１，２，……ｎの開始アドレスを
指定するレジスタ（SR）１３−１，１３−２，
……１３−ｎ、および終了アドレスを指定するレ
ジスタ（ER）１４−１，１４−２，……１４−
ｎからなる。１５−１，１５−２，……１５−ｎ
は、レジスタ１３−１，１３−２，……１３−ｎ
の内容と、アドレスレジスタ１１の内容との大小
を比較する比較器（COMP），１６−１，１６−
２，……１６−ｎは、レジスタ１４−１，１４−
２，……１４−ｎの内容と、アドレスレジスタ１
１の内容との大小を比較する比較器（COMP）
である。比較器１５−１，１５−２，……１５−
ｎは、アドレスレジスタ１１の内容がレジスタ１
３−１，１３−２，……１３−ｎの内容以上であ
る場合に真値を出力する。また、比較器１６−
１，１６−２，……１６−ｎは、アドレスレジス
タ１１の内容がレジスタ１４−１，１４−２，…
…１４−ｎの内容以下である場合に真値を出力す
る。１７−１，１７−２，……１７−ｎは、比較
器１５−１，１５−２，……１５−ｎからの出力
信号と、比較器１６−１，１６−２，……１６−
ｎからの出力信号との論理積をとり、条件成立時
に特定領域アクセス割込み要求信号１８−１，１
８−２，……１８−ｎを出力するアンドゲート
（AND）である。

３１はデータ処理装置（CPU）内の各種状態
（状態情報）を保持する制御レジスタ、３２は制
御レジスタ３１内に保持されるマスタ制御ビツト
（第１制御ビツト）である。マスタ制御ビツト３
２は、システムプログラムにより操作可能で、且
つシステムプログラムにより操作される以外は不
変である。３３はPSWを保持するPSWレジス
タ、３４はPSWに含まれる制御ビツト（第２制
御ビツト）である。３５は制御レジスタ３１内の
マスタ制御ビツト３２とPSWレジスタ３３内の
制御ビツト３４との論理和をとるオアゲート
（OR）、３７はオアゲート３５からの出力信号と
（第２図の主記憶MMに対するメモリアクセス要
求を示す）メモリアクセス要求信号３６との論理
積をとるアンドゲート（AND）、３８−１，３８
−２，……３８−ｎもアンドゲート（AND）で
ある。アンドゲート３８−１，３８−２，……３
８−ｎは、アンドゲート１７−１，１７−２，…
…１７−ｎからの特定領域アクセス割込み要求信
号１８−１，１８−２，……１８−ｎとアンドゲ
ート３７からの出力信号との論理積をとり、条件
成立時に特定領域アクセス割込み信号３９−１，
３９−２，……３９−ｎを出力する。４１は各種
マイクロプログラムがストアされている制御記
憶、４２はアンドゲート３８−１〜３８−ｎから
の割込み信号３９−１〜３９−ｎに応じて制御記
憶４１に対するアドレスを生成するアドレス生成
回路である。

次に、この発明の一実施例の動作を説明する。
今、レジスタ１３−１〜１３−ｎに、第２図に示
す主記憶MMの領域１〜ｎの開始アドレスが保持
され、レジスタ１４−１〜１４−ｎに、同領域１
〜ｎの終了アドレスが保持されているものとす
る。しかして、レジスタ１３−１，１４−１（か
らなる領域指定部１２−１）により、領域１が定
義され、レジスタ１３−２，１４−２（からなる
領域指定部１２−２）により、領域２が定義さ
れ、……レジスタ１３−ｎ，１４−ｎ（からなる
領域指定部１２−ｎ）により、領域ｎが定義され
る。この実施例では、これら領域１〜ｎが、ソフ
トウエアのデバツグ時におけるチエツク対象領域
となる。

上記の状態で、アドレスレジスタ１１により指
定される、主記憶MMのアドレスに対し、メモリ
アクセス要求が発生したものとする。もし、アド
レスレジスタ１１で指定されるアドレスが、レジ
スタ１３−１，１４−１により定義される領域１
に含まれないならば、比較器１５−１，１６−１
からの出力信号のいずれかは偽となり、アンドゲ
ート１７−１からの特定領域アクセス割込み要求
信号１８−１は偽となる。このことから類推され
るように、アドレスレジスタ１１の示すアドレス
が、定義された複数のチエツク対象領域である、
領域１〜ｎのいずれにも含まれない場合、アンド
ゲート１７−１〜１７−ｎからの各割込み要求信
号１８−１〜１８−ｎは全て偽となり、特定領域
アクセス割込み要求は発生しない。これに対し、
アドレスレジスタ１１で指定されるアドレスが、
例えばレジスタ１３−１，１４−１により定義さ
れる領域１に含まれるならば、比較器１５−１，
１６−１からの出力信号はいずれも真となる。こ
の場合、アンドゲート１７−１からの特定領域ア
クセス割込み要求信号１８−１は真となる。この
ことから類推されるように、アドレスレジスタ１
１の示すアドレスが、領域２に含まれるならば、
アンドゲート１７−２からの特定領域アクセス割
込み要求信号１８−２が真となり、……同じく領
域ｎに含まれるならば、アンドゲート１７−ｎか
らの特定領域アクセス割込み要求信号１８−ｎが
真となる。

このように、この実施例では、主記憶MM上の
チエツク対象領域（領域１〜ｎ）に対するアクセ
ス要求を領域１〜ｎ毎に検出し、対応する特定領
域アクセス割込み要求信号１８−ｉ（ｉは１〜ｎ
のいずれか）を発生することができる。

次に、アンドゲート１７−１〜１７−ｎからの
特定領域アクセス割込み要求信号１８−１〜１８
−ｎに対する禁止／許可の制御について説明す
る。

一般に、ソフトウエアのデバツグは、ユーザプ
ログラムのみを対象として行なわれる。このため
には、以下の説明で明らかにされるように、マス
タ制御ビツト３２をOFF、（ユーザプログラム中
のPSWの）制御ビツト３４をON、そして全ての
割込みベクタ内の新PSWの制御ビツト３４を
OFFにしておけばよい。今、ユーザプログラム
実行中であるものとすると、PSWレジスタ３３
内の制御ビツト３４はONであり、したがつてオ
アゲート３５からの出力信号は（制御レジスタ３
１内のマスタ制御ビツト３２がOFFであるにも
拘らず）真となる。さて、このような状態で主記
憶MMに対するメモリアクセス要求が発生し、メ
モリアクセス要求信号３６が真となつたものとす
る。この場合、アンドゲート３７からの出力信号
は真となる。したがつて、ユーザプログラム実行
中に、例えばアンドゲート１８−１により（領域
１へのアクセスに関する）特定領域アクセス割込
み要求信号１８−１が発生された場合には、アン
ドゲート３８−１のAND条件が成立し、同ゲー
ト３８−１からの割込み信号３９−１は真とな
る。このことから類推されるように、アンドゲー
ト１８−ｉｉは１〜ｎのいずれか）により（領
域ｉへのアクセスに関する）特定領域アクセス割
込み要求信号１８−ｉが発生された場合には、ア
ンドゲート３８−ｉのAND条件が成立し、同ゲ
ート３８−ｉからの割込み信号３９−ｉは真とな
る。即ち、ユーザプログラム実行中に領域１〜ｎ
のいずれかへのアクセス要求が発生すると、アン
ドゲート３８−１〜３８−ｎからの特定領域アク
セス割込み信号３９−１〜３９−ｎのいずれかが
真となる。

アドレス生成回路４２は、アンドゲート３８−
１〜３８−ｎからの特定領域アクセス割込み信号
３９−１〜３９−ｎの状態に応じて、制御記憶４
１に対する特定アドレス（具体的には対応する割
込み処理のためのマイクロプログラムの先頭アド
レス）を指定する。これにより、対応するマイク
ロプログラムが実行され、領域１〜ｎのうちのど
れがアクセスされて割込み要因となつたかをソフ
トウエアに通知することができる。

これに対し、システムプログラムに処理が移つ
ている場合には、次に述べるように、ずへての特
定領域アクセス割込み要求が禁止される。周知の
ように、ユーザプログラム実行中にシステムプロ
グラムに移るのは、なんらかの要因で割込みが発
生した場合である。この場合、割込み動作は、ハ
ードウエアがその要因に対応する割込みベクタを
参照し、実行中のユーザプログラムのPSWと割
込みベクタ内の新PSWとを交換して処理をシス
テムの割込み処理ルーチンへ移すことにより行な
われる。したがつて、システムプログラムに処理
が移つている間は、PSWレジスタ３３内の制御
ビツト３４は、PSWの交換によりOFFとなる。
また、制御レジスタ３１内のマスタ制御ビツト３
２は不変であるからOFFのままである。以上の
ことから、システムプログラムに処理が移つてい
る間は、オアゲート３５からの出力信号は偽とな
り、こりによりアンドゲート３７からの出力信号
も偽となる。この場合、アンドゲート３８−１〜
３８−ｎからの特定領域アクセス割込み信号３９
−１〜３９−ｎは、特定領域アクセス割込み要求
信号１８−１〜１８−ｎの真偽に無関係に偽とな
り、特定領域アクセス割込みは禁止される。

上記したように、この実施例では、ユーザプロ
グラム実行中の場合だけ特定領域アクセス割込み
が許可され、システムプログラムに処理が移つて
いる間は同割込みは禁止となる。即ち、この実施
例によれば、マスタ制御ビツト３２をOFF、ユ
ーザプログラム中のPSWの制御ビツト３４を
ON、そして全ての割込みベクタ内の新PSWの制
御ビツト３４をOFFにしておくことにより、ユ
ーザプログラムのみを対象として特定領域アクセ
ス割込みによるデバツグを行なうことできる。

さて、なんらかの理由で、システムプログラム
まで含めてデバツグ対象としたい場合には、シス
テムプログラムの操作によりマスタ制御ビツト３
２をONする。マスタ制御ビツト３２は、ユーザ
プログラムおよびシステムプログラムを通じて不
変であり、オアゲート３５からの出力信号は、
PSWレジスタ３３内の（PSWの）制御ビツト３
４の状態に無関係に常に真となる。したがつて、
マスタ制御ビツト３２がONの場合には、ユーザ
プログラムおよびシステムプログラムを通じて、
特定領域アクセス割込みが許可され、ユーザプロ
グラムおよびシステムプログラム全体を対象とし
たデバツグが可能となる。

また、マスタ制御ビツト３２およびユーザプロ
グラム中のPSWの制御ビツト３４を共にOFFに
した場合には、オアゲート３５からの出力信号
は、常に偽となる。したがつて、この場合には、
特定領域アクセス割込みは常に禁止される。

このように、この実施例によれば、上記した３
通りの場合の切替えが、マスタ制御ビツト３２お
よびユーザプログラム中のPSWの制御ビツト３
４の２ビツトを操作するだけで容易に行なえる。
即ち、ユーザプログラムのみを対象としてデバツ
グを行なう場合には、マスタ制御ビツト３２を
OFFし、ユーザプログラム中のPSWの制御ビツ
ト３４をONすればよい。また、ユーザプログラ
ム、システムプログラム全体を含めてデバツグを
行なう場合には、マスタ制御ビツト３２をONす
ればよく、ユーザプログラムおよびシステムプロ
グラム全体を含めてデバツグを禁止する場合に
は、マスタ制御ビツト３２およびユーザプログラ
ム中のPSWの制御ビツト３４をOFFすればよい。
なお、割込み要因の数だけ用意されている割込み
ベクタ内の新PSWの制御ビツト３４は、常に
OFFであればよく、いずれの場合にも操作は不
要である。

次に第３図を参照してこの発明の他の実施例を
説明する。なお、第３図において第１図と同一部
分には同一符号を付して詳細な説明を省略する。
第３図のデータ処理装置において、５１は領域１
〜ｎ毎に、且つメモリアクセスの種類（読出し／
書込み）毎に特定領域アクセス割込みの禁止を指
定する割込み禁止制御レジスタである。割込み禁
止制御レジスタ５１には、領域１〜ｎに対して読
出しアクセスを行なう場合に発生する特定領域ア
クセス割込みの禁止を指定する制御ビツト５２−
１〜５２−ｎと、領域１〜ｎに対して書込みアク
セスを行なう場合に発生する特定領域アクセス割
込みの禁止を指定する制御ビツト５３−１〜５３
−ｎとが保持される。制御ビツト５２−１〜５２
−ｎ、および制御ビツト５３−１〜５３−ｎは、
システムプログラムによつてのみ操作可能であ
り、システムプログラムにより操作される以外は
不変である。

５４は読出し／書込み指定信号５５のレベルを
反転するインバータ（INV），５５−１〜５５−
ｎはアンドゲート（AND），５６−１〜５６−ｎ
もアンドゲート（AND）である。読出し／書込
み指定信号５５は、主記憶MMに対するメモリア
クセスが読出しアクセスであるか或は書込みアク
セスであるかを指定する。読出し／書込み指定信
号５５は、例えば書込みアクセス指定時に真値と
なる。アンドゲート５６−ｉ（ｉ＝１〜ｎ）は、
アンドゲート３８−ｉからの特定領域アクセス割
込み信号３９−ｉと、インバータ５４からの出力
信号と、割込み禁止制御レジスタ５１からの制御
ビツト５２−ｉとの論理積をとり、条件成立時に
有効な特定領域アクセス割込み信号５８−ｉを出
力する。また、アンドゲート５７−ｉ（ｉ＝１〜
ｎ）は、アンドゲート３８−ｉからの特定領域ア
クセス割込み信号３９−ｉと、読出し／書込み指
定信号５５と、割込み禁止制御レジスタ５１から
の制御ビツト５３−ｉとの論理積をとり、条件成
立時に有効な特定領域アクセス割込み信号５９−
ｉを出力する。６１は各種マイクロプログラムが
ストアされている制御記憶、６２はアンドゲート
５６−１〜５６−ｎからの特定領域アクセス割込
み信号５８−１〜５８−ｎおよびアンドゲート５
７−１〜５７−ｎからの特定領域アクセス割込み
信号５９−１〜５９−ｎに応じて制御記憶６１に
対するアドレスを生成するアドレス生成回路であ
る。

ここで第３図の構成の動作を説明する。例えば
領域１に対して読出しアクセス要求が発生し、ア
ンドゲート３８−１からの特定領域アクセス割込
み信号３９−１が真となつたものとする。読出し
アクセス要求の場合、読出し／書込み指定信号５
５は偽、したがつて、インバータ５４からの出力
信号は真である。この場合、アンドゲート５６−
２〜５６−ｎからの特定領域アクセス割込み信号
５８−２〜５８−ｎ、およびアンドゲート５７−
１〜５７−ｎからの特定領域アクセス割込み信号
５９−１〜５９−ｎは、いずれも偽となる。これ
に対し、アンドゲート５６−１からの特定領域ア
クセス割込み信号５８−１は、割込み禁止制御レ
ジスタ５１からの制御ビツト５２−１に応じて真
となる。即ち、特定領域アクセス割込み信号５８
−１は、制御ビツト５２−１が真に設定され、領
域１に対する読出しアクセス時の割込みが許可さ
れていれば、真となる。一方、制御ビツト５２−
１が偽に設定されていれば、特定領域アクセス割
込み信号５８−１は、たとえ特定領域アクセス割
込み信号３９−１が真であり、読出し／書込み指
定信号５５が読出しアクセスを示していても、偽
となる。

アドレス生成回路６２は、アンドゲート５６−
１〜５６−ｎからの特定領域アクセス割込み信号
５８−１〜５８−ｎ、およびアンドゲート５７−
１〜５７−ｎからの特定領域アクセス割込み信号
５９−１〜５９−ｎの状態に応じて、制御記憶４
１に対する特定アドレス（具体的には対応する割
込み処理のためのマイクロプログラムの先頭アド
レス）を指定する。これにより、対応するマイク
ロプログラムが実行され、領域１〜ｎのうちのど
れが読出し或は書込みアクセスされて割込み要因
となつたかをソフトウエアに通知することができ
る。

上記したように、この実施例によれば、領域
別、且つ書込み／読出しのメモリアクセスの種類
別に割込みの禁止／許可が制御できる。

［発明の効果］以上詳述したようにこの発明によれば、特定領
域アクセス割込みの要因となつたアクセス先のチ
エツク対象領域に固有の割込み処理マイクロプロ
グラムが、容易に実行でき、要因判別のための従
来のような煩雑なマイクロプログラム処理を避け
ることができる。

また、この発明によれば、デバツグ対象プログ
ラム範囲の切替え指定が極めて簡単に行なえるの
で、ソフトウエアのデバツグが効率よく行なえ
る。

更に、この発明によれば、特定領域アクセス割
込みに対する禁止／許可の制御が、領域別、且つ
メモリアクセス種類別に木目細かに行なえ、しか
もそのために煩雑なマイクロプログラム処理を必
要とすることはない。

【図面の簡単な説明】

第１図はこの発明の一実施例に係るデータ処理
装置のブロツク構成図、第２図は第１図に示す領
域指定部１２−１〜１２−ｎによつて定義される
主記憶MM内の領域を示す図、第３図はこの発明
の他の実施例を示すブロツク構成図である。１１……アドレスレジスタ（AR）、１２−１
〜１２−ｎ……領域指定部、１５−１〜１５−
ｎ，１６−１〜１６−ｎ……比較器（COMP）、
３１……制御レジスタ、３２……マスタ制御ビツ
ト、３３……PSWレジスタ、３４……制御ビツ
ト、３５……オアゲート、４１，６１……制御記
憶、４２，６２……アドレス生成回路、５１……
割込み禁止制御レジスタ。

Claims

【特許請求の範囲】１主記憶上のチエツク対象領域を複数定義する
領域定義手段と、上記主記憶に対するアクセス先
が上記領域定義手段で定義された上記複数のチエ
ツク対象領域のいずれに含まれるかを検出し、チ
エツク対象領域別に特定領域アクセス割込み要求
を発生する割込み要求発生手段と、システムプロ
グラムによつてのみ操作される第１制御ビツトを
保持する手段と、第２制御ビツトを有するPSW
と、上記第１および第２制御ビツトの論理和出力
に応じて、上記割込み要求発生手段からの上記特
定領域アクセス割込み要求に対する禁止／許可制
御を行ない、上記チエツク対象領域別に特定領域
アクセス割込み信号を発生する割込み制御手段
と、こん割込み制御手段から発生される上記チエ
ツク対象領域別の上記特定領域アクセス割込み信
号に基づき、対応する割込み処理用マイクロプロ
グラムの制御記憶内先頭アドレスを生成するアド
レス生成手段とを具備することを特徴とするデー
タ処理装置。２主記憶上のチエツク対象領域を複数定義する
領域定義手段と、上記主記憶に対するアクセス先
が上記領域定義手段で定義された上記複数のチエ
ツク対象領域のいずれに含まれるかを検出し、チ
エツク対象領域別に特定領域アクセス割込み要求
を発生する割込み要求発生手段と、この割込み要
求発生手段からの上記特定領域アクセス割込み要
求の禁止を、上記チエツク対象領域別に、且つメ
モリアクセス種類別に指定する割込み禁止指定手
段と、システムプログラムによつてのみ操作され
る第１制御ビツトを保持する手段と、第２制御ビ
ツトを有するPSWと、上記第１および第２制御
ビツトの論理和出力、上記割込み禁止指定手段の
指定内容、および上記主記憶に対するメモリアク
セスの種類に応じて、上記割込み要求発生手段か
らの上記特定領域アクセス割込み要求に対する禁
止／許可制御を行ない、上記チエツク対象領域別
で且つメモリアクセス種類別に特定領域アクセス
割込み信号を発生する割込み制御手段と、この割
込み制御手段から発生される上記チエツク対象領
域別且つメモリアクセス種類別の上記特定領域ア
クセス割込み信号に基づき、対応する割込み処理
用マイクロプロセツサの制御記憶内先頭アドレス
を生成するアドレス生成手段とを具備することを
特徴とするデータ処理装置。