JPH05181792A - バスアービトレーションシステム - Google Patents

Abstract

(57)【要約】 【目的】 二線式バスアービトレーションプロトコルに
従い、しかも三線式バスアービトレーションプロトコル
に従う装置を受け入れることが可能なバスアービトレー
ションシステムを提供する。 【構成】 複数の装置から複数のバス要求信号を受け取
る手段と、バス要求信号を受け取り各バス要求信号に優
先順位を割り当てる優先順位設定器と、どのバス要求信
号が最も高い優先順位を有しているか及び装置が二線式
バスアービトレーションプロトコル又は三線式バスアー
ビトレーションプロトコルのいずれに従っているかを把
握してメモリに記憶するアービタ手段と、バスを占用し
ている装置があればその装置がバスを放棄すると、拡張
バスは最も高い優先順位を有する装置にバスへのアクセ
スを認可するバス認可手段とを備えている。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、バスアービトレーショ
ンシステムに関し、特に、二線式バスアービトレーショ
ンプロトコル又は三線式バスアービトレーションプロト
コルに従って、装置への拡張バスへのアクセスを認可す
るバスアービトレーションシステムに関する。

【０００２】

【従来の技術】モトローラ社（Ｍｏｔｏｒｏｌａ）の６
８０００型の装置などの多くの既存の装置は、三線式バ
スアービトレーションプロトコルに従っている。そのよ
うな装置がバスにアクセスするためには、その装置はバ
ス要求ストローブを引き渡さなくてはならない。バスが
装置を認識して、装置がバスにアクセスすることを許可
することを選択すると、バスは認可ストローブを引き渡
す。バス認可ストローブを受け取ると同時に、装置はバ
ス認可応答ストローブをバスに引き渡して、装置がバス
にアクセスすることを確認する。

【０００３】大抵のシステムユーザにとってシステム
は、アクセスが容易であること、及びデータが出来る限
り迅速に処理され得ることが重要である。従って、処理
時間を速めるために、可能な便法を全て採用すること、
又は可能な設計変更を全て行うことが望ましい。大抵の
システムにおいて、バスによって引き渡される認可信号
及び装置によって引き渡される応答信号の両方を有する
ことは必要ではない。

【０００４】バスにアクセスしようとする装置は、バス
要求ストローブをバスに引き渡す。バスが、装置のバス
へのアクセスを許可することを望む場合には、バスは認
可ストローブを装置に引き渡す。装置がバスにアクセス
するには２つの信号のみが必要であり、バス要求を処理
するために二線のみが必要である。

【０００５】これに加えて、二線式バスアービトレーシ
ョンプロトコルは、マイクロプロセッサのクロックとは
独立して作動することが可能な非同期システムである。
大抵の三線式バスアービトレーションプロトコル装置
は、マイクロプロセッサのクロックサイクルの特定の端
によって駆動されなくてはならない同期装置である。こ
れは時間がかかり、処理時間を遅らせ得る。なぜなら、
適切なクロック端が検出される前から装置が待機するこ
とがあるからである。

【０００６】

【発明が解決しようとする課題】二線式バスアービトレ
ーションプロトコルシステムは、三線式バスアービトレ
ーションプロトコルシステムに比べて、より効率的であ
るが、三線式バスアービトレーションプロトコルに従う
装置、及び二線式バスアービトレーションプロトコルに
従う装置を受け入れることができないバスアービトレー
ションシステムは、非常に不利である。現在の装置のほ
とんどが三線式バスアービトレーションプロトコル装置
であるので、これらの装置を受け入れられないバスアー
ビトレーションシステムが、これらの装置を廃れさせ
る。これにより、装置の大多数が設計を改められなくて
はならず、システムユーザにかなりのコスト負担とな
り、さらにはシステムユーザが特定の手順を行うことが
妨げられる可能性がある。

【０００７】本発明はこのような問題点を解決するため
になされたものであり、二線式バスアービトレーション
プロトコルに従い、しかも三線式バスアービトレーショ
ンプロトコルに従う装置も受け入れることが可能なバス
アービトレーションを提供することが本発明の目的であ
る。

【０００８】

【課題を解決するための手段】本発明のバスアービトレ
ーションシステムは、二線式バスアービトレーションプ
ロトコル又は三線式バスアービトレーションプロトコル
に従う装置に、拡張バスへのアクセスを認可することが
可能なバスアービトレーションシステムであって、バス
要求信号のそれぞれが１つ又はそれ以上の符号化パルス
から構成され、所定の優先順位を有する複数のバス要求
信号であって、該バス要求信号のそれぞれが拡張バスへ
のアクセスを要求するために用いられる該複数のバス要
求信号を複数の装置から受け取る手段と、該バス要求信
号を受け取り、該バス要求信号のそれぞれに優先順位レ
ベルを割り当てる優先順位設定器と、該バス要求信号の
どれが最も高い優先順位を有しているか、及び該最も高
い優先順位の装置が二線式バスアービトレーションプロ
トコル又は三線式バスアービトレーションプロトコルの
いずれに従う装置であるかを決定し、メモリに記憶する
アービタ手段と、バスを占用している装置があればその
装置がバスを放棄した後で、最も高い優先順位を有する
装置に拡張バスへのアクセスを認可し、これによって、
該アービタ手段は該最も高い優先順位の装置が二線式バ
スアービトレーションプロトコル又は三線式バスアービ
トレーションプロトコルに従う装置のいずれであるかを
そのメモリから該バス認可手段に伝送するバス認可手段
であって、該装置が二線式バスアービトレーションプロ
トコルに従う場合には二線式バスアービトレーションプ
ロトコルに従うインタフェース手段、又は該装置が三線
式バスアービトレーションプロトコルに従う場合には三
線式バスアービトレーションプロトコルに従うインタフ
ェース手段を備えているバス認可手段とを備えており、
そのことにより上記目的が達成される。

【０００９】前記優先順位設定器が、三線式バスアービ
トレーションプロトコルに従う装置よりも、二線式バス
アービトレーションプロトコルに従う装置により高い優
先順位を割り当てるための割り当て手段をさらに備えて
いてもよい。

【００１０】前記バスアービトレーションシステムは、
前記バスを占用している装置が現在もバスをアクセスし
ているかどうかを把握するための詮索論理手段であっ
て、該バスを占用している装置がバスを放棄するまで、
前記最も高い優先順位の装置がバスをアクセスするのを
遅らせる詮索手段、をさらに備えているものであっても
よい。

【００１１】前記バスアービトレーションシステムは、
２個以上の装置が拡張バスをアクセスしているかどうか
を検出し、もしそうであればエラー状態を信号で知らせ
るバス競合検出手段、をさらに備えているものであって
もよい。

【００１２】前記バスアービトレーションシステムは、
三線式バスアービトレーションプロトコルに従う装置か
ら、二線式バスアービトレーションプロトコルに従う装
置を選び出す選択手段、をさらに備えているものであっ
てもよい。

【００１３】前記バスアービトレーションシステムは、
現在拡張バスをアクセスしている装置によって受け取ら
れた命令に従って拡張バス上のデータフローの方向を決
定するバッファ付き方向手段、をさらに備えているもの
であってもよい。

【００１４】二線式バスアービトレーションプロトコル
に従う前記装置は、３２ビット装置であってもよい。

【００１５】三線式バスアービトレーションプロトコル
に従う前記装置は、１６ビット装置であってもよい。

【００１６】前記バスアービトレーションシステムは、
複合３２ビットサイクルを有する拡張バスを渡って拡張
サイクルを転送することを装置に許す複合転送手段、を
さらに備えているものであってもよい。

【００１７】前記バスアービトレーションシステムが完
全なサイクルストローブを引き渡す手段をさらに備えて
おり、該引き渡し手段は二線式バスアービトレーション
プロトコルに従う装置が拡張バスをアクセスしており読
出し又は書込みサイクルを開始する場合に活性化される
ものであってもよい。

【００１８】本発明のバスアービトレーションシステム
は、二線式バスアービトレーションプロトコル又は三線
式バスアービトレーションプロトコルに従う装置に、拡
張バスへのアクセスを認可することが可能なバスアービ
トレーションシステムであって、バス要求信号のそれぞ
れが１つ又はそれ以上の符号化パルスから構成され、所
定の優先順位を有する複数のバス要求信号であって、該
バス要求信号のそれぞれが拡張バスへのアクセスを要求
するために用いられる該複数のバス要求信号を複数の装
置から受け取る手段と、三線式バスアービトレーション
プロトコルに従う装置から、二線式バスアービトレーシ
ョンプロトコルに従う装置を選び出す選択手段と、該バ
ス要求信号を受け取り、該バス要求信号のそれぞれに優
先順位レベルを割り当てる優先順位設定器と、バスを占
用している装置があればその装置がバスを放棄した後
で、最も高い優先順位を有する装置に拡張バスへのアク
セスを認可するバス認可手段と、現在拡張バスをアクセ
スしている装置によって受け取られた命令に従って拡張
バス上のデータフローの方向を決定するバッファ方向手
段とを備えているものであってもよい。

【００１９】前記優先順位設定器が、三線式バスアービ
トレーションプロトコルに従う装置よりも、二線式バス
アービトレーションプロトコルに従う装置により高い優
先順位を割り当てるための割り当て手段をさらに備えて
いてもよい。

【００２０】前記バスアービトレーションシステムは、
２個以上の装置が拡張バスをアクセスしているかどうか
を検出し、もしそうであればエラー状態を信号で知らせ
るバス競合検出手段、をさらに備えているものであって
もよい。

【００２１】二線式バスアービトレーションプロトコル
に従う前記装置が３２ビット装置であってもよい。

【００２２】三線式バスアービトレーションプロトコル
に従う前記装置が１６ビット装置であってもよい。

【００２３】前記二線式バスアービトレーションプロト
コル装置及び前記三線式バスアービトレーションプロト
コル装置が、割り込みを発生する割り込み発生手段をさ
らに備えていてもよい。

【００２４】前記割り込み発生手段を備えている場合
に、前記拡張バスが、前記二線式バスアービトレーショ
ンプロトコル装置又は前記三線式バスアービトレーショ
ンプロトコル装置から伝送された割り込みを受け取った
後にポーリング要求を伝送するポーリング手段をさらに
備えていてもよい。

【００２５】前記ポーリング手段を備えている場合に、
前記二線式バスアービトレーションシプロトコル装置又
は前記三線式バスアービトレーションプロトコル装置
が、前記拡張バスによるポーリング要求への割り込み応
答を引き渡す引き渡し手段をさらに備えていてもよい。

【００２６】前記ポーリング手段を備えている場合に、
前記二線式バスアービトレーションプロトコル装置又は
前記三線式バスアービトレーションプロトコル装置が、
前記拡張バスのポーリング要求に応答するベクトルを引
き渡すベクトル引き渡し手段をさらに備えていてもよ
い。

【００２７】前記引き渡し手段を備えてる場合に、前記
拡張バスが、二線式バスアービトレーションプロトコル
装置又は三線式バスアービトレーションプロトコル装置
のいずれも該拡張バスのポーリング要求に応答しない場
合に割り込みを終了させる終了手段をさらに備えいてい
てもよい。

【００２８】本発明のバスアービトレーションシステム
は、二線式バスアービトレーションプロトコルに従う装
置に、拡張バスへのアクセスを認可することが可能なバ
スアービトレーションシステムであって、バス要求信号
のそれぞれが１つ又はそれ以上の符号化パルスから構成
され、所定の優先順位を有する複数の非同期バス要求信
号であって、該バス要求信号のそれぞれが拡張バスへの
アクセスを要求するために用いられる該複数の非同期バ
ス要求信号を複数の装置から受け取る手段と、該バス要
求信号を受け取り、該バス要求信号のそれぞれに優先順
位レベルを割り当てる優先順位設定器と、該バス要求信
号のどれが最も高い優先順位を有しているかを決定し、
メモリに記憶するアービタ手段と、バスを占用している
装置があればその装置がバスを放棄した後で、最も高い
優先順位を有する装置に拡張バスへのアクセスを認可
し、これによって、該拡張バスは、活性化されると、拡
張バスにアクセスし、読出し又は書込みサイクルを開始
することを二線式バスアービトレーションプロトコル装
置に許す完全なサイクルストローブを引き渡す、バス認
可手段とを備えているものであってもよい。

【００２９】前記バスアービトレーションシステムは、
拡張バスをアクセスすることを二線式バスアービトレー
ションプロトコル装置に許すアクセス手段、をさらに備
えているものであってもよい。

【００３０】アクセス手段を備えている場合に、前記優
先順位設定器が、三線式バスアービトレーションプロト
コルに従う装置よりも、二線式バスアービトレーション
プロトコルに従う装置により高い優先順位を割り当てる
ための割り当て手段をさらに備えていてもよい。

【００３１】前記割り当て手段を備えている場合に、前
記バス認可手段が、該装置が二線式バスアービトレーシ
ョンプロトコルに従う場合には二線式バスアービトレー
ションプロトコルに従うインタフェース手段を、又は該
装置が三線式バスアービトレーションプロトコルに従う
場合には三線式バスアービトレーションプロトコルに従
うインタフェース手段をさらに備えていてもよい。

【００３２】前記バスアービトレーションシステムは、
前記バスを占用している装置が現在もバスをアクセスし
ているかどうかを把握するための詮索論理手段であっ
て、該バスを占用している装置がバスを放棄するまで、
前記最も高い優先順位の装置がバスをアクセスするのを
遅らせる詮索手段、をさらに備えているものであっても
よい。

【００３３】前記バスアービトレーションシステムは、
２個以上の装置が拡張バスをアクセスしているかどうか
を検出し、もしそうであればエラー状態を信号で知らせ
るバス競合検出手段、をさらに備えているものであって
もよい。

【００３４】前記インタフェース手段を備えている場合
に、前記バスアービトレーションシステムは、三線式バ
スアービトレーションプロトコルに従う装置から、二線
式バスアービトレーションプロトコルに従う装置を選び
出す選択手段、をさらに備えているものであってもよ
い。

【００３５】前記インタフェース手段を備えている場合
に、二線式バスアービトレーションプロトコルに従う前
記装置が３２ビット装置であってもよい。

【００３６】前記インタフェース手段を備えている場合
に、三線式バスアービトレーションプロトコルに従う前
記装置が１６ビット装置であってもよい。

【００３７】

【作用】本発明のバスアービトレーションシステムは、
拡張バスへのアクセスを二線式バスアービトレーション
プロトコル又は三線式バスアービトレーションプロトコ
ルに従う装置に認可することが可能なバスアービトレー
ションシステムである。このバスアービトレーションシ
ステムは、複数の装置から複数のバス要求信号を受け取
る手段を備えている。各バス要求信号は１つ又はそれ以
上の符号化パルスによって構成され、所定の優先順位を
有している。各バス要求信号は拡張バスへのアクセスを
要求するために用いられる。優先順位符号器はバス要求
信号を受け取り、各バス要求信号に優先レベルを割り当
てる。アービタ手段は、どのバス要求信号が最も高い優
先順位を有しているか、及び装置が二線式バスアービト
レーションプロトコル又は三線式バスアービトレーショ
ンプロトコルのいずれに従っているかを決定してメモリ
に記憶する。バス認可手段は、バスを占用している装置
があればその装置がバスを放棄していた場合には、最も
高い優先順位を有する装置へ拡張バスのアクセスを認可
する。アービタ手段は、最も高い優先順位を有する装置
が二線式バスアービトレーションプロトコル又は三線式
バスアービトレーションプロトコルのいずれに従う装置
であるかを、そのメモリからバス認可手段へ伝送する。
バス認可手段は、さらにインタフェーズ手段を備えてお
り、このインタフェース手段は、装置が二線式バスアー
ビトレーションプロトコルに従う場合には二線式バスア
ービトレーションプロトコルに従うためのインタフェー
ス、又は装置が三線式バスアービトレーションプロトコ
ルに従う場合には三線式バスアービトレーションプロト
コルに従うためのインタフェースを行う。

【００３８】

【実施例】図面を通して、同じ構成要素には同じ参照符
号が付されている。図１乃至図３では、３２ビット高性
能プロセッサ（不図示）及び３２ビット拡張バスへのア
クセスを要求する複数の装置（不図示）と共に実現され
るバスアービトレーションシステム１０が示されてい
る。好ましい実施例において、３２ビットプロセッサは
モトローラ社（Ｍｏｔｏｒｏｌａ）によって製造される
６８０３０が好ましい。しかし、どのようなプロセッサ
でも拡張バスと共に使用されるように適応され得ること
は、当業者には理解することができると考えられる。

【００３９】３２ビット拡張バスは二線式バスアービト
レーションプロトコルに従い、さらに三線式バスアービ
トレーションプロトコルを有する拡張バスと互換性もあ
る。二線式拡張バスによって、高速３２ビット周辺機器
及びメモリ装置が高性能プロセッサに加えられることが
可能となり、同時に、標準三線式バスアービトレーショ
ンプロトコル装置がシステム中で実行されることが可能
となる。二線式拡張バスは、主として、集中バス制御装
置１２によって駆動される。バス制御装置１２はバスア
ービトレーションシステム１０の知能の大部分を有して
おり、二線式バスアービトレーションプロトコル（新
式）に従う装置と三線式バスアービトレーションプロト
コル（旧式）に従う装置とを識別することができる。バ
ス制御装置１２は、１０個の外部バッファチップ及び１
個のプログラマブルアレイ論理（以下、ＰＡＬと略記す
る）装置１４を制御する。これらのバッファチップはア
ドレスセクタ１６及びデータセクタ１８に分割される。

【００４０】アドレスセクタ１６は、３個のラッチアド
レスバッファ２０ａ、２０ｂ及び２０ｃ、並びに１個の
非ラッチアドレスバッファ２２を備えている。これらの
アドレスバッファは、マザーボードと拡張バスとの間を
通過しなくてはならないアドレスの管理を行う。バス制
御装置１２の制御により、マザーボードが「マスタ」で
ある場合には、アドレスバッファは、６８０３０のアド
レスを、バス上に進める。マザーボードがバスマスタの
「スレーブ」である場合には、アドレスバッファは、適
切なバスのアドレスをマザーボード上に進める。制御装
置は、バス間の各種接続がいつ行われるか、及びアドレ
スラッチがいつ必要とされるかを把握する。さらに、ア
ドレスバッファ２０ａ、２０ｂ及び２０ｃは、アービト
レーションシステムの処理速度の増大を促進する。ＰＡ
Ｌ装置１４も、アドレスセクタ１６内に配置されてお
り、装置がバスに認可された後に実行されるサイクルの
タイプの決定を行う。全ての三線式／１６ビット装置は
１６ビット同期プロトコルに従うが、３２ビット／二線
式装置又は３２ビットホストプロセッサは必要に応じて
１６ビットサイクル又は３２ビットサイクルのいずれか
を実行することができる。サイクルのタイプはバスアド
レス、従って、復号用ＰＡＬによって決定される。

【００４１】データセクタ１８は２個のラッチデータバ
ッファ２４ａ、２４ｂ及び３個の非ラッチデータバッフ
ァ２６ａ、２６ｂ、２６ｃを備えており、さらに非ラッ
チ双方向性データバッファ２６ｄを備えている。これら
のデータバッファは、バス制御装置１２の制御下で、マ
ザーボード及び拡張データバスが動作する場合にマザー
ボードと拡張データバスとの間の正しいデータ接続を行
う。マザーボードが「マスタ」である場合、マザーボー
ドと拡張バスとの間では１６ビット又は３２ビットのい
ずれかが転送されなくてはならず、１６ビットの場合に
は読出しラッチを伴う。マザーボードが「スレーブ」で
ある場合には、新式バスマスタに対しては３２ビット接
続がなされ、旧式バスマスタに対しては１６又は３２ビ
ットワードブリッジを有する１６ビット接続がなされ
る。

【００４２】二線式拡張バスは、１００ピンの単一コネ
クタに基づいている。バスは３つの異なるマッピング領
域、すなわち、三線式バスアービトレーションプロトコ
ルメモリ空間、三線式バスアービトレーションプロトコ
ルＩ／Ｏ空間、及び二線式バスアービトレーションプロ
トコル空間に分割される。三線式バスアービトレーショ
ンプロトコル空間は１６メガバイト領域に限定されてお
り、あらゆるバスの実現に対してオリジナルのモトロー
ラ式６８０００メモリマッピングである。二線式バスア
ービトレーション空間は物理的に３２ビットメモリ中の
どの場所でもよい。

【００４３】二線式拡張バスは、バス上に存在するメモ
リアドレスに応じて、異なる２大モードのうち一方のモ
ードで機能する。全てのバスサイクルは３２ビットアド
レスから始まる。メモリアドレスが三線式バスアービト
レーションプロトコル空間内であると把握されるなら
ば、つまり、拡張装置が２４ビットアドレスを有するバ
スをアクセスしているならば、三線式バスアービトレー
ションプロトコルの互換性サイクルがバスマスタによっ
て開始され、全ての応答するスレーブは三線式バスアー
ビトレーションプロトコル互換性を有することが期待さ
れる。二線式バスアービトレーションプロトコルアドレ
スが検出されるならば、つまり、３２ビットアドレス装
置がバスをアクセスしているならば、二線式拡張バスス
レーブが主制御装置からの指令に反応したとき、又はバ
スがタイムアウトとなったときにサイクルは完了する。

【００４４】三線式拡張バス上の二線式バストランザク
ションプロトコルモードにおいては二線式拡張バス装置
が反応しないことが重要である。なぜなら、二線式拡張
バス装置及び三線式拡張バス装置のバストランザクショ
ンは、異なるバスプロトコルを要求するからである。典
型的なバストランザクションにおいて、バスマスタはバ
スアドレス及びストローブを発生し、データを書き込
む。バスマスタは、バスアドレスに応答して、読出しデ
ータを発生する。サイクルに応答するスレーブのタイプ
はバスマスタのタイプと常に同じである。

【００４５】図４では、どのタイプの装置が現在バスに
アクセスしているか、及び特定の装置がどのサイクルを
実行しているかを把握するサイクル選択回路２７のため
の概略論理回路図が示されている。実行されているサイ
クルの種類を明らかにする各種入力２８は、制御装置１
２から受け取られ得る。ＭＥＭＺ２入力３０ａで受け取
られる信号は三線式バスアービトレーションプロトコル
（旧式）メモリサイクルが旧式装置によって現在実行さ
れていることを示す。ＩＯＺ２入力３２ａで受け取られ
る信号は、旧式のＩ／Ｏサイクルが旧式装置によって実
行されていることを示す。ＭＥＭＺ２入力３０ａ及びＩ
ＯＺ２入力３２ａのどちらも信号を受け取らない場合に
は、信号はＮＯＺ２出力３４から出力されて、バス上で
は旧式サイクルが実行されていないことを示す。これは
重要である。なぜなら、バスを特定数のサイクルの間ア
クセスする新式装置とは異なり、旧式装置は、装置がバ
スを放棄するまでバス上に残るからである。ＭＥＭＺ２
入力３０ａ又はＩＯＺ２入力３２ａのいずれかで信号が
受け取られる場合、旧式メモリ空間が用いられているこ
とを示す信号がＳＰＡＣＥＺ２出力３７から出力され
る。

【００４６】旧式装置がバスをアクセスしている場合、
旧式の互換性サイクルストローブ（以下ＣＣＳと略記す
る）もＣＣＳ入力３８に引き渡されている。ＣＣＳスト
ローブは旧式装置が現在のバスマスタであることをバス
に示す。ＣＣＳ入力３８によって、信号がＢＩＧＺ出力
４０から出力される。ＢＩＧＺ信号は１６ビット（旧
式）装置がバスを受け持っていることをマザーボードに
示し、このＢＩＧＺ信号によって、ローカルバス制御装
置が全３２ビットアドレスのうち上位８アドレスビット
をバスに供給する。上位アドレスビットはダミービット
として働き、これによって旧式信号が典型的な３２ビッ
ト装置信号、つまり２４ビット信号の形となる。残りの
２４アドレスビットは旧式バスマスタによって供給され
る。

【００４７】いずれかの二線式バスアービトレーション
プロトコル装置（新式）がバスを現在アクセスしている
場合に、信号がＡＤＤＲＺ３入力４２に引き渡される。
加えて、ＦＣＳ入力４３に引き渡される完全なサイクル
ストローブが、バスをアクセスする新式装置に引き渡さ
れなくてはならない。ＡＤＤＲＺ３入力４２に応答し
て、新式メモリ空間がアクセスされていることを示す信
号が、ＳＰＡＣＥＺ３出力４４から出力される。

【００４８】ＣＯＰ入力４６に引き渡される信号は、マ
ザーボードプロセッサ割り込み又は双対プロセッササー
ビス状態を示す。ＣＯＰ入力４６はＭＳ０、ＭＳ１、Ｍ
Ｓ２及びシステムのバス統御状態に基づく復号化であ
る。ＣＯＰ入力４６はメモリコードをＱＩＮＴＺ３出力
４８の割り込み空間復号化器に送ることができる。引き
渡されたＣＯＰ復号化入力の存在によって旧式サイクル
の発生が阻止される。ＣＯＰ復号化入力は、割り込み応
答サイクルをＱＩＮＴＺ３出力４８で発生する代わり
に、ＳＰＡＣＥＺ３出力４４での出力によって示される
新式サイクルも阻止する。

【００４９】ＭＳ１入力５２に引き渡された信号は、ホ
ストによって認識される、現在実行されているサイクル
のタイプを示す。ＭＳ１入力５２で受け取られる情報は
ＤＡＴＡＩＯ出力５０から出力される。

【００５０】図５では、マザーボードがバスへのアクセ
スを要求しているかどうかを把握するマザーボードサイ
クル選択回路５４のための概略論理回路図が示されてい
る。典型的には、マザーボード（不図示）はデフォルト
状態の結果として、つまり、その時点で他の装置がバス
へのアクセスを要求していない場合に、バスマスタとな
る。マザーボードは通常は、バスへのアクセスを許可さ
れる最低の優先順位を割り当てられている。

【００５１】多数の信号が、各種入力で制御装置１２に
入力される信号に基づいて内部発生される。それらの入
力にはＳＰＡＣＥＺ２入力３７、ＤＡＴＡＩＯ入力５
０、ＳＰＡＣＥＺ３入力４４及びＡＮＹＳＬＶ入力５６
が含まれ、それらの信号が論理的にＯＲされて、バスを
要求している装置又はバスに応答している装置がどれで
あるかを把握する。現在バスを要求している装置もバス
に応答している装置もない場合には、マザーボードがバ
スへのアクセスを許可されるべきであることを制御装置
１２に示す信号をＰＲＯＣ出力５８から出力する。

【００５２】同時に、ＭＳ０入力６０、ＭＳ１入力５２
及びＭＳ２入力６２では多数の信号が受け取られ、それ
らは論理的にＡＮＤされて、サイクルのサブタイプ、デ
ータ、メモリ又は割り込みを示す。ＰＲＯＣ出力５８か
ら出力される信号はマザーボード「スレーブ」又は同等
の資源へのアクセスを示す。ＯＷＮ入力でのＩ／Ｏ信号
は、信号が否定される場合にはマザーボードデフォルト
「マスタ」を示し、信号が引き渡される場合には拡張
「マスタ」を示す。現在バスをアクセスしている装置が
ないならば、デフォルト状態を示す信号がＣＯＰ出力４
６から出力され、マザーボードのためにバスへのアクセ
スを要求する。

【００５３】図６では、バス競合検出回路６４のための
概略論理回路図が示されている。２個以上の装置が同時
にバスをアクセスしようとする場合に、バス競合が起こ
る。バス競合検出回路６４はバスをモニタして、特定の
時点でバスをその時アクセスしているスレーブ装置（不
図示）の存在を検出する。スレーブ装置は、新式装置で
あっても旧式装置であってもよい。各装置はそれぞれス
レーブ出力を有している。いずれかの拡張バス装置がバ
ス上のアドレスに応答するとき、スレーブ信号を引き渡
さなくてはならない。マザーボードがバスアドレスに応
答している場合、ＰＲＯＣ０信号がバス競合検出回路６
４に引き渡される。同一アドレスに対して２個以上のス
レーブ信号が起こる場合、又は１つの装置がローカルバ
スによるアドレス確保のためにスレーブ出力を引き渡す
場合に、衝突が登録され、バスはＣＯＬＬＩＳ出力６８
から出力されるバスエラー信号を引き渡す。引き渡され
たスレーブ信号によって、バスアドレスが完全なサイク
ルストローブの立ち下がりエッジをラッチする。ＦＣＳ
ストローブは有効なバスアドレスのためにのみ駆動され
る。完全なサイクルストローブは、バス上でサイクルが
現在実行されているかどうかを明らかにする。バス衝突
を避けるために、１つのスレーブ信号のみが所定のバス
アドレスに応答し得る。バス競合状態がバス制御装置１
２によって検出されると、バス制御装置１２は、マザー
ボード状態エラーであるのか、拡張バス状態エラーであ
るのかを把握しなくてはならない。

【００５４】図７では、現在のエラー状態のタイプを把
握するためのエラー論理回路７０の概略論理回路図が示
されている。エラー論理回路７０は、バス上で現在実行
されているサイクルのタイプを示す信号をＦＣＳ２入力
４３ａで受け取る。スレーブ衝突が検出されると、ＣＯ
ＬＬＩＳ入力６８への信号も引き渡される。他の場合に
は、拡張バスエラーなど、バス上のエラーの特定のタイ
プを示す信号がＩＢＩＮＴ入力７２ａに引き渡され、回
路によって受け取られる。信号がＯＢＥＲＲ出力７４ａ
から出力されると、バス制御装置にマザーボードエラー
状態であることが報知される。ＯＢＩＮＴ出力７２ｂで
信号が出力されると、バス制御装置にバス拡張状態エラ
ーであることが報知される。

【００５５】バスをアクセスしている装置のタイプが把
握されて、エラー状態が検出されない場合には、バス制
御装置１２は、情報がバスを渡って流れている方向を把
握する。

【００５６】図８では、データがバスバッファを通して
伝送され得る方向を把握するためのバスバッファ方向回
路７６の概略論理回路図が示されている。バスバッファ
回路は、バスを現在アクセスしている装置からＳＬＶ０
〜ＳＬＶ４入力６６ｂのうち１つで信号を受け取る。現
在のバスマスタは各サイクルに対するアドレスビットを
伝送する。ＯＷＮ信号は「マスタ」がバス装置、又はマ
ザーボードのいずれであるかを把握する。回路７６は、
データフローが「マスタ」から「スレーブ」であるか、
又は「スレーブ」から「マスタ」であるかを把握する。
従って、バス制御装置１２は、アドレスビット又はデー
タビットが正しい方向に流れており、意図される方法で
受け取られるようにバスを管理する。

【００５７】図９では、バスへのアクセスを現在要求し
ている装置に優先順位を割り当てる一次バスアービタ７
８の概略論理回路図である。一次バスアービタ７８は２
タイプのバス要求を符号化する。第１のタイプは、固定
優先順位要求であって、特定の装置が他の装置よりも高
い優先順位を有している。このシステムにおいて、三線
式拡張バスは最も低い優先順位を割り当てられており、
二線式拡張バスが最も高い優先順位を割り当てられてい
る。バス制御装置１２は、どの装置が最も高い優先順位
を割り当てられているかを把握する。等しい優先順位の
装置がバスを要求する場合、後述される公平機構に基づ
く総当たりスケジューリングが用いられる。二線式拡張
バス装置の場合、制御装置は、選択された装置がバス上
に残ることができるサイクルの総計を把握する。三線式
拡張バス装置の場合、選択された装置がバスを放棄する
まで、バスの制御を保持する。

【００５８】一次バスアービタ７８は、バスへのアクセ
スを求める全ての装置から要求を受け取る。ＣＰＵＣＬ
Ｋ４Ａ８０ａは、アービトレーション論理を順番に並べ
るために用いられる。ＥＲＥＱＺ３入力８２へ引き渡さ
れる信号は、３２ビット装置（新式）がバスの直接メモ
リアクセスを要求していることを示す。ＥＲＥＱＺ２入
力８４に引き渡される信号は、１６ビット装置（旧式）
がバスの直接メモリアクセスを要求していることを示
す。一次バスアービタ７８は、各種装置から要求を受け
取り、特定の１つの装置が最も高い優先順位を与えら
れ、バスへのアクセスを許可される次の装置として指定
されるように、それらの装置に優先順位を割り当てる。
ＭＡＳＴＥＲＺ３出力８６から出力される信号は、最も
高い優先順位を与えられ、バスをアクセスする次のバス
マスタである装置を示す。ＥＧＲＡＺ３出力８８から出
力される信号は、バスへのアクセスを要求している３２
ビット装置がバスを獲得したことを示す。ＥＧＲＡＺ２
出力９０から出力される信号は、バスへのアクセスを要
求している１６ビット装置がバスを獲得したことを示
す。バスを獲得する実際の装置は適切な二次アービトレ
ーション論理において取り扱われる。

【００５９】図１０では、バス要求アービタ９２を示す
概略論理回路図が示されている。バス要求アービタ９２
は、外部装置がバスへのアクセスを要求している場合な
ど、特別な状態がシステムに存在するときに活性化され
る。外部装置からのバスをアクセスする要求は、ＩＰＢ
Ｒ入力９４で受け取られる。ＰＢＲアービトレーション
は、マザーボードバスマスタを決定するために用いられ
る。外部装置は６８０４０プロセッサなどバスとの互換
性を有するあらゆる装置、又はバスを要求する他の高速
装置であり得る。バス要求アービタは、外部装置がその
バス要求を引き渡すことができる特定のクロック端をモ
ニタする。外部装置がバスへのアクセスを認可される前
に、バス制御装置は、他の装置がバスを現在アクセスし
ていないことを確認しなくてはならない。外部装置から
の全てのバス要求は、バスへのアクセスを要求する他の
装置が行う要求と競争しなくてはならない。

【００６０】外部装置がバスをアクセスしたい場合、外
部装置はバス要求アービタ９２のＩＰＢＲ入力９４でバ
ス要求信号を引き渡す。外部装置からバス要求信号を受
け取ると共に、バス要求アービタ９２は、旧式装置から
のバス要求信号をＥＢＲＥＮＺ２入力９６で受け取り、
新式装置からはＥＢＲＥＮＺ３入力９８で受け取る。６
８０３０型装置がバスを現在アクセスしているならば、
バス認可応答信号がバス要求アービタ９２のＰＢＧＡＣ
Ｋ４入力１０５で受け取られ、装置がバスを現在アクセ
スしていることをバス要求アービタ９２に知らせる。

【００６１】バス要求アービタ９２はまた、ＣＰＵＣＬ
Ｋ４Ａ入力８０ａでＣＰＵクロックをモニタし、特定の
クロック端を検出する。特定のクロック端がバス要求ア
ービタ９２によって検出されると、外部装置のバス要求
信号は、次の処理のためにバス制御装置１２へＯＰＢＲ
出力９４ａから出力されることができる。バスを現在要
求している他の装置は、外部装置にバスをアクセスする
ことを許可するために必要な全ての内部論理が終了する
まで、バス認可状態保持を受け取る。

【００６２】図１１では、ローカルバス認可応答回路１
０２を示す概略論理回路図が示されている。バス認可応
答信号は、バス制御装置１２によって受け取られる認可
のタイプに基づいて、バスをアクセスするための機構で
ある。バスアービタ７８は入来する全てのバス要求を監
視し、バスを実際にアクセスする機構として働く。新式
バス要求信号は、ローカルバス認可応答回路１０２のＥ
ＢＲＥＮＺ３入力９８で受け取られ、旧式バス要求はＥ
ＢＲＥＮＺ２入力９６で受け取られる。装置がすでにバ
スをアクセスしている場合、ローカルバス認可応答回路
１０２は、装置がすでにバス認可応答信号を受け取って
いることを示す信号をＩＰＢＧＡＣＫ入力１０５ａで受
け取る。認可未決定信号を受け取った装置は、バス認可
応答回路１０２のＥＰＥＮＤＺ２入力１０４でのバス要
求信号の引き渡しを継続する。ローカル認可応答回路１
０２が特定の装置から認可信号を受け取ったことを知ら
せると、回路装置がローカルバス認可応答回路１０２の
ＯＰＢＧＡＣＫ出力１００で信号を引き渡す。この信号
は、この場合にはモトローラ社の６８０３０装置である
マザーボードバス制御装置に、装置がバスを現在アクセ
スしていることを示す。加えて、信号がＬＭＥ出力１０
６ａでローカルバスへ、又はＥＭＬ出力１０８で拡張バ
スへ送らて、どの装置がバスへのアクセスを現在認可さ
れているかを拡張バスに報知する。ＬＭＥ出力１０６ａ
でローカルバス認可応答回路１０２から引き渡される信
号は、ローカルバスが拡張バスを支配したことを示し、
ＥＭＬ出力１０８で引き渡される信号は拡張バスがロー
カルバスを支配したことを示す。

【００６３】一般に、旧式装置は三線式バスアービトレ
ーションプロトコルに従っている。旧式装置は、バス要
求ストローブ、バス認可ストローブ及びバス認可応答ス
トローブを要求する。バス制御装置１２へのアクセスを
要求する旧式スレーブ装置は、バス認可ストローブをバ
ス制御装置１２から受け取るまで、バス要求ストローブ
を引き渡す。バス認可ストローブを受け取ると、要求し
ている旧式スレーブ装置は、以前に選択されたスレーブ
装置がバスを放棄した場合に、バスへのアクセスを許可
される。新しく選択された旧式スレーブ装置がバス認可
信号を受け取ると、選択された旧式スレーブ装置はバス
制御装置にバス応答ストローブを引き渡す。

【００６４】図１２乃至図１５では、バスへのアクセス
を旧式装置（１６ビット装置）に認可するために実行さ
れるアービトレーションシステムを示す概略論理回路図
が示されている。特に図１２では、バス要求プロセッサ
１１０の概略論理回路図が示されている。バス要求プロ
セッサ１１０は、新式装置及び旧式装置の両方からの全
ての入来バス要求をＥＢＲ入力１１２で受け取る。バス
要求プロセッサ１１０は旧式装置から新式装置を取り除
き、バス要求が特定の旧式装置に与えられるべきかどう
かを決定する。バス要求プロセッサ１１０はまた、旧式
バス認可ラッチ回路１２８によって引き渡されるバス認
可信号をｎＢＧＺ２入力１１４で受け取る。この信号
は、装置がバスを現在アクセスしているかどうかをバス
要求プロセッサ１１０に報知する。リセット状態、又は
全ての要求が提供されてしまった場合には、信号がＦＣ
ＬＲ３入力１１６で受け取られ、バス要求プロセッサ１
１０を再初期化するように、つまり、旧式公平機構から
の出力に不可欠であるような装置への優先順位割り当て
が行われていないように、バス要求ラッチをクリアす
る。バス要求プロセッサ１１０は、２クロックサイクル
の間、要求信号をモニタすることによって、装置が旧式
であるか、新式であるかを把握する。新式装置はパルス
の形でバス要求信号を引き渡すので、要求信号は通常、
２クロックサイクルを越えることはない。要求信号がロ
ー状態のままであるならば、バス要求が旧式装置によっ
て引き渡されていることをバス要求プロセッサ１１０に
示す。選択された旧式バス要求信号がＢＲＺ２出力１１
８から出力される。選択されない旧式バス要求信号はｎ
ＢＲＺ２出力１２０から出力され、新式バス要求信号は
ｎＢＲＥＧ出力１２２でバス要求プロセッサを単に通過
するのみである。

【００６５】図１３では、旧式装置の優先順位設定器１
２４の概略論理回路図が示されている。優先順位設定器
１２４は、バスへのアクセスを要求している旧式装置か
ら入力を受け取る。選択されたバス要求信号は、ＢＲＺ
２入力１１８ａ〜ｅで受け取られ、他の全ての旧式バス
要求信号はｎＢＲＺ２入力１２０ａ〜ｄで入力される。
旧式バス要求信号は一連の比較器を通して送られ、各種
バス要求信号の優先順位を決定する。バス要求信号は、
優先順位に従ってＢＥＺ２（４〜０）出力１２６から出
力されるので、出力される最初の信号は最も高い優先順
位を割り当てられ、出力される最後の信号は最も低い優
先順位を割り当てられる。

【００６６】図１４では、バス認可ラッチ回路１２８の
概略論理回路図が示されている。バス認可ラッチ回路１
２８は、バスへのアクセスを要求している各種装置から
のバス要求信号に応じて、バスから送られる出力認可信
号を物理的にラッチする。バス認可ラッチ回路１２８
は、最も高い優先順位の旧式装置からのバス要求信号
を、ＢＥＺ２入力１２６ａで受け取る。他の全てのバス
要求信号は、ＢＲＺ２入力１１８でバス認可ラッチ回路
１２８に入力される。新式装置がバスを現在アクセスし
ているならば、信号がバス認可ラッチ回路１２８のＢＳ
ＥＬ入力１３０で入力される。この信号は、バスが認可
信号を３２ビット装置に送っていることを示す。旧式装
置がバスを現在アクセスしているならば、信号がＥＰＥ
ＮＤＺ２入力１０４で引き渡され、認可信号が旧式装置
に伝送されていることを示す。旧式装置がモトローラ式
６８０００形式に従っているので、選択された装置は、
選択された装置がバスを放棄することを決定するまで、
バスのアクセスを保持する。旧式装置がバスにアクセス
している間は、旧式装置は優先順位のより高いバスマス
タによって取り除かれることはできない。

【００６７】バス認可ラッチ回路１２８が、バスが装置
によってもはやアクセスされていないことを把握する
と、バス認可ラッチ回路１２８はバス認可信号をＢＧＺ
２出力１１４からバスへ次にアクセスできるように選択
された装置へ出力され、次には、バス認可ラッチのＥＢ
Ｇ出力１３２から出力される。

【００６８】図１５では、バスの現在の状態を把握する
ためのアービタ制御回路１３４の概略論理回路図が示さ
れている。アービタ制御回路１３４は、各種装置からの
全ての入来バス要求をｎＢＲＺ２（４〜０）入力１２０
ｅで、及びバスから各種装置へ伝送される全ての認可信
号をｎＢＧＺ２（４〜０）入力１１４ｂで調べる。アー
ビタ制御回路１３４に要求が現在入来されていないなら
ば、クリア信号がアービタ制御回路１３４のＦＣＬＲ３
入力１１６で引き渡される。このクリア信号はアービタ
制御回路１３４を本質的にクリアする。この時点で、新
しいアービトレーションサイクルが開始される。

【００６９】装置がバスを現在アクセスしているなら
ば、旧式装置にのみ与えられる信号が、アービタ制御回
路１３４のＥＢＧＡＣＫ入力１３６及びＯＷＮ入力１３
７に入力される。ＥＢＧＡＣＫ信号及びＯＷＮ信号は、
何らかの種類のマスタがバスを現在所有していることを
示す。これによって、現在のマスタが旧式装置であった
かどうかＥＲＥＱＺ２出力８４の状態をラッチする。な
ぜなら、「マスタ」がバスを獲得したすぐ後に、ｎＢＲ
Ｚ２（４〜０）入力１２０ｅが否定するからである。Ｐ
ＢＧＡＣＫ信号は、ローカルバスがまだ引き継がれてい
ないことを示す。装置がバスを現在アクセスしており、
６８０３０型装置であるならば、アービタ制御回路１３
４のＯＰＢＧＡＣＫ出力１００で信号が出力される。全
ての未決定のバス認可信号が、アービタ制御回路１３４
のＥＰＥＮＤＺ２出力１０４から出力される。同様に、
全ての未決定のバス要求信号が、アービタ制御回路１３
４のＥＲＥＱＺ２出力８４から出力される。バスの競合
を阻止し、バスへのアクセスに関する各種装置の現在の
状態をモニタできるように、アービタ制御回路１３４は
バス上への装置のアクセスを制御する。

【００７０】一般に、新式装置は二線式アービトレーシ
ョンプロトコルに従っている。二線式拡張バスはバス要
求ストローブを運ぶ第１の線及びバス認可ストローブを
運ぶ第２の線を備えている。要求ストローブは、中央バ
ス制御装置からのアクセスを要求する装置によって所定
数のバスサイクルの間引き渡される。要求信号は、１又
はそれ以上の符号化パルスの形で要求ライン上を伝送さ
れる。要求信号は、要求の性質及び／又は優先順位をバ
ス要求プロセッサ１１０に報知する。優先順位符号器
は、最も高い優先順位を有する新式装置にバス認可スト
ローブを引き渡すので、これによって、選択されたスレ
ーブ装置がバスをアクセスすることを許可される。

【００７１】図１６乃至図２３では、新式装置がバスへ
アクセスするために必要なアービトレーション及びＤＭ
Ａサポート論理が示されている。図１６では特に、登録
ラッチ回路１３８の概略論理回路図が示されている。登
録ラッチ回路１３８は、全ての新式バス要求信号をｎＢ
ＲＥＧ入力１２２で受け取る。新式装置がバスを現在ア
クセスしている場合には、登録ラッチ回路１３８のＢＳ
ＥＬ入力１３０で入力が受け取られる。完全なサイクル
ストローブがＦＣＳ５入力４３ｃで引き渡され、有効な
バスアドレスがバス上で駆動されていることを示す。以
上のように、完全なサイクルストローブは、サイクルが
バス上で現在実行されているかどうかを規定する。完全
なサイクルストローブは、どのタイプのサイクルが実行
されるべきであるかも決定する。ＦＣＳ５入力４３ｃで
の完全なサイクルストローブ、及び選択された装置から
のＢＳＥＬ入力１３０での入力の否定は、バスを現在ア
クセスしている装置がないことを登録ラッチ回路１３８
に示す。ＭＣＥＲＲ入力１４０で受け取られる信号は、
認可信号がバス制御装置から特定の装置へ伝送された
が、その選択された装置が特定の時間内にサイクルの実
行を開始していないことを示す。ＭＣＥＲＲ信号がある
と、バスを現在認可されている装置の登録ラッチ回路１
３８が、登録されていない状態に設定される。これによ
り、バスの再アービトレーションが起こり、もしあれ
ば、次のマスタがバスでの機会を得る。バスがアクセス
されていない状態であると把握されると、登録ラッチ回
路１３８は、バスへのアクセスを要求している各装置に
対して、ｎＢＲＬ出力１４２を引き渡す。

【００７２】登録ラッチ回路１３８及びバスは公平論理
機構の下で動作する。公平論理機構は、他の全てのマス
タ装置がバスへアクセスするまで、バスへすでにアクセ
スしたマスタ装置のバスへのアクセスを受け入れない。
新式装置がバスへのアクセスを要求している場合には、
バスは先ず、その装置が以前にバスへのアクセスを要求
して許可されたかどうかを把握する。全てのバス要求は
優先順位符号器によって受け取られ、符号器は最も高い
優先順位を有する装置を選択する。

【００７３】図１８では特に、プレアーブ（ｐｒｅａｒ
ｂ）ラッチ回路１４４の概略論理回路図が示されてい
る。プレアーブラッチ回路１４４は、登録ラッチ回路１
３８からの全ての出力バス要求信号をｎＢＲＬ入力１４
２で受け取る。加えて、プレアーブラッチ回路１４４は
バスへのアクセスを認可されるように選択された装置か
らの全ての信号をＢＳＥＬ入力１３０で受け取る。プレ
アーブラッチ回路１４４は、バスへアクセスするように
選択された装置への全ての選択信号をオフにする。さら
に、バスへのアクセスを現在要求している他の装置より
も前にバスにすでにアクセスしたと把握される装置は、
公平論理機構のために、その要求を否定される。プレア
ーブラッチ回路１４４は、現在選択されている及び選択
対象となっている全ての装置からの信号をｎＢＳＥＴ出
力１４６ｆから出力する。全ての選択された装置の信号
は、図１７に示される優先順位イネーブル回路１４８の
それぞれ指定のｎＢＳＥＴ（４）入力１４６ｅで入力さ
れる。優先順位イネーブル回路１４８は、どの装置が最
も高い優先順位を認可されるべきであるかを決定し、そ
れによって、バスへのアクセスを許可される次の装置を
決定する。選択される装置はＢＳＥＬ（４〜０）出力１
３０ａで優先順位イネーブル回路１４８から出力され
る。

【００７４】図１９では、アービトレーション制御回路
１５０としての概略論理回路図が示されている。アービ
トレーション制御回路１５０は、バスへアクセスするよ
うに現在選択されている装置からの全ての入来信号をＢ
ＳＥＴ（４〜０）入力１４６ｇで受け取る。クロック信
号も、ＣＰＵＣＬＫＡ入力８０に入力され、ＢＳＥＴ入
力１４６を量子化するためのサンプリング機構として用
いられる。アービトレーション制御回路１５０は、バス
を現在アクセスしている装置の状態をモニタして、バス
へのアクセスを許可されるその後の装置の順序を決定す
る。信号がＲＥＡＲＢ出力１５２から出力される場合、
その信号は、新しいアービトレーション又は再アービト
レーションが開始されることを示す。ＲＥＡＲＢ信号が
引き渡されると、ＷＡＮＴＺ３出力１５４が否定され
る。ＢＳＥＴ（４〜０）入力１４６ｇによって示される
ように、他の新式バスマスタがバスへのアクセスを要求
しているならば、クロック信号であるＣＰＵＣＬＫＡ信
号及びＣＬＫ９０信号がサンプルされると、信号がＷＡ
ＮＴＺ３出力１５４で引き渡され、次の新式バスマスタ
のためのイネーブル処理が開始される。

【００７５】図２０では、アービタサポート論理回路１
５６のための概略論理回路図が示されている。アービタ
サポート論理回路１５６は、登録ラッチ回路１３８から
の全ての出力バス要求信号を、ｎＢＲＬ（４〜０）入力
１４２ａで受け取る。アービタサポート論理回路１５６
はまた、バスにアクセスするように選択された装置から
の全ての入来信号を、ＢＳＥＬ（４〜０）入力１３０ａ
で受け取る。全てのバス要求信号がバスによって認可さ
れてしまった状況では、アービタサポート論理回路１５
６のｎＢＵＳＥＤ（４〜０）入力１５８に信号が引き渡
される。これにより、アービタサポート論理回路１５６
のＦＣＬＲ５出力１１６ａでＦＣＬＲ信号が出力され
る。このＦＣＬＲ信号は登録ラッチ回路１３８がリセッ
トされ得るように全ての信号をクリアする。ＦＣＬＲ信
号が引き渡されるのは、バスへのアクセスを現在要求し
ている装置がない場合又はバスへのアクセスを要求して
いた装置の全てがバスにすでにアクセスしてしまった場
合である。バスへのアクセスを現在要求している装置が
あれば、バス要求信号はアービタサポート論理回路１５
６を通過し、ＥＲＥＱＺ３出力８２から出力される。同
様に、装置がバスへのアクセスを認可された場合、認可
信号はＧＲＡＮＴＺ３出力１６０でアービタサポート論
理回路１５６から出力される。装置がバスを現在アクセ
スしている場合には、アービタサポート論理回路１５６
はＲＥＡＲＢ出力１５４で、バスによって引き渡される
その後の認可信号の間にギャップを与える信号を出力す
る。

【００７６】図２１では、新式装置がバスへアクセスで
きる時間の長さを決定するための統御スケジューラ１６
２の概略論理回路図である。統御スケジューラ１６２
は、新式装置がバスをアクセスしている間におこるバス
サイクルの数をカウントするタイマを備えている。好ま
しい実施態様において、統御スケジューラ１６２は、現
在の新式装置に対して、バスのアクセスを放棄するまで
に８つのバスサイクルを測定する。ＬＯＣＫ入力２９０
によって示されるように、現在のマスタによってバスが
ロックされている場合には、統御スケジューラ１６２は
８つよりも多いバスサイクルを許可する。新式装置がバ
スを放棄する毎に、統御スケジューラ１６２は、次の新
式装置のアクセス時間を測定できるようにリセットされ
る。

【００７７】図２２では、アービタインターロック回路
１６４のための概略論理回路図が示されている。アービ
タインターロック回路１６４は、新しいアービトレーシ
ョンサイクルがいつ始められるべきかを決定する。アー
ビタインターロック回路１６４が、現在のアービトレー
ションサイクルが終了したことを示す入力を多数の可能
な資源から受け取ると、アービタインターロックは新し
いアービトレーションサイクルの開始を示す信号をＡＲ
ＢＩＴ出力１６６で発生する。アービタインターロック
回路１６４への各種入力は、バスを現在要求している、
又はバスに応答している装置がないことを示すＡＮＹＳ
ＬＶ入力５６を含み得る。アービタインターロック回路
１６４はまた、６８０３０型装置がバスを現在アクセス
している場合には、そのＩＰＢＧＡＣＫ入力１００ａで
信号を受け取る。アービタインターロック回路１６４は
また、新式装置がバスをアクセスしている期間はローで
あるＧＲＥＮＢ信号を出力する。ＧＲＥＮＢ出力１６８
によって、選択信号のうち１つがロー状態でオンされ、
新式装置がバスをアクセスしている間の８番目のクロッ
クサイクルまでの間のある時まで、ロー状態に留まる。
以上のように、新式装置は通常は、バス上には８クロッ
クサイクルの間のみ容認される。従って、ＧＲＥＮＢ出
力１６８は、現在のアクセスサイクルが終了し、新しい
アービトレーションサイクルがそのすぐ後に開始される
ことをアービタインターロック回路１６４に示す。

【００７８】図２３では、バスグラバ１７０のための概
略論理回路図が示されている。バスグラバ１７０は新式
装置がバスをいつアクセスできるかを把握する。バスグ
ラバ１７０は、ＭＡＳＴＥＲＺ３入力８６で信号を受け
取ると、新式装置がいつ次のバスマスタとして示された
かを把握する。同様に、後の時点でバスマスタとなるよ
うに示される他の装置についてはＥＧＲＡＺ３０入力８
８ａで受け取られる。新式装置がすでにバスをアクセス
している場合には、ＯＰＢＧＡＣＫ入力１００ｂで信号
が受け取られる。バスグラバ１７０によってモニタされ
ている特定の装置がバスへのアクセスを認可されていた
場合、バスグラバ１７０はＯＥＢＧＡＣＫ出力１３６ａ
で信号を出力し、新式装置がバスを現在アクセスしてい
ることを装置が知っていることを示す。

【００７９】図２４では、統御タイムアウト回路１７２
のための概略論理回路図が示されている。統御タイムア
ウト回路１７２は、装置がバスへのアクセスを認可され
ているが所定の期間内は実際にバスをアクセスしていな
いことを示す。統御タイムアウト回路１７２は、所定数
のクロックサイクルの間、Ｃ７Ｍ入力１７４でバスをモ
ニタする。バスへのアクセスを認可されている装置がＦ
ＣＳ入力に信号を送ってこない場合、統御タイムアウト
回路１７２はＭＣＥＲＲ出力１４０で信号を出力して、
現在のアービトレーションサイクルがやめられるべきで
あることを示す。上述のように、ＭＣＥＲＲ信号は登録
ラッチ回路１３８の入力で受け取られ、これによって公
平機構がリセットされる。

【００８０】図２５乃至図２８では、モトローラ６８０
３０サイクルを、バスをアクセスするための新式バスサ
イクルに変換するために必要な基本論理を示す概略論理
回路図が示されている。データサイクルの始めには、ア
ドレスストローブがマザーボードバスマスタによって駆
動される。このとき、アドレスバッファがバス上に進め
られ、データバッファはバスから追い出される。図２５
では、新式装置がデータサイクルをいつ開始できるかを
決定する新式サイクル状態回路１７６のための概略論理
回路図が示されている。新式サイクル状態回路１７６
は、新式装置がバス上の新式メモリ空間をアクセスした
がっていることを示す入力をＳＰＡＣＥＺ３入力４４で
受け取る。新式サイクル状態回路１７６はまた、バスを
現在アクセスしている旧式装置をＺ２ＳＮＯＯＰ入力１
７８でモニタして、旧式装置がバスをアクセスしている
間は、バスへのアクセスが未決定の新式装置がバスによ
って受け入れられないことを保証する。新式サイクル状
態回路１７６はＣＰＵＣＬＫＳ入力８０ｈ及びＣＬＫ９
０Ｓ入力１８０でクロックからの入力を受け取る。ＣＰ
ＵＣＬＫＳクロック８０ｈはＣＬＫ９０Ｓクロック１８
０よりも位相が９０°進んでいる。両クロック端は、デ
ータサイクルの間に起こった事象をモニタするために用
いられる。新式サイクル状態回路１７６が、新式装置に
よってバス上に進められるアドレスが所定時間の間は有
効であったことを把握すると、完全なサイクルストロー
ブがＦＣＳ６入力４３ｄで開始される。完全なサイクル
ストローブは有効なバスアドレスの間のみ駆動される。
完全なサイクルストローブは、サイクルがバス上で現在
実行されているかどうかを明らかにする。完全なサイク
ルストローブはまた、実行されるべきサイクルのタイプ
を決定する。完全なサイクルストローブの否定はサイク
ルの終了を示す。この時点で、データはバスから追い出
される。完全なサイクルストローブが開始されると、新
式サイクル状態回路１７６はアドレスバッファがイネー
ブルされることができることを示す信号をＴＡＥＮＢ出
力１８２から出力する。ＴＡＥＮＢ出力１８２はまた、
未決定のエラーがないこと、つまり、全てのデータバッ
ファがオフされ、旧式装置がバスを現在アクセスしてい
ないことを保証する。ＴＡＥＮＢ出力１８２は、全ての
エラー及び旧式詮索入力をモニタする。安定条件がある
とき、ＴＡＥＮＢ信号が引き渡され、全ての外部アドレ
スバッファがオンされる。この時点で、ＦＣＳ信号はバ
ス上に進められる。後の時点で、ＴＡＤＩＳ信号が出力
されてアドレスバッファがオフされる。

【００８１】図２６では、アドレスバッファイネーブル
回路１８６のための概略論理回路図が示されている。信
号がＴＡＥＮＢ入力１８２で受け取られるとアドレスバ
ッファがオンされる。新式サイクル状態回路１７６はア
ドレスバッファがイネーブルとされていることを示す。
サイクルが終了すると、信号がＴＡＤＩＳ入力１８４で
受け取られてアドレスバッファがオフされる。後の時点
で、信号がＴＤＡＴＡ入力２２２（図３２）で受け取ら
れ、データバッファがオンされる。アドレスバッファイ
ネーブル回路１８６がＴＡＥＮＢ信号を受け取っていた
場合、アドレスバッファイネーブル回路１８６は、ＴＡ
ＤＤＲ出力１８８ａでバス上へのアドレスバッファを引
き渡すことができるようにＩＦＣＳ入力４３ｅで引き渡
される完全なサイクルストローブを待つ。

【００８２】完全なサイクルストローブが論理的に低下
すると、特定のアドレスバッファがすぐにオフされる。
二線式拡張バスサイクルの間は、アドレスビット８〜３
１に対応するアドレスがオフされる。三線式拡張バスサ
イクルの間は、アドレスビット２４〜３１に相関するア
ドレスがオフされる。加えて、三線式拡張バスサイクル
は、三線式拡張バスクロックを現在動いているアドレス
ストローブに同期させるために、同期化遅延を受けなく
てはならない。三線式拡張バスサイクルが実行されてい
るならば、互換性のあるサイクルストローブが上述のよ
うに引き渡される。互換性を有するサイクルストローブ
は、モトローラ６８０００の８．０ＭＨｚクロックと同
じであり、モトローラ式６８０００タイミングを確立す
る。二線式拡張バスサイクルの間は、互換性サイクルス
トローブは引き渡されず、適当なアドレスバッファがオ
ンであるときに、ハンドシェーク命令を開始するスレー
ブ信号が開始される。スレーブ信号は、応答するスレー
ブ装置によってハンドシェークライン上で駆動される。
スレーブ信号を駆動する応答するスレーブ装置は、実際
にはアドレスに応答する装置があることをバスマスタに
示す。スレーブ信号は常にＦＣＳストローブの直後であ
ることに注意されたい。

【００８３】図２７では、完全なサイクルストローブを
開始するための新式サイクルストローブ回路１９０の概
略論理回路図が示されている。新式サイクルストローブ
回路１９０は、有効なサイクルのタイプが検出されたか
どうかを把握する。新式サイクルストローブ回路１９０
は空サイクルを避けるために用いられる。新式サイクル
ストローブ回路１９０は、バスをアクセスするように選
択された装置がバス上にアドレスバッファを現在引き渡
している場合に、ＴＡＤＤＲ入力１８８ａで信号を受け
取る。同様に、旧式装置がＩ／Ｏ空間又はメモリ空間を
用いているならば、ＩＯＺ２入力３２ａ又はＭＥＭＺ２
入力３０ａでそれぞれ信号が引き渡される。３２ビット
アドレス空間がバス上でアクセスされている場合には、
信号がＡＤＤＲＺ３入力４２で新式サイクルストローブ
回路１９０によって受け取られる。装置がサイクルを無
事に終了すると、サイクルストローブ回路１９０は信号
をＣＹＣＥＮＤ６入力１９２で受け取る。何らかの理由
で次のサイクルの開始を遅らせなくてはならない場合に
は、新式サイクルストローブ回路１９０はＷＡＩＴ入力
２９２で遅延信号を受け取る。

【００８４】図２８では、新式エンドオブサイクル回路
１９４の概略論理回路図が示されており、この新式エン
ドオブサイクル回路１９４は、新式装置がそのアービト
レーションサイクルをいつ終了してバスを放棄するかを
決定する。

【００８５】図２９では、複合転送ストローブ回路２０
０のための概略論理回路図が示されている。二線式又は
新式拡張バスは、バーストモードとして公知である複合
転送サイクルを考慮する。複合転送サイクルは通常の二
線式拡張バスサイクルと同じ方法で開始される。しか
し、複合転送サイクルは複合３２ビットデータワードを
生じて転送する。複合転送サイクルは、ＦＣＳ７入力４
３ｉで受け取られる通常の完全なサイクルストローブで
開始される。完全なサイクルストローブの後で、上位ア
ドレスビットが取り除かれ、下位アドレスビットが保存
される。加えて、複合転送サイクルハンドシェーク信号
が複合転送ストローブ回路２００のＯＭＴＣＲ入力２０
２ａで入力される。複合転送サイクルハンドシェーク信
号はサブサイクルの数を規定するためにストローブを引
き渡す。ＭＴＣＲ信号は割り込み又はバーストサイクル
の間に引き渡される。各サブサイクルは新しい下位アド
レス、及び新しい読出し命令又は新しい書込み命令を有
する。選択されたスレーブ装置は、アドレスをラッチ
し、スレーブ信号を引き渡すことによってＭＴＣＲ信号
に応答する。選択されたスレーブ装置は、完全なサイク
ルストローブが引き渡される時に存在するアドレス、及
びＳＰＡＣＥＺ３入力４４でのスレーブハンドシェーク
を用いて応答する単一のスレーブ装置に基づいている。
選択されたスレーブ装置が複合サイクルを受け取ること
が可能である場合には、ＩＭＴＡＣＫ入力２０４で複合
転送応答信号も引き渡す。複合転送サイクルの間では、
新しいスレーブアービトレーションが起こり得るように
バスマスタ及びスレーブは共にロックされている。ＯＭ
ＴＣＲ入力２０２ａ又はＩＭＴＡＣＫ入力２０４のいず
れかがサイクルの間に否定されるならば、得られるサイ
クルは基本的に完全なサイクルであること、つまり、複
合３２ビット転送が許可されていないことに注意された
い。

【００８６】複合転送ハンドシェークが終了すると、複
合サイクルがデータ段階へ入る。主制御装置がＤＯＥ７
入力２０６でデータ出力イネーブル信号を引き渡し、適
当なデータストローブを引き渡す。完全なサイクルスト
ローブ及びデータ入力によって、これらのサブサイクル
のいくつかに渡ってストローブが引き渡されることがで
きる。選択されたスレーブ装置は、複合転送応答信号を
ＩＭＴＡＣＫ入力２０４で引き渡すことによってバスマ
スタに応答する。スレーブ装置がＭＴＡＣＫ信号の引き
渡しを継続し、バスマスタがＭＴＣＲ信号を引き渡す限
り、バスマスタがＭＴＣＲ信号を引き渡しスレーブ装置
がそのＭＴＡＣＫ信号に応答する毎に、新しい下位アド
レス及び読出し又は書込み命令が現在のスレーブ装置に
与えられる。同様に、書込みサイクルの間には、選択さ
れたスレーブ装置がバス上のデータをアクセスし終える
と、スレーブ装置はデータ応答信号を引き渡す。複合転
送サイクルを終了させるために、バスマスタはデータス
トローブ及びＭＴＣＲ信号を否定する。

【００８７】図３０乃至図３２では、データバッファ制
御論理のための概略論理回路図が示されている。図３０
では特に、旧式バッファイネーブル回路２０８のための
概略論理回路図が示されている。旧式バッファイネーブ
ル回路２０８は、入来データが１６ビット装置からであ
るか、又は３２ビット装置からであるかを把握する。デ
ータを回路に送る旧式装置は、ＣＣＳ１０入力３８ｂで
入力される互換性を有するサイクルストローブを伴う。
装置が読出しサイクルを行っている場合、データはＲＥ
ＡＤ１０入力２１０で受け取られる。装置がデータサイ
クルを終えるために、データ出力イネーブル信号がＤＯ
Ｅ入力２０６ａで旧式バッファイネーブル回路２０８に
よって受け取られなくてはならない。旧式バッファイネ
ーブル回路２０８は入来データを分析して、装置が１６
ビット装置であるか、３２ビット装置であるかを把握す
る。バッファイネーブル回路は、得られるデータをＤＴ
１６出力２１２から出力する。

【００８８】図３１では特に、データバッファイネーブ
ル回路２１４のための概略論理回路図が示されている。
データバッファイネーブル信号は３対のバッファを受け
取る。データバッファイネーブル回路２１４は、バスを
現在アクセスしている装置が１６ビット装置であるか、
３２ビット装置であるかを示す信号をＤＴ１６入力２１
２で受け取る。どちらの場合でも、３２ビット転送を終
了するために、マザーボードの上半分及び拡張バスの上
半分がアクセスされなくてはならない。

【００８９】３つのデータバッファグループ及び、転送
の４つの基本タイプがある。主ＣＰＵは、新式装置又は
旧式装置のいずれかの拡張スレーブをアドレスすること
ができる。バスの上半分はＤＢＯＥ１入力２１５によっ
て制御され、どちらの場合にもイネーブルにされる。ス
レーブ装置が新式装置である場合には、ＤＢＯＥ１出力
２１５及びＤＢＯＥ０出力２１８の両方が引き渡され
る。新式割り込みサイクルに対しては、ＤＢＯＥ０出力
２１８のみが必要である。バスマスタがマザーボードを
スレーブとしてアドレスするときには、２つの可能な場
合がある。マスタが新式装置である場合には、完全な３
２ビット転送が必要であり、ＤＢＯＥ１出力２１５及び
ＤＢＯＥ０出力２１８の両方がイネーブルとされる。し
かし、マスタが旧式装置である場合には、イネーブルさ
れるバッファ対は３２ビットマザーボードのいずれの半
分がアクセスされるかに依存する。マザーボードの偶数
である半分がアクセスされるならば、ＤＢＯＥ１出力２
１５が引き渡される。マザーボードの奇数である半分が
アクセスされるならば、ＤＢＲ１６出力２１６が引き渡
されてマザーボードバスの下半分を拡張バスの上半分と
接続する。

【００９０】図３２では特に、データ出力イネーブル回
路２２０のための概略論理回路図が示されている。デー
タ出力イネーブル回路２２０はＤＯＥ出力２０６ａで信
号を出力し、この信号はデータバッファイネーブル回路
２１４によって受け取られ、データバッファをオンする
ことが安全であることを示す。データ出力イネーブル回
路２２０は、装置が１６ビット装置であればＣＣＳ１０
入力３８ｂで互換性サイクルストローブを、装置が３２
ビット装置であればＦＣＳ１０入力４３ｋで完全なサイ
クルストローブを受け取るための入力を有している。出
力されるデータはデータ出力イネーブル回路２２０のＴ
ＤＡＴＡ入力２２２で受け取られる。データが、データ
バッファイネーブル回路２１４によって受け取られる準
備ができると、データ出力イネーブル回路２２０はＤＯ
Ｅ出力２０６ａ及びＴＤＡＴＡ１０出力２２２ａで信号
を出力する。ＤＢＬＴ出力２２４でも出力が受け取られ
データバスをラッチする。１６ビット装置が読出しサイ
クルを行っている場合には、データは、ＣＰＵクロック
を補償するためにサイクルの終端でラッチされなくては
ならない。

【００９１】バスマスタがデータ動作が開始され得るこ
とを示すデータ出力イネーブル信号をバス上に引き渡す
ときに、サイクルのデータ段階が起こる。データビット
ドライバは、バス制御装置にスレーブ信号への応答を行
うデータビットＤ₀〜Ｄ₃₁をアクセスする。

【００９２】読出し信号の間、バスマスタは、要求され
る物理的転送サイズを示すデータストローブ、つまりＤ
Ｓ₃〜ＤＳ₀のうち少なくとも１つを駆動する。データス
トローブラインは、１６ビットワード又は３２ビットワ
ードのうちのどのバイトがバスマスタに関するものであ
るかを評価する。キャッシュ可能なスレーブが用いられ
ているときには、入来データのために確保された全ての
３２ビットが供給されなくてはならない。選択されたス
レーブ装置は、データをバス上に進め、後述されるよう
に、データ転送応答信号（データアクノリッジ）を引き
渡すことによって応答する。その後、バスマスタは、完
全なサイクルストローブ及びバスによって現在引き渡さ
れている他の全ての制御信号を否定することによってサ
イクルを終了させる。これは、バスマスタがバス上のデ
ータと共に終了されることを示している。

【００９３】書込みサイクルの間、データ出力イネーブ
ル信号も引き渡されている。バスマスタはデータをバス
上に進め、伝送されるデータが有効であるかどうか、及
びどのデータビットが書き込まれるかを、選択されたス
レーブ装置に示す少なくとも１つのデータストローブを
引き渡す。ここでは、選択されたスレーブ装置は、バス
上のデータにアクセスできる。スレーブ装置がバスと共
に終了すると、完全なサイクルストローブがバスマスタ
によって否定された時点で、データ転送応答信号を引き
渡すことによってサイクルを終わらせることができる。

【００９４】図３３及び図３４では特に、旧式又は１６
ビットバスマスタのための概略論理回路図が示されてい
る。特に、図３３では、１６ビットＤＭＡシンクロナイ
ザ２２６の概略論理回路図が示されている。１６ビット
ＤＭＡシンクロナイザ２２６は、マザーボードがスレー
ブ装置として応答しているときにＰＲＯＣ０入力５８ａ
で信号を受け取る。ＤＭＡシンクロナイザ２２６は、互
換性サイクルストローブの存在をチェックして、１６ビ
ット装置がバスを実際にアクセスしていることを確認す
る。旧式装置が読出しサイクルを行っている場合、読み
出されるべきデータは、１６ビットＤＭＡシンクロナイ
ザ２２６のＩＲＥＡＤ入力２１０ａで入力される。ＩＥ
ＤＳ２入力２２８及びＩＥＤＳ３入力２３０で受け取ら
れるデータストローブは、データビットをマザーボード
クロックに同期させて、データ信号を生成する。マザー
ボードクロックサイクルは、１６ビットＤＭＡシンクロ
ナイザ２２６のＣＰＵＣＬＫＢ入力８０ｂで受け取られ
る。データビットがマザーボードクロックに同期される
と、同期された信号は１６ビットＤＭＡシンクロナイザ
２２６のＤＭＡＺ２出力２３２から出力される。

【００９５】以上のように、バスをアクセスする旧式装
置は、それがバスを物理的に放棄するまで、バスを保持
することができる。新式装置とは異なり、バスマスタ
は、旧式装置がバスを放棄することを決定するまで、旧
式装置をバスから取り除くことができない。

【００９６】図３４では、サイクル終了及びデータアク
ノリッジ発生器２３４が示されている。サイクル終了及
びデータアクノリッジ発生器２３４は、旧式データサイ
クルがいつ終わるかを決定する。サイクル終了及びデー
タアクノリッジ発生器２３４は、マザーボードクロック
のクロックサイクルを示す出力をＣＰＵＣＬＫ１１入力
８０ｄで受け取る。ＩＤＳＡＣＫ０入力２３６及びＩＤ
ＳＡＣＫ入力２３６ａで受け取られた入力は、終了サイ
クルを示す。ＳＴＥＲＭ入力２３８ａでの入力は、複合
転送が起こっているときなど、バーストサイクルをサポ
ートするために用いられる６８０３０同期終了信号を示
す。ＤＭＡデータサイクルは、サイクル終了及びデータ
アクノリッジ発生器２３４のＤＭＡ１６ＣＹＣ入力２４
０で受け取られる。サイクルが終了していれば、サイク
ル終了及びデータアクノリッジ発生器２３４は、バスマ
スタへの信号をＤＴＫＤＭＡ１６出力２４２及びＤＴＫ
ＤＭＡ１６０出力２４２ａから出力する。サイクルが実
行を続けている間は、サイクル終了及びデータアクノリ
ッジ発生器２３４のＤＭＡ２１６出力２４４を通して、
データがバスマスタに送られる。

【００９７】図３５及び図３６では特に、新式又は３２
ビット装置バスマスタための概略論理回路図が示されて
いる。特に図３５は、３２ビットＤＭＡシンクロナイザ
２４６を示している。３２ビットＤＭＡシンクロナイザ
２４６は、マザーボードがデータバスを現在アクセスし
ているかどうかを把握する信号をＰＲＯＣ０入力５８ａ
でチェックするという点で、１６ビットＤＭＡシンクロ
ナイザ２２６と同じである。マザーボードがデータバス
をアクセスしていなければ、３２ビットＤＭＡシンクロ
ナイザ２４６は、完全なサイクルストローブが開始され
ていること及び３２ビット装置がバスをアクセスしてい
ることを示す信号をＩＦＣＳ入力４３ｅで待ち受ける。
マザーボードクロックサイクルが３２ビットＤＭＡシン
クロナイザ２４６のＣＰＵＣＬＫＢ入力８０ｂで受け取
られる。ＩＥＤＳ０入力、ＩＥＤＳ１入力、ＩＥＤＳ２
入力２３０ａ及びＩＥＤＳ３入力２３２ａで受け取られ
るデータストローブは、マザーボードクロックと同期し
ており、３２ビットＤＭＡシンクロナイザ２４６のＤＭ
ＡＺ３出力２４８から出力される。加えて、ＤＭＡＺ３
出力２４８は、アドレスストローブ、データストローブ
及び読出し／書込み信号を生成することができる。

【００９８】図３６では特に、サイクル終了及びデータ
アクノリッジ発生器２５０が示されている。サイクル終
了及びデータアクノリッジ発生器２５０は、ＣＰＵＣＬ
Ｋ１２０入力８０ｅ及びＣＰＵＣＬＫ１２入力８０ｆで
マザーボードクロックサイクルを受け取る。複合転送サ
イクルが起こっているならば、バーストサイクルをサポ
ートすることが可能な終了サイクルが、サイクル終了及
びデータアクノリッジ発生器２５０のＳＴＥＲＭ入力２
３８で受け取られる。通常のデータサイクルが実行され
ている場合には、送られるデータ、又はバスから受け取
られるデータは、サイクル終了及びデータアクノリッジ
発生器２５０のＤＭＡ３２ＣＹＣ入力２５２で入力され
る。データサイクルが終了されるべきときには、終了サ
イクルを開始する信号がサイクル終了及びデータアクノ
リッジ発生器２５０のＩＤＳＡＣＫ０入力２３６で受け
取られる。終了サイクルが完了すると、サイクル終了及
びデータアクノリッジ発生器２５０のＤＴＫＤＭＡ３２
出力２５４で信号が出力される。

【００９９】図３７では特に、６８０３０サイクルのマ
シンに対するサイクルストローブ回路２５６のための概
略論理回路図が示されている。サイクルストローブ回路
２５６は、バスをアクセスしていることが可能な１６ビ
ット装置からのＤＭＡ出力信号をＤＭＡＺ２入力２３２
で受け取る。３２ビット装置がバスをアクセスしている
ならば、ＤＭＡ信号はサイクルストローブ回路２５６の
ＤＭＡＺ３入力２４８で受け取られる。サイクルストロ
ーブ回路２５６は、サイクルクロックからの入力をＣＹ
ＣＣＬＫ入力２５８で受け取る。サイクルストローブ回
路２５６は、ＯＡＳ出力２６０でアドレスストローブ
を、ＯＤＳ出力２６２でデータストローブを、及びＯＲ
Ｗ出力２６４で読出し／書込み信号を生成する。ＤＭＡ
サイクルが継続しているならば、ＤＭＡ信号がサイクル
ストローブ回路のＤＭＡＣＹＣ出力２６６から出力され
る。ＤＭＡ信号が終了されるべき場合には、サイクルス
トローブ信号はＤＭＡＯＦＦ入力２６８で入力を受け取
る。

【０１００】図３８では、６８０３０サイクルマシンの
転送サイジング回路２７０のための概略論理回路図が示
されている。転送サイジング回路２７０は、バスを現在
アクセスしている装置によって発生されるデータストロ
ーブをＩＥＤＳ０入力２３０ｃ、ＩＥＤＳ１入力２３０
ｂ、ＩＥＤＳ２入力２３０ａ、ＩＥＤＳ３入力２３０で
受け取る。転送サイジングは、マザーボードバスのプロ
トコルのために必要である。転送サイジング回路は適切
なサイズをＯＳＩＺ０出力２７２又はＯＳＩＺ１出力２
７４から出力する。

【０１０１】図３９では、６８０３０サイクルマシンの
ためのサイクル終了回路２７６のための概略論理回路図
が示されている。サイクル終了回路２７６は、ＣＹＣＣ
ＬＫ入力２５８でクロックサイクル信号を受け取る。バ
スを現在アクセスしている装置が、ＤＭＡ信号を伝送し
ている場合、サイクル終了信号はＯＤＳ入力２６２でデ
ータストローブを及びＤＭＡＣＹＣ出力２６６でＤＭＡ
信号を受け取る。装置がデータサイクルを終了する準備
ができている場合、サイクル終了信号のＤＴＫＤＭＡ１
６０入力２４２ａで信号が受け取られる。これによっ
て、準備ができている場合、バスにデータサイクルを終
了させるサイクルをＤＭＡＯＦＦ出力２６８から出力す
る終了サイクルが開始される。

【０１０２】図４０及び図４１では、本発明の割り込み
アービトレーション機構のための概略論理回路図が示さ
れている。割り込みが、機構にハードウエア信号を送出
して、その実行の経路を変更する。命令の間のみ、割り
込みは装置によって応答される。マイクロプロセッサ
は、命令の途中では割り込まれることはない。マルチボ
ードシステムでは、バス競合を避けるために、１つ又は
それ以上の要求信号が同時にバスへ伝送されないことが
重要である。アービトレーション機構は、同時に割り込
み信号に応答する複数の装置間の衝突を避けるために必
要である。

【０１０３】割り込みは、二線式マスタ及び三線式マス
タの両方、又はスレーブよって発生させることができ
る。全ての割り込みは、分担されるオープンコレクタレ
ベル感応ライン上にある。新式スレーブ装置は、複数の
分担された割り込みラインを非同期的に引き渡すことが
できる。一般に、旧式装置は、連鎖自動ベクトル化割り
込みを発生することができるのみである。新式装置は、
アービトレートされた自己ベクトル化割り込みを発生す
ることができる。応答するスレーブ装置間のバス競合を
避けるために、ベクトル応答サイクルがバス上で実行さ
れる。割り込みの分解は、単一線スレーブラインプロト
コルを介して取り扱われる。

【０１０４】図４０では特に、サイクルシーケンサ２７
８のための概略論理回路図が示されている。割り込みサ
イクルは、サイクルシーケンサ２７８のＦＣＳ１４入力
４３ｌでの完全なサイクルストローブの引き渡しから始
まる。サイクルシーケンサ２７８は、どの装置が割り込
み信号を開始しているかを把握する問い合わせを送出す
る信号をＱＰＯＬＬ出力２８０から出力する。ＱＰＯＬ
Ｌ信号は、スレーブ信号を引き渡すことによって応答す
るバス上の装置を待ち受ける。２個以上の装置がＱＰＯ
ＬＬ信号に応答することが可能である。バスマスタは、
どのスレーブ装置が割り込みを発生しているかを把握す
るために可能な割り込み資源のそれぞれをポーリングし
なくてはならない。ポーリング段階の間、割り込み信号
を引き渡し、ベクトルを供給しようとしている装置は、
対抗が起こるとスレーブ信号を引き渡すことによって、
バス上に現在ある装置と割り込み数を対抗する。スレー
ブ信号は、図４１に示されているように、割り込みアー
ビタ２８２によって受け取られる。ＱＰＯＬＬ信号が終
了すると、全ての応答するスレーブ信号は割り込みアー
ビタ２８２によってラッチされる。

【０１０５】次に、サイクルシーケンサ２７８は、ＱＲ
ＥＰＬＹ入力２８４で応答を待ち受ける。少なくとも１
つの装置がＱＰＯＬＬ信号に応答した場合、割り込みサ
イクルが実行される。

【０１０６】装置が、サイクルシーケンサ２７８のＱＲ
ＥＰＬＹ入力２８４で割り込み疑惑に応答したならば、
スレーブ信号を駆動することによって応答する装置へＱ
ＶＥＣＴＯＲ出力２８６から信号が送り返される。これ
によって、要求している装置は、どの割り込みが実行さ
れているかを示すベクトル信号を戻す。ベクトル段階で
は、ベクトル要求信号及びベクトル認可信号の両方に対
して、１つのバス線のみが必要である。選択されたスレ
ーブ装置が割り込みに応答しない場合は、バスは自動的
に、自動ベクトル段階に入り、どのスレーブ装置が割り
込みを要求したかを把握するために各スレーブ装置へ要
求を発生する。スレーブ装置がベクトルに応答するなら
ば、選択されたスレーブ装置は、バス上にベクトルを置
き、割り込みサイクルを終了する。所定期間が過ぎても
割り込み要求に応答する装置がない場合には、バスマス
タは自動的に割り込みサイクルを終了する。

【０１０７】上記説明において、本発明は、二線式バス
アービトレーションプロトコル又は三線式バスアービト
レーションプロトコルに従う装置に、拡張バスへのアク
セスを認可するためのバスアービトレーションシステム
を包含することが分かる。本発明の広い発明的概念から
離れることなく、本発明の上記実施態様に対して変更が
なされ得ることは当業者には認識されるであろう。従っ
て、本発明は開示されている特定の実施態様に限定され
ることなく、添付の特許請求の範囲によって規定される
本発明の範囲及び精神の範囲内で全ての改変を包含する
ことを意図するものであることはもちろんである。

【０１０８】

【発明の効果】このようにして、本発明によるバスアー
ビトレーションシステムのユーザは、二線式バスアービ
トレーションプロトコルに従っており、さらに効率的で
ある新型装置に改良してもなお、三線式バスアービトレ
ーションプロトコル装置を用いることができるようにな
る。加えて、三線式バスアービトレーションプロトコル
に従う装置よりも先に、二線式バスアービトレーション
プロトコルに従う装置が拡張バスにアクセスできるよう
に、バスへのアクセスを要求する装置は優先順位を割り
当てられ得る。これにより、本発明によるバスアービト
レーションシステムを使用すれば、従来のシステムより
処理時間がかなり速くなり、より効率のよいシステムを
得ることができる。

【図面の簡単な説明】

【図１】本発明によるバスアービトレーションシステム
におけるバス制御装置を示す概略図である。

【図２】本発明によるバスアービトレーションシステム
におけるアドレスセクタを示す概略図である。

【図３】本発明によるバスアービトレーションシステム
におけるデータセクタを示す概略図である。

【図４】図１乃至図３のバスアービトレーションシステ
ムのサイクル選択回路を示す概略図である。

【図５】図１乃至図３のバスアービトレーションシステ
ムのマザーボードサイクル選択回路を示す概略図であ
る。

【図６】図１乃至図３のバスアービトレーションシステ
ムのバス競合検出回路を示す概略図である。

【図７】図１乃至図３のバスアービトレーションシステ
ムのエラー論理回路を示す概略図である。

【図８】図１乃至図３のバスアービトレーションシステ
ムのバスバッファ方向回路を示す概略図である。

【図９】図１乃至図３のバスアービトレーションシステ
ムの一次バスアービタを示す概略図である。

【図１０】図１乃至図３のバスアービトレーションシス
テムのバス要求アービタを示す概略図である。

【図１１】図１乃至図３のバスアービトレーションシス
テムのローカルバス認可応答回路を示す概略図である。

【図１２】図１乃至図３のバスアービトレーションシス
テムのバス要求プロセッサを示す概略図である。

【図１３】図１乃至図３のバスアービトレーションシス
テムの優先順位設定器を示す概略図である。

【図１４】図１乃至図３のバスアービトレーションシス
テムのバス認可ラッチ回路を示す概略図である。

【図１５】図１乃至図３のバスアービトレーションシス
テムのアービタ制御回路を示す概略図である。

【図１６】図１乃至図３のバスアービトレーションシス
テムの登録ラッチ回路を示す概略図である。

【図１７】図１乃至図３のバスアービトレーションシス
テムの優先順位イネーブル回路を示す概略図である。

【図１８】図１乃至図３のバスアービトレーションシス
テムのプレアーブラッチ回路を示す概略図である。

【図１９】図１乃至図３のバスアービトレーションシス
テムのアービトレーション制御回路を示す概略図であ
る。

【図２０】図１乃至図３のバスアービトレーションシス
テムのアービタサポート論理回路を示す概略図である。

【図２１】図１乃至図３のバスアービトレーションシス
テムの統御スケジューラを示す概略図である。

【図２２】図１乃至図３のバスアービトレーションシス
テムのアービタインターロック回路を示す概略図であ
る。

【図２３】図１乃至図３のバスアービトレーションシス
テムのバスグラバを示す概略図である。

【図２４】図１乃至図３のバスアービトレーションシス
テムの統御タイムアウト回路を示す概略図である。

【図２５】図１乃至図３のバスアービトレーションシス
テムの新式サイクル状態回路を示す概略図である。

【図２６】図１乃至図３のバスアービトレーションシス
テムのアドレスバッファイネーブル回路を示す概略図で
ある。

【図２７】図１乃至図３のバスアービトレーションシス
テムの新式サイクルストローブ回路を示す概略図であ
る。

【図２８】図１乃至図３のバスアービトレーションシス
テムのための新式エンドオブサイクル回路を示す概略図
である。

【図２９】図１乃至図３のバスアービトレーションシス
テムの複合転送ストローブ回路を示す概略図である。

【図３０】図１乃至図３のバスアービトレーションシス
テムのための旧式バッファイネーブル回路を示す概略図
である。

【図３１】図１乃至図３のバスアービトレーションシス
テムのデータバッファイネーブル回路を示す概略図であ
る。

【図３２】図１乃至図３のバスアービトレーションシス
テムのデータ出力イネーブル回路を示す概略図である。

【図３３】図１乃至図３のバスアービトレーションシス
テムの１６ビットＤＭＡシンクロナイザを示す概略図で
ある。

【図３４】図１乃至図３のバスアービトレーションシス
テムのサイクル終了及びデータアクノリッジ発生器を示
す概略図である。

【図３５】図１乃至図３のバスアービトレーションシス
テムの３２ビットＤＭＡシンクロナイザを示す概略図で
ある。

【図３６】図１乃至図３のバスアービトレーションシス
テムのサイクル終了及びデータアクノリッジ発生器を示
す概略図である。

【図３７】図１乃至図３のバスアービトレーションシス
テムのサイクルストローブ回路を示す概略図である。

【図３８】図１乃至図３のバスアービトレーションシス
テムの転送サイジング回路を示す概略図である。

【図３９】図１乃至図３のバスアービトレーションシス
テムのサイクル終了回路を示す概略図である。

【図４０】図１乃至図３のバスアービトレーションシス
テムのサイクルシーケンサを示す概略図である。

【図４１】図１乃至図３のバスアービトレーションシス
テムの割り込みアービタを示す概略図である。

【符号の説明】

１２ バス制御装置 ２０ａ、２０ｂ、２０ｃ ラッチアドレスバファ ２４ａ、２４ｂ ラッチデータバッファ ２６ａ、２６ｂ、２６ｃ 非ラッチデータバッファ ２６ｄ 非ラッチ双方向性データバッファ

Claims (29)

【特許請求の範囲】
1. 【請求項１】 二線式バスアービトレーションプロトコ
   ル又は三線式バスアービトレーションプロトコルに従う
   装置に、拡張バスへのアクセスを認可することが可能な
   バスアービトレーションシステムであって、 バス要求信号のそれぞれが１つ又はそれ以上の符号化パ
   ルスから構成され、所定の優先順位を有する複数のバス
   要求信号であって、該バス要求信号のそれぞれが拡張バ
   スへのアクセスを要求するために用いられる該複数のバ
   ス要求信号を複数の装置から受け取る手段と、 該バス要求信号を受け取り、該バス要求信号のそれぞれ
   に優先順位レベルを割り当てる優先順位設定器と、 該バス要求信号のどれが最も高い優先順位を有している
   か、及び該最も高い優先順位の装置が二線式バスアービ
   トレーションプロトコル又は三線式バスアービトレーシ
   ョンプロトコルのいずれに従う装置であるかを決定し、
   メモリに記憶するアービタ手段と、 バスを占用している装置があればその装置がバスを放棄
   した後で、最も高い優先順位を有する装置に拡張バスへ
   のアクセスを認可し、これによって、該アービタ手段は
   該最も高い優先順位の装置が二線式バスアービトレーシ
   ョンプロトコル又は三線式バスアービトレーションプロ
   トコルに従う装置のいずれであるかをそのメモリから該
   バス認可手段に伝送するバス認可手段であって、該装置
   が二線式バスアービトレーションプロトコルに従う場合
   には二線式バスアービトレーションプロトコルに従うイ
   ンタフェース手段、又は該装置が三線式バスアービトレ
   ーションプロトコルに従う場合には三線式バスアービト
   レーションプロトコルに従うインタフェース手段を備え
   ているバス認可手段とを備えているバスアービトレーシ
   ョンシステム。
2. 【請求項２】 前記優先順位設定器が、三線式バスアー
   ビトレーションプロトコルに従う装置よりも、二線式バ
   スアービトレーションプロトコルに従う装置により高い
   優先順位を割り当てるための割り当て手段をさらに備え
   ている、請求項１に記載のバスアービトレーションシス
   テム。
3. 【請求項３】 前記バスを占用している装置が現在もバ
   スをアクセスしているかどうかを把握するための詮索論
   理手段であって、該バスを占用している装置がバスを放
   棄するまで、前記最も高い優先順位の装置がバスをアク
   セスするのを遅らせる詮索手段、をさらに備えている請
   求項１に記載のバスアービトレーションシステム。
4. 【請求項４】 ２個以上の装置が拡張バスをアクセスし
   ているかどうかを検出し、もしアクセスしていればエラ
   ー状態を信号で知らせるバス競合検出手段、をさらに備
   えている請求項１に記載のバスアービトレーションシス
   テム。
5. 【請求項５】 三線式バスアービトレーションプロトコ
   ルに従う装置から、二線式バスアービトレーションプロ
   トコルに従う装置を選び出す選択手段、をさらに備えて
   いる請求項１に記載のバスアービトレーションシステ
   ム。
6. 【請求項６】 現在拡張バスをアクセスしている装置に
   よって受け取られた命令に従って拡張バス上のデータフ
   ローの方向を決定するバッファ付き方向手段、をさらに
   備えている請求項１に記載のバスアービトレーションシ
   ステム。
7. 【請求項７】 二線式バスアービトレーションプロトコ
   ルに従う前記装置が３２ビット装置である、請求項１に
   記載のバスアービトレーションシステム。
8. 【請求項８】 三線式バスアービトレーションプロトコ
   ルに従う前記装置が１６ビット装置である、請求項１に
   記載のバスアービトレーションシステム。
9. 【請求項９】 複合３２ビットサイクルを有する拡張バ
   スを渡って拡張サイクルを転送することを装置に許す複
   合転送手段、をさらに備えている請求項１に記載のバス
   アービトレーションシステム。
10. 【請求項１０】 完全なサイクルストローブを引き渡す
    手段をさらに備えており、該引き渡し手段は二線式バス
    アービトレーションプロトコルに従う装置が拡張バスを
    アクセスしており読出し又は書込みサイクルを開始する
    場合に活性化される、請求項１に記載のバスアービトレ
    ーションシステム。
11. 【請求項１１】 二線式バスアービトレーションプロト
    コル又は三線式バスアービトレーションプロトコルに従
    う装置に、拡張バスへのアクセスを認可することが可能
    なバスアービトレーションシステムであって、バス要求
    信号のそれぞれが１つ又はそれ以上の符号化パルスから
    構成され、所定の優先順位を有する複数のバス要求信号
    であって、該バス要求信号のそれぞれが拡張バスへのア
    クセスを要求するために用いられる該複数のバス要求信
    号を複数の装置から受け取る手段と、 三線式バスアービトレーションプロトコルに従う装置か
    ら、二線式バスアービトレーションプロトコルに従う装
    置を選び出す選択手段と、 該バス要求信号を受け取り、該バス要求信号のそれぞれ
    に優先順位レベルを割り当てる優先順位設定器と、 バスを占用している装置があればその装置がバスを放棄
    した後で、最も高い優先順位を有する装置に拡張バスへ
    のアクセスを認可するバス認可手段と、 現在拡張バスをアクセスしている装置によって受け取ら
    れた命令に従って拡張バス上のデータフローの方向を決
    定するバッファ方向手段とを備えているバスアービトレ
    ーションシステム。
12. 【請求項１２】 前記優先順位設定器が、三線式バスア
    ービトレーションプロトコルに従う装置よりも、二線式
    バスアービトレーションプロトコルに従う装置により高
    い優先順位を割り当てるための割り当て手段をさらに備
    えている、請求項１１に記載のバスアービトレーション
    システム。
13. 【請求項１３】 ２個以上の装置が拡張バスをアクセス
    しているかどうかを検出し、もしそうであればエラー状
    態を信号で知らせるバス競合検出手段、をさらに備えて
    いる請求項１１に記載のバスアービトレーションシステ
    ム。
14. 【請求項１４】 二線式バスアービトレーションプロト
    コルに従う前記装置が３２ビット装置である、請求項１
    １に記載のバスアービトレーションシステム。
15. 【請求項１５】 三線式バスアービトレーションプロト
    コルに従う前記装置が１６ビット装置である、請求項１
    １に記載のバスアービトレーションシステム。
16. 【請求項１６】 前記二線式バスアービトレーションプ
    ロトコル装置及び前記三線式バスアービトレーションプ
    ロトコル装置が、割り込みを発生する割り込み発生手段
    をさらに備えている、請求項１１に記載のバスアービト
    レーションシステム。
17. 【請求項１７】 前記拡張バスが、前記二線式バスアー
    ビトレーションプロトコル装置又は前記三線式バスアー
    ビトレーションプロトコル装置から伝送された割り込み
    を受け取った後にポーリング要求を伝送するポーリング
    手段をさらに備えている、請求項１６に記載のバスアー
    ビトレーションシステム。
18. 【請求項１８】 前記二線式バスアービトレーションシ
    プロトコル装置又は前記三線式バスアービトレーション
    プロトコル装置が、前記拡張バスによるポーリング要求
    への割り込み応答を引き渡す引き渡し手段をさらに備え
    ている、請求項１７に記載にバスアービトレーションシ
    ステム。
19. 【請求項１９】 前記二線式バスアービトレーションプ
    ロトコル装置又は前記三線式バスアービトレーションプ
    ロトコル装置が、前記拡張バスのポーリング要求に応答
    するベクトルを引き渡すベクトル引き渡し手段をさらに
    備えている、請求項１７に記載のバスアービトレーショ
    ンシステム。
20. 【請求項２０】 前記拡張バスが、二線式バスアービト
    レーションプロトコル装置又は三線式バスアービトレー
    ションプロトコル装置のいずれも該拡張バスのポーリン
    グ要求に応答しない場合に割り込みを終了させる終了手
    段をさらに備えいている、請求項１９に記載のバスアー
    ビトレーションシステム。
21. 【請求項２１】 二線式バスアービトレーションプロト
    コルに従う装置に、拡張バスへのアクセスを認可するこ
    とが可能なバスアービトレーションシステムであって、 バス要求信号のそれぞれが１つ又はそれ以上の符号化パ
    ルスから構成され、所定の優先順位を有する複数の非同
    期バス要求信号であって、該バス要求信号のそれぞれが
    拡張バスへのアクセスを要求するために用いられる該複
    数の非同期バス要求信号を複数の装置から受け取る手段
    と、 該バス要求信号を受け取り、該バス要求信号のそれぞれ
    に優先順位レベルを割り当てる優先順位設定器と、 該バス要求信号のどれが最も高い優先順位を有している
    かを決定し、メモリに記憶するアービタ手段と、 バスを占用している装置があればその装置がバスを放棄
    した後で、最も高い優先順位を有する装置に拡張バスへ
    のアクセスを認可し、これによって、該拡張バスは、活
    性化されると、拡張バスにアクセスし、読出し又は書込
    みサイクルを開始することを二線式バスアービトレーシ
    ョンプロトコル装置に許す完全なサイクルストローブを
    引き渡す、バス認可手段とを備えているバスアービトレ
    ーションシステム。
22. 【請求項２２】 拡張バスをアクセスすることを二線式
    バスアービトレーションプロトコル装置に許すアクセス
    手段、をさらに備えている請求項２１に記載のバスアー
    ビトレーションシステム。
23. 【請求項２３】 前記優先順位設定器が、三線式バスア
    ービトレーションプロトコルに従う装置よりも、二線式
    バスアービトレーションプロトコルに従う装置により高
    い優先順位を割り当てるための割り当て手段をさらに備
    えている、請求項２２に記載のバスアービトレーション
    システム。
24. 【請求項２４】 前記バス認可手段が、該装置が二線式
    バスアービトレーションプロトコルに従う場合には二線
    式バスアービトレーションプロトコルに従うインタフェ
    ース手段を、又は該装置が三線式バスアービトレーショ
    ンプロトコルに従う場合には三線式バスアービトレーシ
    ョンプロトコルに従うインタフェース手段をさらに備え
    ている、請求項２３に記載のバスアービトレーションシ
    ステム。
25. 【請求項２５】 前記バスを占用している装置が現在も
    バスをアクセスしているかどうかを把握するための詮索
    論理手段であって、該バスを占用している装置がバスを
    放棄するまで、前記最も高い優先順位の装置がバスをア
    クセスするのを遅らせる詮索手段、をさらに備えている
    請求項２１に記載のバスアービトレーションシステム。
26. 【請求項２６】 ２個以上の装置が拡張バスをアクセス
    しているかどうかを検出し、もしそうであればエラー状
    態を信号で知らせるバス競合検出手段、をさらに備えて
    いる請求項２１に記載のバスアービトレーションシステ
    ム。
27. 【請求項２７】 三線式バスアービトレーションプロト
    コルに従う装置から、二線式バスアービトレーションプ
    ロトコルに従う装置を選び出す選択手段、をさらに備え
    ている請求項２４に記載のバスアービトレーションシス
    テム。
28. 【請求項２８】 二線式バスアービトレーションプロト
    コルに従う前記装置が３２ビット装置である、請求項２
    ４に記載のバスアービトレーションシステム。
29. 【請求項２９】 三線式バスアービトレーションプロト
    コルに従う前記装置が１６ビット装置である、請求項２
    ４に記載のバスアービトレーションシステム。