JPH0954746A - コンピュータシステム - Google Patents

Abstract

(57)【要約】 【課題】ＤＭＡＣステータスレジスタリードに関する誤
動作を防止し、ＤＭＡシリアルチャネルプロトコルを採
用したシステムの信頼性の向上を図る。 【解決手段】ＰＣＩバス２上のリードサイクルによって
ＰＣＩ／ＩＳＡブリッジ装置１５がカレントなターゲッ
トとしてアドレス指定された時、ＰＣＩインタフェース
１５２はターゲットレディＴＲＤＹ＃信号線をドライブ
することによってそのリードサイクルに応答する。この
場合、その応答タイミングは常に一定では無く、ＤＭＡ
Ｃステータスレジスタに対するリードサイクルの場合
は、ＤＭＡシリアルチャネルプロトコルによるディレイ
を考慮してターゲットレディＴＲＤＹ＃信号線のドライ
ブタイミングが、他のリードサイクルよりも遅らされ
る。これにより、ＣＰＵ１１がＤＭＡ転送の状態を誤認
識するといった事態の発生を防止でき、信頼性の高いＤ
ＭＡシリアルチャネルプロトコルを実現できる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明はコンピュータシス
テムに関し、特にＤＭＡコントローラを内蔵したＰＣＩ
／ＩＳＡブリッジを有するコンピュータシステムに関す
る。

【０００２】

【従来の技術】従来、パーソナルコンピュータに使用さ
れるシステムバスとしては、ＩＳＡ（Ｉｎｄｕｓｔｒｙ
Ｓｔａｎｄａｒｄ Ａｒｃｈｉｔｅｃｔｕｒｅ）バス
やＥＩＳＡ（Ｅｘｔｅｎｄｅｄ ＩＳＡ）バスが主流で
あったが、最近では、データ転送速度の高速化や、プロ
セッサに依存しないシステムアーキテクチャの構築のた
めに、デスクトップ型のパーソナルコンピュータを中心
に、ＰＣＩ（Ｐｅｒｉｐｈｅｒａｌ Ｃｏｍｐｏｎｅｎ
ｔ Ｉｎｔｅｒｃｏｎｎｅｃｔ）バスが採用され始めて
いる。

【０００３】ＰＣＩバスにおいては、ほとんど全てのデ
ータ転送はブロック転送を基本としており、これら各ブ
ロック転送はバースト転送を用いて実現されている。こ
れにより、例えばＰＣＩバスでは最大１３３Ｍバイト／
秒（データバスが３２ビット幅の時）のデータ転送速度
を実現できる。

【０００４】したがって、ＰＣＩバスを採用すると、Ｉ
／Ｏデバイス間、およびシステムメモリとＩ／Ｏデバイ
スとの間のデータ転送などを高速に行うことが可能とな
り、システム性能を高めることができる。

【０００５】

【発明が解決しようとする課題】最近では、デスクトッ
プ型のパーソナルコンピュータだけでく、ノートブック
タイプまたはデスクトップタイプなどのポータブルパー
ソナルコンピュータにおいても、ＰＣＩバスの採用が検
討され始めている。

【０００６】デスクトップ型のパーソナルコンピュータ
においては、ＰＣＩ拡張カードやＩＳＡ拡張カードとい
った機能拡張のためのオプションカードはシステムボー
ド上の拡張スロットに直接装着して使用される。この場
合、ＩＳＡ拡張カードが接続される各ＩＳＡ拡張スロッ
トについては、複数種のＤＭＡチャネルに対応する複数
ペアのＤＭＡ制御信号線が定義されている。各ＤＭＡ制
御信号線ペアは、ＤＭＡ要求信号（ＤＲＥＱ）線および
ＤＭＡアクノリッジ（ＤＡＣＫ＃）線から構成されてい
る。このため、各ＩＳＡ拡張カードは、そのカードに対
応する特定のＤＭＡチャネル（１組のＤＲＥＱ，ＤＡＣ
Ｋ＃）を利用することにより、システムボード上のＤＭ
ＡＣ（直接メモリアクセスコントローラ）コアのＤＭＡ
転送機能を使用することができる。したがって、デスク
トップ型のパーソナルコンピュータにおいては、ＰＣＩ
バスマスタなどのＤＭＡＣを必要としないデバイスと、
ＩＳＡデバイスなどのＤＭＡＣを必要とするデバイスと
を比較的容易に混在させることができる。

【０００７】しかし、ポータブルパーソナルコンピュー
タにおいては、ＰＣＩ拡張カードやＩＳＡ拡張カードな
どのオプションカードは、ドッキングステーションと称
される拡張ユニットを介して装着する必要がある。この
場合、ポータブルパーソナルコンピュータからドッキン
グステーションに導出される信号線数はできるだけ少な
くすることが要求されている。なぜなら、ドッキングス
テーションに導出される信号線数が増えると、システム
ボード上に搭載されたドッキングステーションとのイン
タフェースのためのＬＳＩのピン数の増加や、ポータブ
ルパーソナルコンピュータとドッキングステーションと
を接続するコネクタのピン数の増加などが引き起こさ
れ、ポータブルパーソナルコンピュータのコストアッ
プ、システム実装効率の低下といった不具合が生じるか
らである。

【０００８】このため、ＤＭＡ要求信号（ＤＲＥＱ）線
およびＤＭＡアクノリッジ（ＤＡＣＫ＃）線の複数のペ
アをドッキングステーションに導出することは望ましく
ない。しかし、これらＤＭＡ転送のための制御線をドッ
キングステーションに導出しないと、ＩＳＡ拡張カード
などのオプションカードがＤＭＡ転送を利用することは
できない。

【０００９】そこで、最近では、ＤＭＡ要求信号（ＤＲ
ＥＱ）線およびＤＭＡアクノリッジ（ＤＡＣＫ＃）線の
複数のペアを利用せずに、ドッキングステーションに装
着されるＩＳＡ拡張カードとシステムボード上のＤＭＡ
Ｃコアとの間でＤＭＡ要求信号（ＤＲＥＱ）およびＤＭ
Ａアクノリッジ（ＤＡＣＫ＃）を送受信するためのプロ
トコルが検討されている。

【００１０】このプロトコルは、ＰＣＩバス上の１対の
バスアクセス要求信号（ＲＥＱ＃）およびバスアクセス
許可信号（ＧＮＴ＃）を利用して、複数チャネル分のＤ
ＲＥＱおよびＤＡＣＫ＃の転送を実現する方式である。
このプロトコル下においては、複数チャネル分のＤＭＡ
要求（ＤＲＥＱ）はバスアクセス要求信号（ＲＥＱ＃）
を利用したシリアル転送によって、ＰＣＩバスに接続さ
れているＤＭＡＣコアに送信される。また、ＤＡＣＫ＃
についても、バスアクセス許可信号（ＧＮＴ＃）を利用
したシリアル転送によって、ＤＭＡＣコアからドッキン
グステーションのＩＳＡ拡張カードに送信される。以下
では、これらＤＲＥＱおよびＤＡＣＫ＃のシリアル転送
の目的で使用されるＲＥＱ＃およびＧＮＴ＃を、シリア
ルＲＥＱ＃およびシリアルＧＮＴ＃と称することにす
る。

【００１１】このように複数のＤＭＡチャネルをシリア
ル化して転送するというＤＭＡシリアルチャネルプロト
コルを利用した場合には、ドッキングステーションには
ＰＣＩバスに相当する信号線だけを導出し、そのドッキ
ングステーション内にＰＣＩ−ＩＳＡブリッジを設ける
だけで、ＰＣＩ拡張カードとＩＳＡ拡張カードの双方を
使用することが可能となる。

【００１２】しかし、このような構成を採用すると、Ｄ
ＭＡ要求信号（ＤＲＥＱ）の通知については、ドッキン
グステーション内のＰＣＩ−ＩＳＡブリッジ側では複数
チャネル分のＤＭＡ要求信号（ＤＲＥＱ）をシリアル化
するための処理、ＤＭＡＣコア側ではシリアル転送で通
知されたＤＲＥＱのチャネル情報をパラレルに分解して
ＤＭＡＣコア内のＤＭＡＣに与える処理が必要となる。
このため、ＩＳＡ拡張カードからＤＭＡ要求信号（ＤＲ
ＥＱ）が発生されてからそのＤＭＡ要求信号がＤＭＡＣ
で受け付けられるまでには、比較的多くの時間を要す
る。

【００１３】このようなＤＭＡ要求信号（ＤＲＥＱ）の
タイムラグは、次のような誤動作を引き起こす原因とな
る。以下、この誤動作発生のメカニズムを図８および図
９を参照して説明する。

【００１４】図８はＤＭＡシリアルチャネルプロトコル
を採用する場合に必要となると想定されるポータブルコ
ンピュータのシステム構成を示し、図９はそのポータブ
ルコンピュータにおけるＤＭＡシリアルチャネルプロト
コルの手順を示している。

【００１５】図８に示されているように、ＣＰＵ１０１
と内部ＰＣＩバス１０４との間にはホスト−ＰＣＩブリ
ッジ装置１０２が設けられており、これによってＣＰＵ
１０１のプロセッサバスと内部ＰＣＩバス１０４が繋が
れる。システムメモリ１０３はホスト−ＰＣＩブリッジ
装置１０２によって制御される。また、内部ＰＣＩバス
１０４には、ＤＭＡＣコア１０５ａを内蔵したＰＣＩ−
ＩＳＡブリッジ１０５が接続されている。さらに、内部
ＰＣＩバス１０４は、ＰＣＩ−ＤＳブリッジ装置１０６
によって、コンピュータ本体とドッキングステーション
ＤＳとを接続するためのＤＳコネクタに接続されてい
る。ドッキングステーションＤＳ内部には、ＤＳ−ＰＣ
Ｉ／ＩＳＡブリッジ装置１０７が設けられており、この
ＤＳ−ＰＣＩ／ＩＳＡブリッジ装置１０７には外部ＰＣ
Ｉバスおよび外部ＩＳＡバスが接続されている。

【００１６】このシステムでは、外部ＩＳＡバス上のＩ
ＳＡ拡張カードＡ，Ｂと内部ＰＣＩバス１０４上のＤＭ
ＡＣコア１０５との間のＤＲＥＱ，ＤＡＣＫ＃の送受信
は、ＤＭＡシリアルチャネルプロトコルに従って図９の
様に行われる。

【００１７】（１）ＣＰＵ１０１はＩＳＡ拡張カードＡ
に対してＩ／Ｏライトサイクルを実行して、Ｉ／Ｏコマ
ンドをＩＳＡ拡張カードＡに発行する。ＩＳＡ拡張カー
ドＡは、ＤＲＥＱ Ａをアクティブにする。

【００１８】（２）ＤＳ−ＰＣＩ／ＩＳＡブリッジ１０
７がＲＥＱ＃を利用したシルアル転送を行い、ＩＳＡ拡
張カードＡからのＤＲＥＱ ＡをＤＭＡＣコア１０５ａ
に送信する。この場合、シリアルＲＥＱ＃のスタートビ
ットＳに後続するいくつかのシリアルビット列は、ＤＭ
ＡチャネルＡがアクティブにされていることを示す。

【００１９】（３）ＤＭＡＣコア１０５ａがシリアルＲ
ＥＱ＃を受信し、前述のシリアルビット列によって指定
されたＤＭＡチャネル（チャネルＡ）に対応する内部Ｄ
ＲＥＱ Ａ（Ｉｎｔ．ＤＲＥＱ Ａ）を発生する。この
Ｉｎｔ．ＤＲＥＱ Ａは、ＤＭＡＣコア１０５ａ内部の
ＤＭＡＣが有する複数チャネル分のＤＲＥＱ入力ポート
の１つに供給される。これにより、そのＤＭＡチャネル
（チャネルＡ）に対応するＤＲＥＱが発生したことを示
すＤＲＥＱステータスデータが、チャネルＡに対応する
ＤＭＡＣステータスレジスタにセットされる。

【００２０】（４）ＤＭＡＣコア１０５がＧＮＴ＃を利
用したシルアル転送を行い、ＤＲＥＱ Ａに対応するＤ
ＡＣＫ Ａ＃を送信する。この場合、シリアルＧＮＴ＃
のスタートビットＳに後続するビット列によって、ＤＭ
Ａ転送が実行されるＤＭＡチャネル（チャネルＡ）が選
択される。

【００２１】（５）ＤＳ−ＰＣＩ／ＩＳＡブリッジ１０
７がシリアルＧＮＴ＃を受信し、前述のビット列によっ
て指定されたＤＭＡチャネルに対応するＤＡＣＫ Ａ＃
を発生する。このＤＡＣＫ Ａ＃によって、ＤＭＡチャ
ネルＡを利用したＤＭＡ転送の開始がＩＳＡ拡張カード
Ａに通知される。

【００２２】このように、ＣＰＵ１０１によるＩ／Ｏラ
イトサイルによってＤＲＥＱ Ａが発生されるタイミン
グＴ１と、そのＤＲＥＱ Ａの発生によって実際にＤＭ
ＡＣステータスレジスタのＤＲＥＱステータスデータが
変化されるタイミングＴ２との間にはＤＭＡシリアルチ
ャネルプロトコルが原因でディレイが生ずる。

【００２３】ＣＰＵ１０１は、ＩＳＡ拡張カードＡにセ
ットしたＩ／ＯライトコマンドがＤＭＡＣコアに正しく
反映されたか否かをチェックする目的で、ＩＳＡ拡張カ
ードＡに対するＩ／Ｏライトサイクルを実行した後、Ｄ
ＭＡＣステータスレジスタをリードするというシーケン
スを実行する。

【００２４】もし、そのＤＭＡＣステータスレジスタに
対するリードサイクルがＤＲＥＱステータスデータが変
化される前、つまりタイミングＴ１とＴ２の間の期間に
実行されると、ＣＰＵ１０１はＤＭＡ転送が終了したと
誤認識していまい、ＤＭＡ転送処理後の命令を実行して
しまう危険がある。

【００２５】この発明はこのような点に鑑みてなされた
もので、拡張デバイスからのＤＲＥＱがステータスレジ
スタに反映される前にそのステータスレジスタに対する
リードサイクルが開始されても、それによってＣＰＵが
ＤＭＡ転送の状態を誤認識するといった事態の発生を防
止できるようにし、信頼性の高いＤＭＡ転送処理を実現
し得るコンピュータシステムを提供することを目的とす
る。

【００２６】

【課題を解決するための手段】この発明によるコンピュ
ータシステムは、ＰＣＩバスとＩＳＡバスとを繋ぐＰＣ
Ｉ／ＩＳＡブリッジ装置と、このＰＣＩ／ＩＳＡブリッ
ジ装置内に設けられ、各種Ｉ／Ｏデバイスからの要求に
応じて直接メモリアクセス（ＤＭＡ）を実行するＤＭＡ
コントローラと、前記ＰＣＩバスに接続されたＰＣＩバ
スマスタであって、拡張Ｉ／Ｏデバイスそれぞれから出
力される複数のＤＭＡ要求信号（ＤＲＥＱ）の状態をシ
リアル情報に変換し、そのシリアル情報を、そのＰＣＩ
バスマスタに割り当てられているバスアクセス要求信号
（ＲＥＱ＃）線を利用したシリアル転送サイクルによっ
て前記ＤＭＡコントローラに送信するＰＣＩバスマスタ
と、前記ＰＣＩ／ＩＳＡブリッジ装置内に設けられ、前
記バスアクセス要求信号（ＲＥＱ＃）線を利用したシリ
アル転送サイクルによって送信されたシリアル情報を、
前記ＤＭＡコントローラに入力するための複数のＤＭＡ
要求信号（ＤＲＥＱ）に変換するシリアル／パラレル変
換手段と、前記ＤＭＡコントローラに入力される複数の
ＤＭＡ要求信号（ＤＲＥＱ）それぞれの状態を示すステ
ータス情報がセットされるステータスレジスタとを具備
し、前記ＰＣＩ／ＩＳＡブリッジ装置は、前記ＰＣＩバ
ス上で実行されるリードサイクルが前記ステータスレジ
スタの内容をリードするためのリードサイクルか否かを
検出するデコード手段と、前記ＰＣＩバス上で実行され
るリードサイクルによって前記ＰＣＩ／ＩＳＡブリッジ
装置がアドレス指定された時、前記ＰＣＩバス上に定義
されたターゲットレディー信号線（ＴＲＤＹ＃）をドラ
イブして前記リードサイクルに応答するＰＣＩインタフ
ェース手段であって、前記ＰＣＩバス上の現在のリード
サイクルが前記ステータスレジスタの内容をリードする
ためのリードサイクルであることが前記デコード手段に
よって検出された時、そのリードサイクルに対する応答
タイミングが前記ステータスレジスタ以外の他のデバイ
スに対する応答タイミングよりも遅延されるように、前
記ターゲットレディー信号線（ＴＲＤＹ＃）をドライブ
するタイミングに所定のウエイト期間を挿入するＰＣＩ
インタフェース手段とを具備することを特徴とする。

【００２７】このコンピュータシステムにおいては、Ｐ
ＣＩバス上のリードサイクルによってＰＣＩ／ＩＳＡブ
リッジ装置がカレントなターゲットとしてアドレス指定
された時、ＰＣＩインタフェース手段はターゲットレデ
ィ信号線をドライブすることによってそのリードサイク
ルに応答する。この場合、その応答タイミングは常に一
定では無く、ステータスレジスタに対するリードサイク
ルの場合とそれ以外の場合とでタイミングが異なってい
る。すなわち、ステータスレジスタに対するリードサイ
クルの場合は、ＤＭＡシリアルチャネルプロトコルによ
るディレイを考慮してターゲットレディ信号線のドライ
ブタイミングが、他のリードサイクルよりも遅らされ
る。ターゲットレディ信号線がドライブされるまでは、
リードサイクルを開始したイニシエータとＰＣＩ／ＩＳ
Ａブリッジ装置間のデータ転送は実行されない。このた
め、たとえ拡張デバイスからのＤＲＥＱがステータスレ
ジスタに反映される前にそのステータスレジスタに対す
るリードサイクルが開始されたとしても、それによって
ＣＰＵがＤＭＡ転送の状態を誤認識するといった事態の
発生を防止できる。したがって、信頼性の高いＤＭＡシ
リアルチャネルプロトコルを実現できる。

【００２８】

【発明の実施の形態】以下、図面を参照してこの発明の
実施形態を説明する。図１には、この発明の一実施形態
に係わるコンピュータシステムの構成が示されている。
このコンピュータシステムは、ノートブックタイプまた
はラップトップタイプのポータブルパーソナルコンピュ
ータであり、そのシステムボード上には３種類のバス、
つまりプロセッサバス１、内部ＰＣＩバス２、および内
部ＩＳＡバス３が配設されており、またこのポータブル
パーソナルコンピュータ本体のＤＳコネクタに接続可能
なドッキングステーション（拡張ユニット）内には、外
部ＰＣＩバス４と外部ＩＳＡバス５が配設されている。

【００２９】システムボード上には、ＣＰＵ１１、ホス
ト−ＰＣＩブリッジ装置１２、システムメモリ１３、各
種ＰＣＩマスターデバイス１４、内部ＰＣＩ−ＩＳＡブ
リッジ装置１５、ＰＣＩ−ＤＳ（ＤＳ：ドッキングステ
ーション）ブリッジ装置１６、ＰＣカードコントローラ
１７などが設けられている。また、ドッキングステーシ
ョン内には、ＤＳ−ＰＣＩ／ＩＳＡブリッジ装置２０、
ＰＣＩ拡張カードが装着可能なＰＣＩ拡張スロット４
１，４２、ＩＳＡ拡張カードが装着可能なＩＳＡ拡張ス
ロット５１，５２が設けられている。

【００３０】ＣＰＵ１１は、例えば、米インテル社によ
って製造販売されているマイクロプロセッサ“Ｐｅｎｔ
ｉｕｍ”などによって実現されている。このＣＰＵ１１
の入出力ピンに直結されているプロセッサバス１は、６
４ビット幅のデータバスを有している。

【００３１】システムメモリ１３は、オペレーティング
システム、デバイスドライバ、実行対象のアプリケーシ
ョンプログラム、および処理データなどを格納するメモ
リデバイスであり、複数のＤＲＡＭによって構成されて
いる。このシステムメモリ１３は、３２ビット幅または
６４ビット幅のデータバスを有する専用のメモリバスを
介してホスト−ＰＣＩブリッジ装置１２に接続されてい
る。メモリバスのデータバスとしてはプロセッサバス１
のデータバスを利用することもできる。この場合、メモ
リバスは、アドレスバスと各種メモリ制御信号線とから
構成される。

【００３２】ホスト／ＰＣＩブリッジ装置１２は、プロ
セッサバス１と内部ＰＣＩバス２との間を繋ぐブリッジ
ＬＳＩであり、内部ＰＣＩバス２のバスマスタの１つと
して機能する。このホスト／ＰＣＩブリッジ装置１２
は、プロセッサバス１と内部ＰＣＩバス２との間で、デ
ータおよびアドレスを含むバスサイクルを双方向で変換
する機能、およびメモリバスを介してシステムメモリ１
３のアクセスを制御する機能などを有している。

【００３３】内部ＰＣＩバス２はクロック同期型の入出
力バスであり、内部ＰＣＩバス２上の全てのサイクルは
ＰＣＩバスクロックに同期して行なわれる。ＰＣＩバス
クロックの周波数は最大３３ＭＨｚである。内部ＰＣＩ
バス２は、時分割的に使用されるアドレス／データバス
を有している。このアドレス／データバスは、３２ビッ
ト幅である。

【００３４】ＰＣＩバス２上のデータ転送サイクルは、
アドレスフェーズとそれに後続する１以上のデータフェ
ーズとから構成される。アドレスフェーズにおいてはア
ドレスおよび転送タイプが指定され、データフェーズで
は８ビット、１６ビット、２４ビットまたは３２ビット
のデータが出力される。

【００３５】ＰＣＩマスターデバイス１４は、ホスト／
ＰＣＩブリッジ装置１２と同様にＰＣＩバス２のバスマ
スタの１つであり、イニシエータまたはターゲットとし
て動作する。このＰＣＩマスターデバイス１４として実
現されるデバイスは、例えばグラフィクスコントローラ
などである。

【００３６】内部ＰＣＩ−ＩＳＡブリッジ装置１５は、
内部ＰＣＩバス２と内部ＩＳＡバス３との間を繋ぐブリ
ッジＬＳＩである。内部ＩＳＡバス３には、ＢＩＯＳ
ＲＯＭ３１、リアルタイムクロック（ＲＴＣ）３２、キ
ーボードコントローラ（ＫＢＣ）３３、ＨＤＤ３４、Ｉ
／Ｏポートコントローラ３５などが接続されている。

【００３７】内部ＰＣＩ−ＩＳＡブリッジ装置１５に
は、ＰＣＩバスアービタ（ＰＢＡ）１５１、ＰＣＩイン
タフェース（ＰＣＩ Ｉ／Ｆ）１５２、内部デコーダ１
５３、ＩＳＡコントローラ（ＩＳＡＣ）１５４、割り込
みコントローラ（ＰＩＣ）１５５、ＤＭＡＣコア１５
６、システムタイマ（ＰＩＴ）１５７、ＳＭＩ発生ロジ
ック１５８、コンフィグレーションレジスタ群（ＣＯＮ
ＦＩＧ．ＲＥＧ）１５９などが内蔵されている。

【００３８】ＰＣＩバスアービタ（ＰＢＡ）１５１は、
内部ＰＣＩバス２に結合される全てのバスマスタ間でＰ
ＣＩバス２の使用権の調停を行う。この調停には、バス
マスタデバイス毎に１ペアずつ割り当てられる内部ＰＣ
Ｉバス２上の信号線（バスリクエスト信号ＲＥＱ＃線、
グラント信号ＧＮＴ＃線）が用いられる。

【００３９】バスリクエスト信号ＲＥＱ＃は、それに対
応するデバイスが内部ＰＣＩバス２の使用を要求してい
ることをＰＣＩバスアービタ（ＰＢＡ）１５１に通知す
るための信号である。グラント信号ＧＮＴ＃は、バスリ
クエスト信号ＲＥＱ＃を発行したデバイスに、バス使用
を許可することを通知する信号である。

【００４０】また、このシステムでは、内部ＰＣＩバス
２上に定義された複数組のＲＥＱ＃，ＧＮＴ＃線のう
ち、ＤＳ−ＰＣＩ／ＩＳＡブリッジ２０に割り当てられ
た１組のＲＥＱ＃，ＧＮＴ＃線は、外部ＩＳＡバス５に
接続されたＤＭＡスレーブ（ＩＳＡ拡張カード）等との
間でＤＲＥＱ，ＤＡＣＫ＃を授受するというＤＭＡシリ
アルチャネルプロトコルの実現のために使用される。

【００４１】ＰＣＩバスアービタ（ＰＢＡ）１５１に
は、内部ＰＣＩバス２上の全てのバスリクエスト信号Ｒ
ＥＱ＃線およびグラント信号ＧＮＴ＃線が接続されてお
り、バス使用権の調停はそのＰＣＩバスアービタ（ＰＢ
Ａ）１５１によって集中的に制御される。

【００４２】ＰＣＩインタフェース１５２は、内部ＰＣ
Ｉバス１５２との間でアドレス、データ、コマンド、お
よび各種インターフェース制御信号の授受を行なう。イ
ンターフェース制御信号には、デバイスセレクト信号
（ＤＥＶＳＥＬ＃）、およびターゲットレディ信号（Ｔ
ＲＤＹ＃）も含まれている。

【００４３】デバイスセレクト信号（ＤＥＶＳＥＬ＃）
は、ＰＣＩ−ＩＳＡブリッジＬＳＩ１５がＰＣＩバス２
上で実行されたトランザクションのターゲットとして選
択されたことを、そのトランザクションを開始したイニ
シエータに通知するための信号である。ターゲットレデ
ィ信号（ＴＲＤＹ＃）は、トランザクションがリードサ
イクルであれば、ＰＣＩ−ＩＳＡブリッジＬＳＩ１５が
データを読み出す準備が完了したことを示し、ライトサ
イクルであれば、ＰＣＩ−ＩＳＡブリッジＬＳＩ１５が
データを取れ込む準備が完了したことを示す。

【００４４】通常、ＰＣＩインタフェース１５２がター
ゲットレディ信号（ＴＲＤＹ＃）線をドライブすること
によってバスサイクルに応答するタイミングは一定であ
るが、この実施例では、ＤＭＡシリアルチャネルプロト
コルによるディレイを考慮して、ＤＭＡＣコア１５６の
ＤＭＡＣステータスレジスタに対するリードサイクルの
場合には、ターゲットレディ信号（ＴＲＤＹ＃）線のド
ライブタイミングが他の場合よりも遅れるように構成さ
れている。

【００４５】内部デコーダ１５３は、ＰＣＩ−ＩＳＡブ
リッジ１５内蔵のデバイス（割り込みコントローラ１５
５、ＤＭＡＣコア１５６、システムタイマ１５７、ＳＭ
Ｉ発生ロジック１５８、コンフィグレーションレジスタ
群１５９）、および内部ＩＳＡバス３上のテバイス（Ｂ
ＩＯＳ ＲＯＭ３１、リアルタイムクロック３２、キー
ボードコントローラ３３、ＨＤＤ３４、Ｉ／Ｏポートコ
ントローラ３５など）それぞれを選択するためのアドレ
スデコードを行なう。内部デコーダ１５３によってデコ
ードされるのは、ＰＣＩバス２上に出力されるＩ／Ｏア
ドレス、メモリアドレス、コンフィグレーションアドレ
スである。

【００４６】また、内部デコーダ１５３は、ＰＣＩバス
２上に定義されたコマンド／バイトイルーブルＣ／ＢＥ
（３：０）によって指定されるコマンドタイプがＩ／Ｏ
リードサイクルであり、且つその時のＰＣＩバス２上の
アドレスＡ（３１：０）がＤＭＡＣコア１５６のステー
タスレジスタを指定する時、ＰＣＩバス２上の現在のバ
スサイクルがステータスレジスタに対するリードサイク
ルであることを認識する。この場合、内部デコーダ１５
３は、ターゲットレディ信号（ＴＲＤＹ＃）線のドライ
ブタイミングを遅らさせるために、現在のバスサイクル
がステータスレジスタに対するリードサイクルであるこ
とをＰＣＩインタフェース１５２に通知する。

【００４７】ＩＳＡコントローラ１５４は、内部ＩＳＡ
バス３上のメモリおよびＩ／ＯをアクセスするためのＩ
ＳＡバスサイクルを実行する。コンフィグレーションレ
ジスタ群１５９は、コンフィグレーションサイクルでリ
ード／ライト可能なレジスタ群であり、ここにはターゲ
ットレディ信号（ＴＲＤＹ＃）線のドライブタイミング
を遅らせるために挿入されるウエイト期間を示す値が例
えばシステムパワーオン時にセットされる。

【００４８】ＤＭＡＣコア１５６は、例えば内部ＩＳＡ
バス３上のＩＳＡデバイスや外部ＩＳＡバス５上のＩＳ
Ａ拡張デバイスなどからの要求に応じてＤＭＡ転送を実
行するためのものであり、図２に示されているように、
ＩＳＡ ＤＭＡＣ１５２１、バスリクエストおよびグラ
ントマネージャ（ＲＧＭ；ＲＥＱ＃，ＧＮＴ＃ Ｍａｎ
ａｇｅｒ）１５２２、および内部ＩＳＡ ＤＭＡルータ
（ＩＩＤＲ；Ｉｎｔｅｒｎａｌ ＩＳＡ ＤＭＡ Ｒｏ
ｕｔｅｒ）１５２３の３つのブロックから構成されてい
る。このＤＭＡＣコア（ＭＰＰＤＭＡ）１５２は内部Ｐ
ＣＩ−ＩＳＡブリッジ装置１５内の独立した機能ブロッ
クであり、ＤＭＡ以外の機能については、ＤＭＡＣ１５
６は使用されず、他のブロックだけが動作する。

【００４９】これらＩＳＡ ＤＭＡＣ１５２１、バスリ
クエストおよびグラントマネージャ（ＲＧＭ）１５２
２、および内部ＩＳＡ ＤＭＡルータ（ＩＩＤＲ）１５
２３の具体的な接続関係を図３に示す。

【００５０】ＩＳＡ ＤＭＡＣ１５２１は、内部ＰＣＩ
バス２に接続されたバスマスタの１であり、ＤＭＡ転送
を必要とするデバイス（ＤＭＡスレーブなど）からの要
求に応じてＤＭＡ転送を実行する。

【００５１】ＤＭＡスレーブは、論理的には内部ＰＣＩ
バス２に接続されている（実際には、ブリッジ１５また
は２０経由で内部ＩＳＡバス３または外部ＩＳＡバス５
に接続されている場合がほとんどである）。

【００５２】ＩＳＡ ＤＭＡＣ１５２１は、内部ＤＲＥ
Ｑ０〜７が入力されるＤＲＥＱ入力ポートと、内部ＤＡ
ＣＫ＃０〜７を出力するＤＡＣＫ＃出力ポートを有して
おり、それらＤＲＥＱ入力ポートおよびＤＡＣＫ＃出力
ポートの双方はＲＧＭ１５２２およびＩＩＤＲ１５２３
にそれぞれ接続されている。内部ＩＳＡバス３上のＤＭ
ＡスレーブとＩＳＡ ＤＭＡＣ１５２１との間のＤＲＥ
ＱおよびＤＡＣＫ＃の授受は、ＩＳＡコントローラ１５
およびＩＩＤＲ１５２３を介して実行される。また、外
部ＩＳＡバス５上のＩＳＡマスタデバイス、ＤＭＡスレ
ーブとＩＳＡＤＭＡＣ１５２１との間のＤＲＥＱおよび
ＤＡＣＫ＃の授受は、ＲＧＭ１５２２を介してＤＭＡシ
リアルチャネルプロトコルによって行われる。

【００５３】ＩＳＡ ＤＭＡＣ１５２１はＰＣＩインタ
フェース１５２を介して内部ＰＣＩバス２に接続され、
またＤＭＡ転送を要求するデバイスは内部ＩＳＡバス３
または外部ＩＳＡバス５に接続されているため、ＩＳＡ
ＤＭＡＣ１５２１によるＤＭＡ転送では、リードサイ
クル（Ｉ／Ｏリードまたはメモリリード）とライトサイ
クル（メモリライトまたはＩ／Ｏライト）とは、時間的
に同時には発生しない。すなわち、まずリードサイクル
が行われ、そのときのリードデータがＩＳＡＤＭＡＣ１
５２１内のバッファにラッチされる。つぎに、ライトサ
イクルが実行され、さきほどラッチしておいたデータが
ライトデータとして出力される。

【００５４】リードサイクル、ライトサイクルとも、メ
モリ、Ｉ／Ｏを問わず、内部ＰＣＩバス２上で発生さ
れ、必要な場合はその内部ＰＣＩバス２上のバスサイク
ルがブリッジ装置１５、または２０によってＩＳＡバス
サイクルに変換される。すなわち、ＩＳＡ ＤＭＡＣ１
５２１は、メモリサイクルとＤＭＡ専用Ｉ／Ｏサイクル
のどちらもＰＣＩバス２上に発生し、ＩＳＡバスサイク
ルについては関知しない。

【００５５】ＩＳＡ ＤＭＡＣ１５２１は、ＩＳＡバス
システムアーキテクチャで標準となっている８２Ｃ３７
互換の機能を有しており、内部ＤＲＥＱ０〜７と内部Ｄ
ＡＣＫ＃０〜７とによってＤＭＡチャンネルＣＨ０〜Ｃ
Ｈ７をサポートしている。このうち、ＤＭＡチャンネル
ＣＨ４は２つのＤＭＡＣコントローラをカスケード接続
するために使用されるため、ＤＭＡ転送には使用されな
い。このため、内部ＤＲＥＱ０〜７および内部ＤＡＣＫ
＃０〜７のうち、ＤＲＥＱ４およびＤＡＣＫ＃４は、実
際には、ＲＧＭ１５２２とＩＩＤＲ１５２３のどちらに
も接続されない。

【００５６】ＩＳＡ ＤＭＡＣ１５２１は、ＤＭＡチャ
ンネル毎に１ペアずつ用意された内部ＤＲＥＱ０〜７お
よびＤＡＣＫ＃０〜７を用いて、ＤＭＡチャネルの調停
を行う。内部ＤＲＥＱは、ＤＭＡスレーブが、ＩＳＡ
ＤＭＡＣ１５２１にＤＭＡ転送の実行を要求しているこ
とを通知するために使用されるＤＭＡリクエスト信号で
ある。ＤＡＣＫ＃は、ＩＳＡ ＤＭＡＣ１５２１がＤＭ
Ａ転送を要求したＤＭＡスレーブに対してＤＭＡサイク
ルの実行開始を通知するためのＤＭＡアクノリッジ信号
であり、このＤＡＣＫ＃によってＤＭＡ転送対象のＤＭ
Ａスレーブが選択される。

【００５７】ＤＭＡチャネルの割り当ては、内部ＩＳＡ
バス３上のデバイスと外部ＩＳＡバス５上のデバイスと
の間で排他的に行われる。各デバイスは、それに割り当
てられたＤＭＡチャネルに対応するＤＲＥＱ、ＤＡＣＫ
＃を用いてＩＳＡ ＤＭＡＣ１５２１と送受信する。

【００５８】この場合、外部ＩＳＡバス５上のデバイス
とＩＳＡ ＤＭＡＣ１５２１との間のＤＲＥＱおよびＤ
ＡＣＫ＃の送受信は、前述したように、１組のシリアル
ＲＥＱ＃，シリアルＧＮＴ＃信号線を使用したＤＭＡシ
リアルチャネルプロトコルに従って実行される。

【００５９】このＤＭＡシリアルチャネルプロトコルで
は、シリアルＲＥＱ＃によってＤＳ−ＰＣＩ／ＩＳＡブ
リッジ装置２０から最新のＤＲＥＱの状態が送信され、
それがＲＧＭ１５２２に送られる。ＲＧＭ１５２２で
は、シリアルＲＥＱ＃が分解されてＩＳＡ ＤＭＡＣ１
５２１への内部ＤＲＥＱ０〜７に変換される。

【００６０】また、ＩＳＡ ＤＭＡＣ１５２１から出力
される内部ＤＡＣＫ＃０〜７によって指定されるＤＭＡ
転送対象のチャネル情報は、ＲＧＭ１５２２が実行する
シリアルＧＮＴ＃信号線を利用したシリアル転送によっ
て、ＤＳ−ＰＣＩ／ＩＳＡブリッジ装置２０に送られ
る。

【００６１】ＩＳＡ ＤＭＡＣ１５２１は、ＲＧＭ１５
２２およびＩＩＤＲ１５２３から提供される最新のＤＲ
ＥＱチャンネル情報に基づき、ＤＲＥＱチャンネルマス
クの設定および調停方式の設定に従って、８２Ｃ３７互
換の、ＤＲＥＱチャンネル間調停を行う。有効なＤＭＡ
要求（ＤＲＥＱ）があれば、ＩＳＡ ＤＭＡＣ１５２１
は、まず、自身に割り当てられているＲＥＱ＃をアクテ
ィブにしてＰＣＩバスアービタ（ＰＢＡ）１５１に対し
てバス使用権を要求し、ＰＢＡ１５１からＧＮＴ＃が与
えられるのを待つ。

【００６２】ＰＢＡ１５１からＧＮＴ＃が与えられる
と、ＩＳＡ ＤＭＡＣ１５２１は、調停の結果選択した
ＤＭＡチャンネル番号に対応する内部ＤＡＣＫ＃をアク
ティブにして、ＤＭＡ転送を実行するＤＭＡチャンネル
番号をＲＧＭ１５２２とＩＩＤＲ１５２３へ返す。そし
て、ＩＳＡ ＤＭＡＣ１５２１は、選択されたＤＭＡチ
ャンネルのセットアップ情報によって規定されるＤＭＡ
転送モード（シングル転送モード、ブロック転送モー
ド、デマンド転送モード、カスケードモード）に対応す
るＤＭＡサイクルを実行する。この場合、ＩＳＡ ＤＭ
ＡＣ１５２１は、前述したようにメモリ、Ｉ／Ｏサイク
ルとも、ＰＣＩバスのバスサイクルのみをサポートし、
ＩＳＡバスのバスサイクルについてはブリッジ装置１５
または２０によってエミュレートされる。

【００６３】ＩＳＡ ＤＭＡＣ１５２１には、ＤＭＡチ
ャネル毎にステータスレジスタが設けられている。各ス
テータスレジスタは、対応するＤＭＡチャネルのＤＲＥ
ＱステータスおよびＴＣ（転送完了）ステータスを保持
する。ＤＲＱステータスは、各種のマスク要因を通過す
る前の、生のＤＲＥＱ信号の状態である。ＴＣステータ
スは、ＴＣ通知でセットされ、ステータスレジスタから
読み出される事で、クリアされる。

【００６４】ＲＧＭ１５２２は、複数のＤＭＡチャネル
をシリアル化して転送するというＤＭＡシリアルチャネ
ルプロトコルに関する処理を行うためにシリアルＲＥＱ
＃およびシリアルＧＮＴ＃の状態を管理する。このＲＧ
Ｍ１５２２は、ＤＭＡシリアルチャネルプロトコルと、
ＩＳＡ ＤＭＡＣ１５２１に対するＩＳＡスタイルのＤ
ＲＥＱ／ＤＡＣＫ＃プロトコルとの間の変換を行う。

【００６５】ＲＧＭ１５２２には、複数のＲＥＱ＃信号
を入力することができる。また、各ＲＥＱ＃信号毎に、
そのＲＥＱ＃信号のプロトコルをプログラムすることが
できる。したがって、シリアルＲＥＱ＃およびシリアル
ＧＮＴ＃として使用されるＲＥＱ＃およびＧＮＴ＃信号
線のペアを複数用意すれば、ＤＳ−ＰＣＩ／ＩＳＡブリ
ッジ装置２０経由で行われる外部ＩＳＡバス５上のデバ
イスとの間のＤＲＥＱ，ＤＡＣＫ＃の授受だけでなく、
例えばＰＣカードコントローラ１７のＰＣカード６１，
６２とＩＳＡ ＤＭＡＣ１５２１との間のＤＲＥＱ，Ｄ
ＡＣＫ＃の授受についてもＤＭＡシリアルチャネルプロ
トコルによって行うことができる。

【００６６】また、ＲＧＭ１５２２は、ＤＭＡシリアル
チャネルプロトコルと、ＰＢＡ１５１がサポートする標
準ＰＣＩスタイルのアービトレーションのためのＲＥＧ
＃／ＧＮＴ＃プロトコル（これは、文献“ＰＣＩ Ｌｏ
ｃａｌ Ｂｕｓ Ｓｐｅｃｉｆｉｃａｔｉｏｎ”１９９
４ １０月２１ Ｐ４７〜Ｐ５２ ＰＣＩ Ｓｐｅｃｉ
ａｌ ｉｎｔｅｒｅｓｔ Ｇｒｏｕｐ著 に記載されて
いる）。

【００６７】すなわち、外部ＩＳＡバス５上のデバイス
との間のＤＲＥＱ，ＤＡＣＫ＃の授受だけでなく、外部
ＰＣＩバス４上のＰＣＩマスタ４１との間のＲＥＱ＃，
ＧＮＴ＃の授受もＤＭＡシリアルチャネルプロトコルを
使用して行われる。この場合のＲＥＱ＃，ＧＮＴ＃の処
理は、ＲＧＭ１５２２によって次のように行われる。

【００６８】外部ＰＣＩバス４上のＰＣＩマスタ４１
（ＬＡＮボード、ＳＣＳＩボードなど）は、ＲＥＱ＃を
アクティブにすることによって、バス使用要求をＤＳ−
ＰＣＩ／ＩＳＡブリッジ装置２０に知らせる。ＤＳ−Ｐ
ＣＩ／ＩＳＡブリッジ装置２０は、シリアルＲＥＱ＃を
利用したシルアルデータ転送によって、バス使用要求を
ＲＧＭ１５２２へ知らせる。この場合、そのバス使用要
求の通知には、ＩＳＡデバイスによって使用されていな
いＤＭＡチャネルであるＤＲＥＱ４が用いられる。

【００６９】ＲＧＭ１５２２は、シリアルＲＥＱ＃信号
を分解し、シリアルＲＥＱ＃によってＤＲＥＱ４が通知
されたことを検出すると、ＲＥＱ＃をアクティブにして
ＰＢＡ１５１に対してバス使用を要求する。ＰＢＡ１５
１は、標準ＰＣＩのルールによって調停を行い、ＧＮＴ
＃によってＲＧＭ１５２２に対してバス使用を許可す
る。

【００７０】ＲＧＭ１５２２は、ＰＢＡ１５１からのＧ
ＮＴ＃を受け取ると、シリアルＧＮＴ＃を使用したシリ
アルデータ転送によって、バス使用が許可されたことを
ＤＳ−ＰＣＩ／ＩＳＡブリッジ装置２０に通知する。こ
の通知には、ＤＡＣＫ４が使用される。ＤＳ−ＰＣＩ／
ＩＳＡブリッジ装置２０は、ＲＧＭ１５２２が送信した
シリアルＧＮＴ＃信号を分解し、ＰＣＩマスタ４１にＧ
ＮＴ＃を与える。ＰＣＩマスタ４１は、ＧＮＴ＃を受け
取るとバスサイクルを開始する。

【００７１】次に、内部ＩＳＡ ＤＭＡルータ（ＩＩＤ
Ｒ）１５２３について説明する。内部ＩＳＡ ＤＭＡル
ータ（ＩＩＤＲ）１５２３は、プログラムされたマッピ
ング情報にしたがって、内部ＩＳＡバス３上のＤＭＡス
レーブ３１，３２，…にマッピングされるＤＭＡチャネ
ルを変更する。ＩＩＤＲ１５２３は、ＤＭＡスレーブ３
１，３２，…からのＤＲＥＱ信号の状態を、マッピング
情報に従って、それらデバイスのＤＭＡチャネル番号に
対応する内部ＤＲＥＱに変換して、ＩＳＡＤＭＡＣ１５
２１に伝える。また、ＩＩＤＲ１５２３は、ＩＳＡ Ｄ
ＭＡＣ１５２１からの内部ＤＡＣＫ＃を、マッピング情
報に従って、ＤＭＡスレーブ３１，３２が実際に使用し
ているＤＡＣＫ＃に変換して、内部ＩＳＡバス３上に出
力する。

【００７２】内部ＩＳＡバスブリッジ（ＩＩＢＢ）１５
３は、内部ＰＣＩバス２と内部ＩＳＡバス３とを繋ぐブ
リッジであり、メモリおよびＩ／Ｏなどの内部ＩＳＡバ
ス３上の全てのデバイスを制御する。このＩＩＢＢ１５
３は、ＩＳＡ ＤＭＡＣ１５２１がＤＭＡ転送のために
ＰＣＩバス２上に発生するメモリまたはＩ／Ｏサイクル
をプロトコル変換して、内部ＩＳＡバス３上へ伝える。

【００７３】ＰＣＩ−ＤＳブリッジ装置１６は、内部Ｐ
ＣＩバス２と、ドッキングステーションに導出されるＰ
ＣＩバス相当のドッキングバスとを繋ぐブリッジＬＳＩ
であり、ＰＣＩバス２上のエージェントとして機能す
る。このＰＣＩ−ＤＳブリッジ装置１６には、ＤＭＡシ
リアルチャンネルプロトコルによるシリアルＲＥＱ＃／
ＧＮＴ＃の転送の同期化のためのバッファが設けられて
いる。

【００７４】ＰＣカードコントローラ１７は、ＰＣＩバ
スマスタの１つであり、ＰＣＭＣＩＡ／Ｃａｒｄバス仕
様のカードスロット６１，６２に装着されるＰＣカード
を制御する。このＰＣカードコントローラ１７は、ＤＭ
Ａシリアルチャネルプロトコルをサポートしており、Ｐ
ＣカードがＤＭＡ転送を要求した時、そのＤＭＡ要求す
なわちＤＲＥＱは、ＰＣカードコントローラ１７に割り
当てられたＲＥＱ＃信号線を利用したシリアル転送によ
ってＲＧＭ１５２２に送信される。また、ＲＧＭ１５２
２からのＤＡＣＫ＃については、ＰＣカードコントロー
ラ１７に割り当てられたＧＮＴ＃信号線を利用したシリ
アル転送によってＰＣカードコントローラ１７に送られ
る。このシリアルＧＮＴ＃は、ＰＣカードコントローラ
１７によってＤＡＣＫ＃に分解されて、ＰＣカードに渡
される。

【００７５】ＤＳ−ＰＣＩ／ＩＳＡブリッジ装置２０
は、ＤＳコネクタを介してコンピュータ本体からドッキ
ングステーションに導出されるドッキングバス（ＰＣＩ
バス相当）と外部ＰＣＩバス４および外部ＩＳＡバス５
とを繋ぐブリッジＬＳＩである。このＤＳ−ＰＣＩ／Ｉ
ＳＡブリッジ装置２０は、ＰＣカードコントローラ１７
と同じくＰＣＩバスマスタの１つであり、且つＤＭＡシ
リアルチャネルプロトコルをサポートしている。

【００７６】ＤＳ−ＰＣＩ／ＩＳＡブリッジ装置２０に
は、外部ＰＣＩバスブリッジ（ＥＰＢＢ；Ｅｘｔｅｒｎ
ａｌ ＰＣＩ Ｂｕｓ Ｂｒｉｄｇｅ）２０１、外部Ｉ
ＳＡバスブリッジ（ＥＩＢＢ；Ｅｘｔｅｒｎａｌ ＩＳ
Ａ Ｂｕｓ Ｂｒｉｄｇｅ）２０２、ローカルバスアー
ビタ（ＬＢＡ；Ｌｏｃａｌ Ｂｕｓ Ａｒｂｉｔｅｒ）
２０３、および外部ＩＳＡ ＤＭＡルータ（ＥＩＤＲ；
Ｅｘｔｅｒｎａｌ ＩＳＡ ＤＭＡ Ｒｏｕｔｅｒ）２
０４が設けられている。

【００７７】ＥＰＢＢ２０１は、内部ＰＣＩバス２上に
ＩＳＡ ＤＭＡＣ１５２１が発生するメモリサイクルお
よびＩ／ＯサイクルをＰＣＩ−ＤＳブリッジ１６を経由
して受け取り、それを外部ＰＣＩバス４上へ伝える。ま
た、外部ＰＣＩバス４上のＰＣＩマスタデバイスにバス
使用権が与えられた場合は、ＥＰＢＢ２０１は、外部Ｐ
ＣＩバス４上のバストランザクションをドッキングバス
上に発生させる。

【００７８】ＥＩＢＢ２０２は、内部ＰＣＩバス２上に
ＩＳＡ ＤＭＡＣ１５２１が発生するメモリサイクルお
よびＩ／ＯサイクルをＰＣＩ−ＤＳブリッジ１６を経由
して受け取り、それをプロトコル変換して外部ＩＳＡバ
ス５上へ伝える。また、外部ＩＳＡバス５上のＩＳＡマ
スタデバイスにバス使用権が与えられた場合は、ＥＩＢ
Ｂ２０２は、外部ＩＳＡバス５上のバストランザクショ
ンをドッキングバス上に発生させる。

【００７９】ＬＢＡ２０３およびＥＩＤＲ２０４は、Ｄ
ＭＡシリアルチャネルプロトコルをサポートするために
設けられたものであり、それらの接続関係を図４に示
す。ＬＢＡ２０３は、外部ＰＣＩバス４上のＰＣＩバス
マスタ（ＰＣＩ拡張カード）からのバス使用要求ＲＥＱ
＃と、外部ＩＳＡバス５上のＩＳＡマスタおよびＤＭＡ
スレーブ（ＩＳＡ拡張カード）からのＤＲＥＱ信号（基
本的にＩＳＡのＤＭＡチャンネル分ある）の状態の変化
を監視しており、最新の状態をシリアルＲＥＱ＃を利用
したビット列のシリアル転送によって、ＰＣＩ−ＤＳブ
リッジ１６経由でＲＧＭ１５２２へ伝える。

【００８０】シリアルＲＥＱ＃で送信されるビット列の
フォーマットは次の通りである。 ＬＢＡ２０３は、アクティブにされたＲＥＱ＃の前縁を
スタートｂｉｔ（Ｓ）とし、以後、ＤＭＡチャンネルの
０から７までを１クロックフレームづつ使用して、シリ
アルに伝える。チャンネル４のフレームは、ＰＣＩマス
タ４１のバス要求状態の変化を伝えるために使用され、
それ以外は、ＩＳＡマスタ，ＤＭＡスレーブのＤＭＡ要
求の状態変化を伝えるために使用される。

【００８１】各フレームは、“Ｌ”で要求なしを意味
し、“Ｈ”で要求ありを意味する。上述の例では、ＤＲ
ＥＱ０、２、７がアクティブであり、且つＰＣＩマスタ
がバス使用を要求している状態（ＤＲＥＱ４がアクティ
ブ）に対応している。

【００８２】ＬＢＡ２０３は、２つの動作状態（プロシ
ード、フリーズ）を有する。ＲＧＭ１５２２からのシリ
アルＧＮＴ＃を受け取るまでは、ＬＢＡ２０３は、プロ
シード状態であり、常に最新の状態をＲＧＭ１５２２へ
伝えるように努力する。すなわち、プロシード状態で
は、ＰＣＩバスマスタ４１のＲＥＱ＃、またはＩＳＡマ
スタ５１、およびＤＭＡスレーブ５２，５３のＤＲＥＱ
状態の変化が発生する度に、それをＤＭＡシリアルチャ
ンネルプロトコルによってＲＧＭ１５２２に通知する。

【００８３】ＲＧＭ１５２２からのシルアルＧＮＴ＃を
受け取ると、ＬＢＡ２０３は、そのシルアルＧＮＴ＃に
含まれるビット列をデコードし、ＤＡＣＫ＃をＥＩＤＲ
２０４へ返すか、あるいは外部ＰＣＩバス４にＧＮＴ＃
を返す。

【００８４】シリアルＧＮＴ＃でＲＧＭ１５２２から送
信されるビット列のフォーマットは次の通りである。 ＲＧＭ１５２２は、アクティブにされたＧＮＴ＃の前縁
をスタートｂｉｔ（Ｓ）とし、以後、ＤＭＡチャンネル
のＤＡＣＫ＃０から７までのどれかひとつを３ｂｉｔで
コード化した情報を、ＬＳＢから順番に、各ｂｉｔに１
クロックフレームづつ割り当てて、シリアルに伝える。
チャンネル４のコードは、ＰＣＩマスタ４１のバス要求
状態に応答するＧＮＴ＃を伝えるために使用され、それ
以外は、ＩＳＡマスタ５１，ＤＭＡスレーブ５２，５３
のＤＭＡ要求に対するＤＡＣＫ＃を伝えるために使用さ
れる。

【００８５】上述の例では、チャンネルコード＝１であ
り、ＤＭＡチャンネル１が選択された（ＤＡＣＫ１＃が
与えられた）ことを意味する。一旦、ＧＮＴ＃を受け取
ると、ＬＢＡ２０３の動作状態はプロシード状態からフ
リーズ状態に切り換えられる。フリーズ状態は、そのＧ
ＮＴ＃に対応するデバイス（ＰＣＩマスター、ＩＳＡマ
スター、ＤＭＡスレーブ）がバスの使用要求を取り下げ
るまで維持され、その期間では、たとえ他のデバイスに
状態変化が生じても、それを通知するためのシリアルＲ
ＥＱ＃サイクルの実行は凍結され、ＲＥＱ＃はアクティ
ブ状態に維持され続ける。

【００８６】このシステムのＤＭＡシリアルチャンネル
プロトコルでは、ＰＣＩマスタ用に割り当てられたフレ
ームはチャネル４だけである。このため、外部ＰＣＩバ
ス４上に複数のＰＣＩマスタが存在する場合には、それ
ら複数のＰＣＩマスタからのＲＥＱ＃間の調停もＬＢＡ
２０３によって行われる。

【００８７】ＥＩＤＲ２０４は、プログラムされたマッ
ピング情報にしたがって、外部ＩＳＡバス５上のＩＳＡ
マスタおよびＤＭＡスレーブそれぞれにマッピングされ
るＤＭＡチャネルを変更する。このＥＩＤＲ２０４と前
述のＩＩＤＲ１５２３との共同作用により、内部ＩＳＡ
バス３上のデバイスと外部ＩＳＡバス５上のデバイスと
にＤＭＡチャネルを排他的に割り当てることができる。

【００８８】ＥＩＤＲ２０４は、ＩＳＡマスタおよびＤ
ＭＡスレーブそれぞれからのＤＲＥＱ信号の状態を、マ
ッピング情報に従って、それらデバイスのＤＭＡチャネ
ル番号に対応するＤＲＥＱ信号に変換してＬＢＡ２０３
に伝える。また、ＥＩＤＲ２０４は、ＬＢＡ２０３から
のＤＡＣＫ＃を、マッピング情報に従って、ＩＳＡマス
タおよびＤＭＡスレーブが実際に使用しているＤＡＣＫ
＃に変換して、外部ＩＳＡバス５上に出力する。

【００８９】次に、ＩＳＡ ＤＭＡＣ１５２１によって
実行されるＤＭＡ転送処理の全体の流れを説明する。 （１）ＩＳＡ互換のＤＲＱ調停 ＩＳＡ ＤＭＡＣ１５２１は、ＩＳＡ互換のＤＲＥＱ信
号を、ＩＩＤＲ１５２３とＲＧＭ１５２２とから受け取
る。これをもとに、調停を行い、有効な（マスクされて
いない）ＤＭＡ要求があるか、どのＤＭＡチャンネルへ
ＤＡＣＫ＃を返すか、を決定する。 （２）内部ＰＣＩバスの使用要求の発生 有効なＤＭＡ要求があると、ＩＳＡ ＤＭＡＣ１５２１
は、ＲＥＱ＃をＰＢＡ１５１に対して発生する。ただ
し、この時点では、ＤＡＣＫ＃を与えるＤＭＡチャンネ
ルは決定しない。また、内部ＰＣＩバス２がロック状態
のときは、ＲＥＱ＃の発生は抑制される。 （３）内部ＰＣＩバス使用権の獲得 ＩＳＡ ＤＭＡＣ１５２１は、ＰＢＡ１５１からのＧＮ
Ｔ＃を獲得すると、必要なＤＭＡ転送（一般的に、複数
回のＰＣＩバスサイクルが発生）がすべて終了するまで
は、バス使用要求ＲＥＱ＃を出し続ける。途中で、ター
ゲットリトライによるバスサイクル終了があっても、バ
スを解放しない。この時点で、再度、内部ＰＣＩバス２
のロック状態をチェックし、ロックされていれば、ＲＥ
Ｑ＃をインアクティブにし、ＧＮＴ＃を無効化する。 （４）ＤＡＣＫ＃アサート ＩＳＡ ＤＭＡＣ１５２１は、ＧＮＴ＃を獲得した時点
で、ＤＡＣＫ＃を与えるＤＭＡチャンネルを決定する。
ＤＡＣＫ＃を、ＲＧＭ１５２２とＩＩＤＲ１５２３へ送
る。ＤＡＣＫ＃をアクティブにした時点で、ＤＭＡチャ
ンネルが固定される。 （５）バスサイクルの発生とその繰り返し ＩＳＡ ＤＭＡＣ１５２１は、ＤＡＣＫ＃をアサートし
てから、内部ＰＣＩバス２にバスサイクルを発生する。
ただし、選択されたＤＭＡチャンネルが、カスケードモ
ードにプログラムされている場合は、バスサイクルは発
生しない。

【００９０】バスサイクルの種類は、選択されたＤＭＡ
チャンネルのモードレジスタの内容（転送タイプ）によ
り、ライト転送、リード転送、ベリファイ転送の３種類
に分類される。

【００９１】ここでは、ライト転送（Ｉ／Ｏリード→メ
モリライト）について具体的に説明する。ライト転送
は、次の２つのバスサイクルを１組とし、それを必要回
数繰り返すことによって実行される。

【００９２】・ＤＭＡ専用Ｉ／Ｏサイクル（リード） ・メモリライトサイクル ＤＭＡ専用Ｉ／Ｏサイクル（リード）は、標準のＰＣＩ
バスのＩ／Ｏリードサイクルと全く同じである。ただ
し、Ｉ／Ｏアドレスが特別の意味を持つ。

【００９３】Ｉ／Ｏアドレスは、 ００００００００ｈ…ＴＣなし ０００００００４ｈ…ＴＣあり のいづれかである。このアドレスは、８２Ｃ３７（ＤＭ
ＡＣ）に割り当てられており、ＩＳＡ ＤＭＡＣ１５２
１以外のターゲットが応答することはない。ＴＣは転送
カウント値が尽きた事、つまり転送終了を示す信号であ
る。

【００９４】Ｉ／Ｏターゲットとなるエージェントは、
ＤＡＣＫ＃をもらっている経路にあるすべてのブリッジ
である。例えば、シリアルＧＮＴ＃によって外部ＩＳＡ
バス５上のＤＭＡスレーブにＤＡＣＫ＃が与えられた場
合には、ＰＣＩ−ＤＳブリッジ１６、およびＤＳ−ＰＣ
Ｉ／ＩＳＡブリッジ２０のＥＩＢＢ２０２が応答する。

【００９５】ブリッジ２０は、ＩＳＡバス５上にコマン
ド（ＩＯＲ＃）を出力する。アドレスがＴＣを指定して
いるとき（０００００００４ｈ）は、ＩＳＡバス５上へ
ＴＣを出力する。このとき、ＤＡＣＫ＃は、ＥＩＤＲ２
０４によりすでに出力されている。従って、ＩＳＡバス
５上には、ＤＡＣＫ＃で選択されたＤＭＡスレーブから
リードデータが出力される。ブリッジ２０は、このデー
タをＩＳＡバス５から内部ＰＣＩバス２へ伝える。

【００９６】リードされたデータは、ＩＳＡ ＤＭＡＣ
１５２１にラッチされる。このデータは、ＩＳＡ ＤＭ
ＡＣ１５２１が直後に発生するメモリライトサイクル
で、ライトデータとして使用される。

【００９７】メモリライトサイクルは、標準のＰＣＩバ
スのメモリライトサイクルと全く同じである。メモリア
ドレスは、ＩＳＡ ＤＭＡＣ１５２１に内蔵されたカレ
ントアドレスレジスタとページレジスタとから作られ
る。ライトデータは、ＩＳＡ ＤＭＡＣ１５２１が直前
に発生したＤＭＡ専用Ｉ／Ｏサイクル（リード）でラッ
チされたものが使用される。１回の転送で、１バイト
（８ｂｉｔＤＭＡ）または２バイト（１６ｂｉｔＤＭ
Ａ）を発生する。

【００９８】ターゲットとなるホスト−ＰＣＩブリッジ
１２は、通常のＰＣＩマスターからのメモリライトと全
く同じように応答し、システムメモリ１３をライトアク
セスする。リトライで終了した場合でも、ＩＳＡ ＤＭ
ＡＣ１５２１は多少の待ち時間をおいてから、再度同じ
メモリサイクルを発生してくる。この間、ＩＳＡ ＤＭ
ＡＣ１５２１はバス２を解放しない。

【００９９】次に、図５乃至図７を参照して、ＤＭＡＣ
ステータスレジスタの内容を読み出すためのＩ／Ｏリー
ドサイクルに対するブリッジ１５の応答動作について説
明する。

【０１００】図５には、ＰＣＩインタフェース１５２お
よび内部デコーダ１５３の接続関係が概念的に示されて
いる。内部デコーダ１５３は、アドレスフェーズの期間
にＰＣＩバス２に出力されるコマンド／バイトイネーブ
ルＣ／ＢＥ（３：０）をデコードして、現在のトランザ
クション（バスサイクル）のコマンドタイプ（Ｉ／Ｏア
クセス、メモリアクセス、コンフィグアクセスなど）を
調べる。

【０１０１】コマンド／バイトイネーブルＣ／ＢＥ
（３：０）とコマンドタイプとの関係は、次の通りであ
る。 Ｃ／ＢＥ（３：０） コマンドタイプ ００１０ Ｉ／Ｏリード ００１１ Ｉ／Ｏライト ０１１０ メモリリード ０１１１ メモリリード １０１０ コンフィグレーションリード １０１１ コンフィグレーションライト 内部デコーダ１５３は、検出したコマンドタイプに対応
するマッピング情報をコンフィグレーションレジスタ群
１５９からリードし、それに従ってアクセス対象のデバ
イスを選択する。例えば、現在のバスサイクルがＩ／Ｏ
リードまたはＩ／Ｏライトサイクルであれば、内部デコ
ーダ１５３は、アドレスＡＤ（３１：０）をデコード
し、そのデコードとＩ／Ｏマッピング情報に従って、ア
ドレスＡＤの値が属するＩ／Ｏアドレス範囲にマッピン
グされたＩ／Ｏを指定するためのヒット信号（ＨＩＴ０
〜ＨＩＴｎ）のいずれか１つを発生する。内部デコーダ
１５３から出力される各バンクヒット信号は、それに対
応するバンクに配置されたＩ／Ｏデバイスを選択するた
めのチップセレクト信号等として利用される。

【０１０２】また、内部デコーダ１５３は、デコード動
作によって現在のバスサイクルがＤＭＡＣステータスレ
ジスタに対するＩ／Ｏリードサイクルであることを検出
すると、その事をＰＣＩインタフェース１５２に通知す
る。

【０１０３】ＰＣＩインタフェース１５２は、内部デコ
ーダ１５３からヒット信号が発生された場合、ＤＥＶＳ
ＥＬ＃およびＴＲＤＹ＃によってバスサイクルに応答す
る。現在のバスサイクルがＤＭＡＣステータスレジスタ
に対するＩ／Ｏリードサイクルであることが内部デコー
ダ１５３から通知された場合には、コンフィグレーショ
ンレジスタ群１５９の１つにセットされたＴＲＤＹウエ
イト情報によって指定されるウエイト期間だけＴＲＤＹ
＃のドライブタイミングを遅らせる。コンフィグレーシ
ョンレジスタ群１５９はＣＰＵ１１によってプログラム
可能であるので、ウエイト期間の値はプログラマブルに
設定できる。

【０１０４】図６には、ＰＣＩバス２上でＩ／Ｏリード
サイクルが実行された場合のＰＣＩ−ＩＳＡブリッジ１
５の状態遷移の様子が示されている。ＰＣＩバス２上で
Ｉ／Ｏリードサイクルが実行されると、ＰＣＩ−ＩＳＡ
ブリッジ１５は、アイドル状態（ＩＤＬＥステート）か
らＩ／Ｏリードを実行するための状態（Ｉ／Ｏリードス
テート）に移行する。Ｉ／Ｏリードステートでは、アク
セス対象のデバイスがＤＭＡＣステータスレジスタか否
かが調べられる。ＤＭＡＣステータスレジスタ以外であ
れば、ＰＣＩ−ＩＳＡブリッジ１５は、ＴＲＤＹ＃をド
ライブするための状態（ＴＲＤＹステート）に直ぐに移
行するが、ＤＭＡＣステータスレジスタがリード対象で
あればウエイトステートに移行し、そこで、ＴＲＤＹウ
エイト情報によって指定されるウエイト期間だけウエイ
トする。

【０１０５】このウエイト時間の管理は、例えばＰＣＩ
インタフェース１５２に設けられたダウンカウンタなど
を利用して行うことができる。ダウンカウンタの値がゼ
ロになると、ＰＣＩ−ＩＳＡブリッジ１５は、ＴＲＤＹ
＃をドライブするための状態（ＴＲＤＹステート）に移
行する。ＴＲＤＹステートでは、ＰＣＩインタフェース
１５２によってＴＲＤＹ＃がアクティブにされ、リード
データが用意できたことがイニシエータに通知される。

【０１０６】次に、図７のタイミングチャートを参照し
て、ＣＰＵ１１によって実行されるのＤＭＡＣステータ
スレジスタの内容をリードするためのＩ／Ｏリードサイ
クルに対するブリッジ１５の応答動作を説明する。 （１）ＣＰＵ１１はＩＳＡ拡張カードＡに対してＩ／Ｏ
ライトサイクルを実行して、Ｉ／ＯコマンドをＩＳＡ拡
張カードＡに発行する。ＩＳＡ拡張カードＡは、ＤＲＥ
Ｑ Ａをアクティブにする（タイミングＴ１）。 （２）ＤＳ−ＰＣＩ／ＩＳＡブリッジ２０がＲＥＱ＃を
利用したシルアル転送を行い、ＩＳＡ拡張カードＡから
のＤＲＥＱ ＡをＤＭＡＣコア１５６に送信する。この
場合、シリアルＲＥＱ＃のスタートビットＳに後続する
いくつかのシリアルビット列は、ＤＭＡチャネルＡがア
クティブにされていることを示す。 （３）ＤＭＡＣコア１５６がシリアルＲＥＱ＃を受信
し、前述のシリアルビット列によって指定されたＤＭＡ
チャネル（チャネルＡ）に対応する内部ＤＲＥＱＡ（Ｉ
ｎｔ．ＤＲＥＱ Ａ）を発生する。このＩｎｔ．ＤＲＥ
Ｑ Ａは、ＤＭＡＣコア１５６内部のＩＳＡ ＤＭＡＣ
１５２１が有する複数チャネル分のＤＲＥＱ入力ポート
の１つに供給される。これにより、そのＤＭＡチャネル
（チャネルＡ）に対応するＤＲＥＱが発生したことを示
すＤＲＥＱステータスデータが、チャネルＡに対応する
ＤＭＡＣステータスレジスタにセットされる（タイミン
グＴ２）。 （４）ＤＭＡＣコア１５６がＧＮＴ＃を利用したシルア
ル転送を行い、ＤＲＥＱＡに対応するＤＡＣＫ Ａ＃を
送信する。この場合、シリアルＧＮＴ＃のスタートビッ
トＳに後続するビット列によって、ＤＭＡ転送が実行さ
れるＤＭＡチャネル（チャネルＡ）が選択される。 （５）ＤＳ−ＰＣＩ／ＩＳＡブリッジ２０がシリアルＧ
ＮＴ＃を受信し、前述のビット列によって指定されたＤ
ＭＡチャネルに対応するＤＡＣＫ Ａ＃を発生する。こ
のＤＡＣＫ Ａ＃によって、ＤＭＡチャネルＡを利用し
たＤＭＡ転送の開始がＩＳＡ拡張カードＡに通知され
る。

【０１０７】ここで、ＣＰＵ１１がタイミングＴ１のＩ
／Ｏライトサイクルに引続き、ＩＳＡ拡張カードＡにセ
ットしたＩ／ＯライトコマンドがＤＭＡＣコアに正しく
反映されたか否かをチェックする目的で、ＤＭＡＣステ
ータスレジスタをリードするためのＩ／Ｏリードサイク
ルを開始した場合を想定する。

【０１０８】この場合、ＣＰＵ１１によってフレーム信
号ＦＲＡＭ＃がアクティブにされて、Ｉ／Ｏリードサイ
クルが開始される。このリードサイクルのアドレスフェ
ーズでは、アドレスおよびＣ／ＢＥがＰＣＩバス２上に
出力される。ブリッジ１５は、それらアドレスおよびＣ
／ＢＥによって自身がターゲットとしてアドレス指定さ
れたことを検出すると、まず、ＤＥＶＳＥＬ＃をアクテ
ィブにする。そして、現在のバスサイクルがＤＭＡＣス
テータスレジスタの内容をリードするためのバスサイク
ルか否かに応じて、ＴＲＥＤＹ＃のアクティブタイミン
グが決定される。

【０１０９】すなわち、現在のバスサイクルがＤＭＡＣ
ステータスレジスタの内容をリードするためのバスサイ
クル以外であれば、破線で示されているように、ＤＥＶ
ＳＥＬ＃のアクティブに引き続いてＴＲＥＤＹ＃が直ぐ
にアクティブにされるが、ＤＭＡＣステータスレジスタ
の内容をリードするためのバスサイクルであれば、所定
のウエイト期間（例えば、４クロック以上）が挿入さ
れ、その後にＴＲＥＤＹ＃がアクティブにされる。

【０１１０】このため、ＤＲＥＱ ＡがＤＭＡＣステー
タスレジスタに反映される時点（タイミングＴ２）の前
にそのステータスレジスタに対するリードサイクルが開
始されても、実際にステータスデータのリード転送が実
行されるのはタイミングＴ２以降となり、ＣＰＵ１１は
正しいステータスデータを取得する事ができる。

【０１１１】ウエイト期間の値は、Ｉ／Ｏライトサイク
ルによってＤＲＥＱ Ａが発生されてからそのＤＲＥＱ
ＡがＤＭＡＣステータスレジスタに反映されるまでに
要する時間と、ＣＰＵ１１がＩ／Ｏライトサイクルを実
行してからステータスデータのリードサイクルを開始す
るまでの最短時間との関係に従って決定される。このた
め、常にＣＰＵ１１は正しいステータスデータを取得す
る事ができる。

【０１１２】以上の説明したように、この実施形態のシ
ステムによれば、ＰＣＩバス２上のリードサイクルによ
ってＰＣＩ／ＩＳＡブリッジ装置１５がカレントなター
ゲットとしてアドレス指定された時、ＰＣＩインタフェ
ース１５２はターゲットレディＴＲＤＹ＃信号線をドラ
イブすることによってそのリードサイクルに応答する。
この場合、その応答タイミングは常に一定では無く、Ｄ
ＭＡＣステータスレジスタに対するリードサイクルの場
合とそれ以外の場合とでタイミングが異なっている。

【０１１３】すなわち、ＤＭＡＣステータスレジスタに
対するリードサイクルの場合は、ＤＭＡシリアルチャネ
ルプロトコルによるディレイを考慮してターゲットレデ
ィＴＲＤＹ＃信号線のドライブタイミングが、他のリー
ドサイクルよりも遅らされる。ターゲットレディＴＲＤ
Ｙ＃信号線がドライブされるまでは、リードサイクルを
開始したイニシエータとＰＣＩ／ＩＳＡブリッジ装置１
５間のデータ転送は実行されない。このため、たとえ拡
張デバイスからのＤＲＥＱがステータスレジスタに反映
される前にそのステータスレジスタに対するリードサイ
クルが開始されたとしても、それによってＣＰＵ１１が
ＤＭＡ転送の状態を誤認識するといった事態の発生を防
止できる。したがって、信頼性の高いＤＭＡシリアルチ
ャネルプロトコルを実現できる。

【０１１４】

【発明の効果】以上説明したように、この発明によれ
ば、拡張デバイスからのＤＲＥＱがステータスレジスタ
に反映される前にそのステータスレジスタに対するリー
ドサイクルが開始されても、それによってＣＰＵがＤＭ
Ａ転送の状態を誤認識するといった事態の発生を防止で
きるようになり、信頼性の高いＤＭＡ転送処理を実現す
ることが可能となる。

【図面の簡単な説明】

【図１】この発明の一実施形態に係るポータブルコンピ
ュータのシステム構成を示すブロック図。

【図２】同実施形態のシステムに設けられたＤＭＡＣコ
アの構成を示すブロック図。

【図３】図２のＤＭＡＣコアを構成するユニット間の接
続関係を示すブロック図。

【図４】同実施形態のシステムに設けられたＤＳ−ＰＣ
Ｉ／ＩＳＡブリッジ装置の構成を示すブロック図。

【図５】同実施形態のシステムに設けられたＰＣＩ−Ｉ
ＳＡブリッジ装置内のデコーダとＰＣＩインタフェース
との接続関係を示すブロック図。

【図６】同実施形態のシステムに設けられたＰＣＩ−Ｉ
ＳＡブリッジ装置の状態遷移の様子を示す図。

【図７】同実施形態のシステムに設けられたＰＣＩ−Ｉ
ＳＡブリッジ装置によって実行されるステータスレジス
タリードサイクルに対する応答動作を説明するタイミン
グチャート。

【図８】ＤＭＡシリアルチャネルプロトコルを採用する
ために必要となると予想されるポータブルコンピュータ
のシステム構成例を示すブロック図。

【図９】ＤＭＡシリアルチャネルプロトコルを採用した
場合に発生すると予想される問題点を説明するためのタ
イミングチャート。

【符号の説明】

１…プロセッサバス、２…内部ＰＣＩバス、３…内部Ｉ
ＳＡバス、４…外部ＰＣＩバス、５…外部ＩＳＡバス、
１１…ＣＰＵ、１２…ホスト／ＰＣＩブリッジ装置、１
３…システムメモリ、１４…内部ＰＣＩバス上のＰＣＩ
マスタデバイス、１５…内部ＰＣＩ−ＩＳＡブリッジ装
置、１６…ＰＣＩ−ＤＳブリッジ装置、１７…ＰＣカー
ドコントローラ、２０…ＤＳ−ＰＣＩ／ＩＳＡブリッジ
装置、１５２…ＰＣＩインタフェース、１５３…内部デ
コーダ、１５６…ＤＭＡＣコア、１５２１…ＩＳＡ Ｄ
ＭＡＣ、１５２２…バスリクエストおよびグラントマネ
ージャ（ＲＧＭ）、１５２３…内部ＩＳＡ ＤＭＡルー
タ（ＩＩＤＲ）。

Claims (3)

【特許請求の範囲】
1. 【請求項１】 ＰＣＩバスとＩＳＡバスとを繋ぐＰＣＩ
   ／ＩＳＡブリッジ装置と、 このＰＣＩ／ＩＳＡブリッジ装置内に設けられ、各種Ｉ
   ／Ｏデバイスからの要求に応じて直接メモリアクセス
   （ＤＭＡ）を実行するＤＭＡコントローラと、 前記ＰＣＩバスに接続されたＰＣＩバスマスタであっ
   て、拡張Ｉ／Ｏデバイスそれぞれから出力される複数の
   ＤＭＡ要求信号（ＤＲＥＱ）の状態をシリアル情報に変
   換し、そのシリアル情報を、そのＰＣＩバスマスタに割
   り当てられているバスアクセス要求信号（ＲＥＱ＃）線
   を利用したシリアル転送サイクルによって前記ＤＭＡコ
   ントローラに送信するＰＣＩバスマスタと、 前記ＰＣＩ／ＩＳＡブリッジ装置内に設けられ、前記バ
   スアクセス要求信号（ＲＥＱ＃）線を利用したシリアル
   転送サイクルによって送信されたシリアル情報を、前記
   ＤＭＡコントローラに入力するための複数のＤＭＡ要求
   信号（ＤＲＥＱ）に変換するシリアル／パラレル変換手
   段と、 前記ＤＭＡコントローラに入力される複数のＤＭＡ要求
   信号（ＤＲＥＱ）それぞれの状態を示すステータス情報
   がセットされるステータスレジスタとを具備し、 前記ＰＣＩ／ＩＳＡブリッジ装置は、 前記ＰＣＩバス上で実行されるリードサイクルが前記ス
   テータスレジスタの内容をリードするためのリードサイ
   クルか否かを検出するデコード手段と、 前記ＰＣＩバス上で実行されるリードサイクルによって
   前記ＰＣＩ／ＩＳＡブリッジ装置がアドレス指定された
   時、前記ＰＣＩバス上に定義されたターゲットレディー
   信号線（ＴＲＤＹ＃）をドライブして前記リードサイク
   ルに応答するＰＣＩインタフェース手段であって、前記
   ＰＣＩバス上の現在のリードサイクルが前記ステータス
   レジスタの内容をリードするためのリードサイクルであ
   ることが前記デコード手段によって検出された時、その
   リードサイクルに対する応答タイミングが前記ステータ
   スレジスタ以外の他のデバイスがアクセスされる場合の
   応答タイミングよりも遅延されるように、前記ターゲッ
   トレディー信号線（ＴＲＤＹ＃）をドライブするタイミ
   ングに所定のウエイト期間を挿入するＰＣＩインタフェ
   ース手段とを具備することを特徴とするコンピュータシ
   ステム。
2. 【請求項２】 前記ステータスレジスタは前記ＤＭＡコ
   ントローラのＤＭＡチャネル毎に設けられ、各ステータ
   スレジスタには、ＤＭＡ要求信号（ＤＲＥＱ）の状態と
   転送終了（ＴＣ）の有無を示すステータス情報が含まれ
   ていることを特徴とする請求項１記載のコンピュータシ
   ステム。
3. 【請求項３】 プログラム可能に構成され、前記ターゲ
   ットレディー信号線（ＴＲＤＹ＃）をドライブするタイ
   ミングを遅延させるためのウエイト期間を規定するウエ
   イト情報がセットされるレジスタをさらに具備し、 前記ＰＣＩインタフェース手段は、前記ウエイト情報に
   よって規定される時間だけ、前記ターゲットレディー信
   号線（ＴＲＤＹ＃）のドライブタイミングを遅延させる
   ことを特徴とする請求項１記載のコンピュータシステ
   ム。