JPH05182476A - 不揮発性半導体メモリ - Google Patents
不揮発性半導体メモリInfo
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- JPH05182476A JPH05182476A JP4144168A JP14416892A JPH05182476A JP H05182476 A JPH05182476 A JP H05182476A JP 4144168 A JP4144168 A JP 4144168A JP 14416892 A JP14416892 A JP 14416892A JP H05182476 A JPH05182476 A JP H05182476A
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- Japan
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- writing
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Abstract
(57)【要約】
【目的】１つのメモリセルに複数ビットのデータを記憶
した不揮発性半導体メモリの歩留向上、回路の簡単化。 【構成】不揮発性半導体メモリセルと、このメモリセル
にデータを書き込む手段と、前記メモリセルに記憶され
ているデータを読み出す手段と、前記メモリセルのしき
い値電圧を、前記読み出されたデータにより生じる、前
記メモリセルと負荷素子との接続点の電圧から検知し、
またデータ書き込みとデータ読み出しに兼用するセンス
アンプと、このセンスアンプの論理出力をもとに、前記
メモリセルに設定すべきしきい値電圧が得られるまで、
前記データの書き込みと前記データの読み出しを繰り返
す論理制御回路とを具備したことを特徴とする。
した不揮発性半導体メモリの歩留向上、回路の簡単化。 【構成】不揮発性半導体メモリセルと、このメモリセル
にデータを書き込む手段と、前記メモリセルに記憶され
ているデータを読み出す手段と、前記メモリセルのしき
い値電圧を、前記読み出されたデータにより生じる、前
記メモリセルと負荷素子との接続点の電圧から検知し、
またデータ書き込みとデータ読み出しに兼用するセンス
アンプと、このセンスアンプの論理出力をもとに、前記
メモリセルに設定すべきしきい値電圧が得られるまで、
前記データの書き込みと前記データの読み出しを繰り返
す論理制御回路とを具備したことを特徴とする。
Description
【０００１】
【産業上の利用分野】本発明は、１メモリセルに複数ビ
ット分のデータを有する不揮発性半導体メモリに関す
る。
ット分のデータを有する不揮発性半導体メモリに関す
る。
【０００２】
【従来の技術】従来、半導体メモリ特にＲＯＭ（Ｒｅａ
ｄ Ｏｎｌｙ Ｍｅｍｏｒｙ）においては、例えばメモ
リセルのしきい値電圧を４種に区別することにより、１
セルに２ビット分のデータを記憶する方式のものが提案
されている。これは、１セルに２ビット分のデータを記
憶することにより、セルの占有面積を半分にできるとい
う利点がある。２ビット分のデータは“０”、“０”；
“１”、“０”；“０”、“１”；“１”、“１”の４
つの組み合わせがあるが、これをそのしきい値電圧に対
応させ、そのメモリセルが選択されたときのデータ線の
電位により、４つのデータのどれかを区別し、２ビット
分のデータを読み出すものである。
ｄ Ｏｎｌｙ Ｍｅｍｏｒｙ）においては、例えばメモ
リセルのしきい値電圧を４種に区別することにより、１
セルに２ビット分のデータを記憶する方式のものが提案
されている。これは、１セルに２ビット分のデータを記
憶することにより、セルの占有面積を半分にできるとい
う利点がある。２ビット分のデータは“０”、“０”；
“１”、“０”；“０”、“１”；“１”、“１”の４
つの組み合わせがあるが、これをそのしきい値電圧に対
応させ、そのメモリセルが選択されたときのデータ線の
電位により、４つのデータのどれかを区別し、２ビット
分のデータを読み出すものである。
【０００３】しかしながら従来、メモリセルのしきい値
電圧コントロールは、ゲート電圧やドレイン電圧を変え
ることによりなされていた。このためこの方法では、セ
ルのゲート長のばらつきとか、酸化膜の膜厚のばらつき
などから、しきい値電圧をコントロールすることが難し
く、同一の電圧条件で書き込みを行っても、しきい値電
圧は同一にはならずにばらついてしまい、歩留低下の原
因となるものである。
電圧コントロールは、ゲート電圧やドレイン電圧を変え
ることによりなされていた。このためこの方法では、セ
ルのゲート長のばらつきとか、酸化膜の膜厚のばらつき
などから、しきい値電圧をコントロールすることが難し
く、同一の電圧条件で書き込みを行っても、しきい値電
圧は同一にはならずにばらついてしまい、歩留低下の原
因となるものである。
【０００４】
【発明が解決しようとする課題】本発明は上記実情に鑑
みてなされたもので、１つのメモリセルのしきい値に重
みをつけ、複数ビット分のデータを記憶する不揮発性メ
モリにおいて、メモリセルのしきい値のコントロールを
容易化できる不揮発性半導体メモリを提供しようとする
ものである。
みてなされたもので、１つのメモリセルのしきい値に重
みをつけ、複数ビット分のデータを記憶する不揮発性メ
モリにおいて、メモリセルのしきい値のコントロールを
容易化できる不揮発性半導体メモリを提供しようとする
ものである。
【０００５】
【課題を解決するための手段と作用】本発明は、不揮発
性半導体メモリセルと、このメモリセルにデータを書き
込む手段と、前記メモリセルに記憶されているデータを
読み出す手段と、前記メモリセルのしきい値電圧を、前
記読み出されたデータにより生じる、前記メモリセルと
負荷素子との接続点の電圧から検知し、またデータ書き
込みとデータ読み出しに兼用するセンスアンプと、この
センスアンプの論理出力をもとに、前記メモリセルに設
定すべきしきい値電圧が得られるまで、前記データの書
き込みと前記データの読み出しを繰り返す論理制御回路
とを具備したことを特徴とする。
性半導体メモリセルと、このメモリセルにデータを書き
込む手段と、前記メモリセルに記憶されているデータを
読み出す手段と、前記メモリセルのしきい値電圧を、前
記読み出されたデータにより生じる、前記メモリセルと
負荷素子との接続点の電圧から検知し、またデータ書き
込みとデータ読み出しに兼用するセンスアンプと、この
センスアンプの論理出力をもとに、前記メモリセルに設
定すべきしきい値電圧が得られるまで、前記データの書
き込みと前記データの読み出しを繰り返す論理制御回路
とを具備したことを特徴とする。
【０００６】即ち本発明は、上記目的を達成するため
に、１メモリセルの設定すべきしきい値電圧の大きさに
応じて入力データを設定し、書き込まれたしきい値電圧
に応じた複数ビットの出力をフィードバックして、出力
の複数ビットと入力データの複数ビットが互いに一致す
るまでメモリセルのしきい値を変化させるようにしたも
のである。
に、１メモリセルの設定すべきしきい値電圧の大きさに
応じて入力データを設定し、書き込まれたしきい値電圧
に応じた複数ビットの出力をフィードバックして、出力
の複数ビットと入力データの複数ビットが互いに一致す
るまでメモリセルのしきい値を変化させるようにしたも
のである。
【０００７】
【実施例】以下図面を参照して本発明の一実施例を説明
する。図１において１は書き込み入力データＤｉｎ０、
Ｄｉｎ１が供給されるアンド回路、２はトランジスタ３
を制御して高電圧Ｖｐ（約２０Ｖ）をａ点に供給するノ
ア回路、４はフリップフロップ、５はインバータ、６は
ナンド回路、７、８は前記入力データと後述の出力デー
タを比較する比較器、９はカラム選択用トランジスタ、
１０は書込みにより電子が注入されしきい値電圧が変わ
るメモリセル、１１、１２はメモリセル１０のドレイン
電圧を下げてデータ読み出し時の誤書き込みを防止する
トランジスタ、１３は負荷トランジスタ、１４〜１６は
基準電圧Ｃ1 〜Ｃ3 （Ｃ1 ＞Ｃ2 ＞Ｃ3 ）とトランジス
タ１２を介したａ点電圧を入力とするセンスアンプ、１
７は該アンプ出力Ｄ1 〜Ｄ3 を入力としこれをもとに作
成した出力Ｄｏｕｔ０、Ｄｏｕｔ１を導出する変換回路
で、出力Ｄｏｕｔ０とＤｏｕｔ１は比較器７と８にフィ
ートバックされている。
する。図１において１は書き込み入力データＤｉｎ０、
Ｄｉｎ１が供給されるアンド回路、２はトランジスタ３
を制御して高電圧Ｖｐ（約２０Ｖ）をａ点に供給するノ
ア回路、４はフリップフロップ、５はインバータ、６は
ナンド回路、７、８は前記入力データと後述の出力デー
タを比較する比較器、９はカラム選択用トランジスタ、
１０は書込みにより電子が注入されしきい値電圧が変わ
るメモリセル、１１、１２はメモリセル１０のドレイン
電圧を下げてデータ読み出し時の誤書き込みを防止する
トランジスタ、１３は負荷トランジスタ、１４〜１６は
基準電圧Ｃ1 〜Ｃ3 （Ｃ1 ＞Ｃ2 ＞Ｃ3 ）とトランジス
タ１２を介したａ点電圧を入力とするセンスアンプ、１
７は該アンプ出力Ｄ1 〜Ｄ3 を入力としこれをもとに作
成した出力Ｄｏｕｔ０、Ｄｏｕｔ１を導出する変換回路
で、出力Ｄｏｕｔ０とＤｏｕｔ１は比較器７と８にフィ
ートバックされている。
【０００８】図１において一点鎖線で囲われた部分１８
は、メモリセルのしきい値電圧によって変化するｂ点の
電位を、Ｃ1 、Ｃ2 、Ｃ3 なる３つの基準電圧レベルと
比較することにより、下記の表１のような２ビットの出
力Ｄｏｕｔ０、Ｄｏｕｔ１の４種の組み合わせの１つを
出す回路である。
は、メモリセルのしきい値電圧によって変化するｂ点の
電位を、Ｃ1 、Ｃ2 、Ｃ3 なる３つの基準電圧レベルと
比較することにより、下記の表１のような２ビットの出
力Ｄｏｕｔ０、Ｄｏｕｔ１の４種の組み合わせの１つを
出す回路である。
【０００９】
【表１】
【００１０】また図１の回路においてＤｉｎ０＝
“１”、Ｄｉｎ１＝“１”のとき非書き込み状態、Ｄｉ
ｎ０、Ｄｉｎ１のいずれかが“０”または共に“０”で
あれば、書き込みが行われる。
“１”、Ｄｉｎ１＝“１”のとき非書き込み状態、Ｄｉ
ｎ０、Ｄｉｎ１のいずれかが“０”または共に“０”で
あれば、書き込みが行われる。
【００１１】しかして、入力データＤｉｎ０、Ｄｉｎ１
の値が書き込み状態であるときに、図２の信号／ＰＧＭ
（図ではＰＧＭの真上にバーがある）が“０”
（“Ｌ”）になると、リセット信号Ｒｅｓｅｔが“１”
（“Ｈ”）となって、信号Ｓが“０”となる。このとき
信号／Ｗｒｉｔｅ（図ではＷｒｉｔｅの真上にバーがあ
る）が“０”ならば、トランジスタ３がオン状態で書き
込み（プログラム）が行われる。
の値が書き込み状態であるときに、図２の信号／ＰＧＭ
（図ではＰＧＭの真上にバーがある）が“０”
（“Ｌ”）になると、リセット信号Ｒｅｓｅｔが“１”
（“Ｈ”）となって、信号Ｓが“０”となる。このとき
信号／Ｗｒｉｔｅ（図ではＷｒｉｔｅの真上にバーがあ
る）が“０”ならば、トランジスタ３がオン状態で書き
込み（プログラム）が行われる。
【００１２】次に信号ｒｅａｄが“１”（読み出し状
態）になると、ノア回路２の出力は、信号／Ｗｒｉｔｅ
は“１”で、“０”となり、書き込みは行われない。こ
の読み出し状態では、ｂ点に、前記書き込まれた値に応
じた電圧が出ているので、その値に応じて出力Ｄ1 、Ｄ
2 、Ｄ3 の値が決まり、出力Ｄｏｕｔ０、Ｄｏｕｔ１も
決まる。この値をフィードバックして比較器７、８で入
力データＤｉｎ０、Ｄｉｎ１と比較してみる。該比較器
で両入力が一致していれば、読み出し時に信号Ｓが
“１”となって書き込みが中止になり、その後信号／Ｗ
ｒｉｔｅが“０”になっても書き込みは行われない。
態）になると、ノア回路２の出力は、信号／Ｗｒｉｔｅ
は“１”で、“０”となり、書き込みは行われない。こ
の読み出し状態では、ｂ点に、前記書き込まれた値に応
じた電圧が出ているので、その値に応じて出力Ｄ1 、Ｄ
2 、Ｄ3 の値が決まり、出力Ｄｏｕｔ０、Ｄｏｕｔ１も
決まる。この値をフィードバックして比較器７、８で入
力データＤｉｎ０、Ｄｉｎ１と比較してみる。該比較器
で両入力が一致していれば、読み出し時に信号Ｓが
“１”となって書き込みが中止になり、その後信号／Ｗ
ｒｉｔｅが“０”になっても書き込みは行われない。
【００１３】一方、比較器７、８でそれぞれ両入力が一
致してなければ、信号Ｓはそのままで、次の信号／Ｗｒ
ｉｔｅが“０”のときにトランジスタ３をオン状態にし
て書き込みを行い、この書き込み結果のデータをフィー
ドバックして比較器７、８でそれぞれ両入力を比較す
る。そしてこれら両入力が一致していれば書き込みを中
止し、一致していなければ、上記同様の過程で一致する
まで書き込みが行われる。 このようにわずかの書き込
みを行い、順次読み出すことにより、メモリセルのしき
い値のコントロールが容易に行えるようにしたものであ
る。
致してなければ、信号Ｓはそのままで、次の信号／Ｗｒ
ｉｔｅが“０”のときにトランジスタ３をオン状態にし
て書き込みを行い、この書き込み結果のデータをフィー
ドバックして比較器７、８でそれぞれ両入力を比較す
る。そしてこれら両入力が一致していれば書き込みを中
止し、一致していなければ、上記同様の過程で一致する
まで書き込みが行われる。 このようにわずかの書き込
みを行い、順次読み出すことにより、メモリセルのしき
い値のコントロールが容易に行えるようにしたものであ
る。
【００１４】また上記データの読み出しは、メモリセル
１０に対する負荷トランジスタ１３が接続されているｂ
点の電圧と基準電圧Ｃ1 〜Ｃ3 とをセンスアンプ１４〜
１６で比較することにより行い、その電圧値の大小関係
に応じてセンスアンプの出力Ｄ1 〜Ｄ3 の論理の“０”
と“１”とが決定される。そしてこれらセンスアンプ１
４〜１６は、上記データ書き込み時に用いているもの
の、その時データ読み出しをも行うものだから、通常の
データ読み出し時に用いるセンスアンプとしても兼用で
きるという利点がある。しかもセンスアンプの出力Ｄ1
〜Ｄ3 以降の処理は、論理回路で処理できるため、回路
的に複雑にならないという利点がある。
１０に対する負荷トランジスタ１３が接続されているｂ
点の電圧と基準電圧Ｃ1 〜Ｃ3 とをセンスアンプ１４〜
１６で比較することにより行い、その電圧値の大小関係
に応じてセンスアンプの出力Ｄ1 〜Ｄ3 の論理の“０”
と“１”とが決定される。そしてこれらセンスアンプ１
４〜１６は、上記データ書き込み時に用いているもの
の、その時データ読み出しをも行うものだから、通常の
データ読み出し時に用いるセンスアンプとしても兼用で
きるという利点がある。しかもセンスアンプの出力Ｄ1
〜Ｄ3 以降の処理は、論理回路で処理できるため、回路
的に複雑にならないという利点がある。
【００１５】即ち上記構成においては、メモリセルのし
きい値電圧の上昇具合のチェックを、基準電圧Ｃ1 〜Ｃ
3 とセンスアンプ１４〜１６を用いる通常の読み出し方
式と同じ方法で行うようにしているため、通常の読み出
し回路も兼用でき、しかも回路的に複雑にならないとい
う利点がある。
きい値電圧の上昇具合のチェックを、基準電圧Ｃ1 〜Ｃ
3 とセンスアンプ１４〜１６を用いる通常の読み出し方
式と同じ方法で行うようにしているため、通常の読み出
し回路も兼用でき、しかも回路的に複雑にならないとい
う利点がある。
【００１６】なお本発明は上記実施例に限定されるもの
ではなく、種々の応用が可能である。例えば実施例で
は、メモリセルのしきい値電圧を４種に区別して、１つ
のメモリセルに２ビット分のデータを記憶したが、例え
ばしきい値電圧を８種に区別すれば、１メモリセルに３
ビット分のデータを記憶できる。また実施例では、出力
２ビット分を１つのメモリセルに記憶するようにした
が、２つのアドレス分のデータを１つのメモリセルに記
憶するようにしてもよい。
ではなく、種々の応用が可能である。例えば実施例で
は、メモリセルのしきい値電圧を４種に区別して、１つ
のメモリセルに２ビット分のデータを記憶したが、例え
ばしきい値電圧を８種に区別すれば、１メモリセルに３
ビット分のデータを記憶できる。また実施例では、出力
２ビット分を１つのメモリセルに記憶するようにした
が、２つのアドレス分のデータを１つのメモリセルに記
憶するようにしてもよい。
【００１７】
【発明の効果】以上説明したごとく本発明によれば、１
つのメモリセルのしきい値に重みをつけ、複数ビット分
のデータを記憶してメモリセルの占有面積を縮小化する
不揮発性メモリにおいて、書き込み信号と読み出し信号
により、メモリセルへの書き込み量を順次読み出してモ
ニタし、複数種のしきい値のうちのどれか１つに制御性
よく設定できるため、歩留が向上する。また、メモリセ
ルのしきい値電圧の上昇具合のチェックを、基準電圧と
センスアンプを用いる通常の読み出し方式と同じ方法で
行うようにしているため、読み出し回路も兼用でき、し
かも回路的に複雑にならないという利点がある。
つのメモリセルのしきい値に重みをつけ、複数ビット分
のデータを記憶してメモリセルの占有面積を縮小化する
不揮発性メモリにおいて、書き込み信号と読み出し信号
により、メモリセルへの書き込み量を順次読み出してモ
ニタし、複数種のしきい値のうちのどれか１つに制御性
よく設定できるため、歩留が向上する。また、メモリセ
ルのしきい値電圧の上昇具合のチェックを、基準電圧と
センスアンプを用いる通常の読み出し方式と同じ方法で
行うようにしているため、読み出し回路も兼用でき、し
かも回路的に複雑にならないという利点がある。
【図１】本発明の一実施例の構成図。
【図２】同構成の動作を示すタイミングチャート。
１、６…アンド回路、２…ノア回路、３、９〜１３…ト
ランジスタ、４フリップフロップ、６…ナンド回路、
７、８…比較器、１４〜１６…センスアンプ、１７…変
換回路。
ランジスタ、４フリップフロップ、６…ナンド回路、
７、８…比較器、１４〜１６…センスアンプ、１７…変
換回路。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 29/792
Claims (2)
- 【請求項１】不揮発性半導体メモリセルと、このメモリ
セルにデータを書き込む手段と、前記メモリセルに記憶
されているデータを読み出す手段と、前記メモリセルの
しきい値電圧を、前記読み出されたデータにより生じ
る、前記メモリセルと負荷素子との接続点の電圧から検
知し、またデータ書き込みとデータ読み出しに兼用する
センスアンプと、このセンスアンプの論理出力をもと
に、前記メモリセルに設定すべきしきい値電圧が得られ
るまで、前記データの書き込みと前記データの読み出し
を繰り返す論理制御回路とを具備したことを特徴とする
不揮発性半導体メモリ。 - 【請求項２】前記不揮発性半導体メモリセルは、電子の
注入に応じてしきい値電圧が決められるものである請求
項１に記載の不揮発性半導体メモリ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4144168A JP2502008B2 (ja) | 1992-06-04 | 1992-06-04 | 不揮発性半導体メモリ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4144168A JP2502008B2 (ja) | 1992-06-04 | 1992-06-04 | 不揮発性半導体メモリ |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57227760A Division JPS59121696A (ja) | 1982-12-28 | 1982-12-28 | 不揮発性半導体メモリ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05182476A true JPH05182476A (ja) | 1993-07-23 |
| JP2502008B2 JP2502008B2 (ja) | 1996-05-29 |
Family
ID=15355785
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4144168A Expired - Lifetime JP2502008B2 (ja) | 1992-06-04 | 1992-06-04 | 不揮発性半導体メモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2502008B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| USRE41019E1 (en) | 1993-09-21 | 2009-12-01 | Kabushiki Kaisha Toshiba | Multi-state EEPROM having write-verify control circuit |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3159105B2 (ja) | 1997-02-21 | 2001-04-23 | 日本電気株式会社 | 不揮発性半導体記憶装置及びその書込方法 |
Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5028737A (ja) * | 1973-07-13 | 1975-03-24 | ||
| JPS5290249A (en) * | 1976-01-23 | 1977-07-29 | Agency Of Ind Science & Technol | Non-volatile analog memory |
| JPS5384433A (en) * | 1976-12-29 | 1978-07-25 | Westinghouse Electric Corp | Semiconductor memory |
| JPS542633A (en) * | 1977-06-08 | 1979-01-10 | Mitsubishi Electric Corp | Writing method to nonvoltile memory |
| JPS558696A (en) * | 1978-06-30 | 1980-01-22 | Siemens Ag | Nonnvolatile memory |
| JPS57176598A (en) * | 1981-04-20 | 1982-10-29 | Sanyo Electric Co Ltd | Write-in circuit for non-volatile analog memory |
-
1992
- 1992-06-04 JP JP4144168A patent/JP2502008B2/ja not_active Expired - Lifetime
Patent Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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Cited By (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| USRE41019E1 (en) | 1993-09-21 | 2009-12-01 | Kabushiki Kaisha Toshiba | Multi-state EEPROM having write-verify control circuit |
| USRE41021E1 (en) | 1993-09-21 | 2009-12-01 | Kabushiki Kaisha Toshiba | Multi-state EEPROM having write-verify control circuit |
| USRE41020E1 (en) | 1993-09-21 | 2009-12-01 | Kabushiki Kaisha Toshiba | Multi-state EEPROM having write-verify control circuit |
| USRE41244E1 (en) | 1993-09-21 | 2010-04-20 | Kabushiki Kaisha Toshiba | Multi-state EEPROM having write-verify control circuit |
| USRE41456E1 (en) | 1993-09-21 | 2010-07-27 | Kabushiki Kaisha Toshiba | Multi-state EEPROM having write-verify control circuit |
| USRE41468E1 (en) | 1993-09-21 | 2010-08-03 | Kabushiki Kaisha Toshiba | Multi-state EEPROM having write-verify control circuit |
| USRE41485E1 (en) | 1993-09-21 | 2010-08-10 | Kabushiki Kaisha Toshiba | Multi-state EEPROM having write-verify control circuit |
| USRE41950E1 (en) | 1993-09-21 | 2010-11-23 | Kabushiki Kaisha Toshiba | Multi-state EEPROM having write-verify control circuit |
| USRE41969E1 (en) | 1993-09-21 | 2010-11-30 | Kabushiki Kaisha Toshiba | Multi-state EEPROM having write-verify control circuit |
| USRE42120E1 (en) | 1993-09-21 | 2011-02-08 | Kabushiki Kaisha Toshiba | Multi-state EEPROM having write-verify control circuit |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2502008B2 (ja) | 1996-05-29 |
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