JPH05183094A - 半導体集積回路 - Google Patents
半導体集積回路Info
- Publication number
- JPH05183094A JPH05183094A JP4000061A JP6192A JPH05183094A JP H05183094 A JPH05183094 A JP H05183094A JP 4000061 A JP4000061 A JP 4000061A JP 6192 A JP6192 A JP 6192A JP H05183094 A JPH05183094 A JP H05183094A
- Authority
- JP
- Japan
- Prior art keywords
- semiconductor integrated
- electrode terminal
- integrated circuit
- wiring
- circuit board
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
Classifications
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K1/00—Printed circuits
- H05K1/18—Printed circuits structurally associated with non-printed electric components
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W90/00—Package configurations
- H10W90/701—Package configurations characterised by the relative positions of pads or connectors relative to package parts
- H10W90/751—Package configurations characterised by the relative positions of pads or connectors relative to package parts of bond wires
- H10W90/756—Package configurations characterised by the relative positions of pads or connectors relative to package parts of bond wires between a chip and a stacked lead frame, conducting package substrate or heat sink
Landscapes
- Lead Frames For Integrated Circuits (AREA)
Abstract
(57)【要約】
【目的】半導体集積回路パッケージ同志を直接連結可能
にして、回路基板上の配線を経由することによるノイズ
の発生や信号伝搬の遅延を低減させる。 【構成】ＩＣチップ３を搭載したパッケージ本体１の外
部リード４を設けた側面以外の対向する側面の一方に凸
部６と電極端子２ａを設け、他方に凹部７と電極端子２
ｂを設けることにより、パッケージ同志を連結可能と
し、回路基板の配線を介することなく半導体集積回路相
互間の信号を直接送受できるようにしてノイズの低減や
信号の遅延防止を実現させる。
にして、回路基板上の配線を経由することによるノイズ
の発生や信号伝搬の遅延を低減させる。 【構成】ＩＣチップ３を搭載したパッケージ本体１の外
部リード４を設けた側面以外の対向する側面の一方に凸
部６と電極端子２ａを設け、他方に凹部７と電極端子２
ｂを設けることにより、パッケージ同志を連結可能と
し、回路基板の配線を介することなく半導体集積回路相
互間の信号を直接送受できるようにしてノイズの低減や
信号の遅延防止を実現させる。
Description
【０００１】
【産業上の利用分野】本発明は半導体集積回路に関し、
特にパッケージに関する。
特にパッケージに関する。
【０００２】
【従来の技術】従来の半導体集積回路は図５に示すよう
に、ＩＣチップを搭載して封止したパッケージ本体１の
側面より外部に導出した外部リード４と回路基板８の上
に設けた配線９とを半田付けすることによって接続する
か、あるいは半導体集積回路パッケージをＩＣソケット
に挿入し、そのＩＣソケットの電極を回路基板８上の配
線９と半田付けすることによって接続し、半導体集積回
路相互間の信号を配線９を介して授受していた。
に、ＩＣチップを搭載して封止したパッケージ本体１の
側面より外部に導出した外部リード４と回路基板８の上
に設けた配線９とを半田付けすることによって接続する
か、あるいは半導体集積回路パッケージをＩＣソケット
に挿入し、そのＩＣソケットの電極を回路基板８上の配
線９と半田付けすることによって接続し、半導体集積回
路相互間の信号を配線９を介して授受していた。
【０００３】
【発明が解決しようとする課題】この従来の半導体集積
回路は、回路基板上に実装し、回路基板上の配線を経由
して半導体集積回路相互間の信号線を接続しているため
に配線も長く配線面積を多く取らなければならず、配線
の容量・抵抗によるノイズの発生や信号伝搬の遅延を生
じるという問題があった。
回路は、回路基板上に実装し、回路基板上の配線を経由
して半導体集積回路相互間の信号線を接続しているため
に配線も長く配線面積を多く取らなければならず、配線
の容量・抵抗によるノイズの発生や信号伝搬の遅延を生
じるという問題があった。
【０００４】
【課題を解決するための手段】本発明の半導体集積回路
は、ＩＣチップを封止したパッケージ本体と、前記ＩＣ
チップと電気的に接続して前記パッケージの側面より外
部に導出した外部リードを有する半導体集積回路におい
て、前記ＩＣチップと電気的に接続し且つ前記外部リー
ドが導出された側面以外の互に対向する一対の側面の一
方に設けた雄型の電極端子と、前記対向する側面の他方
に設けて前記雄型の電極端子に対応する雌型の電極端子
とを備えて構成される。
は、ＩＣチップを封止したパッケージ本体と、前記ＩＣ
チップと電気的に接続して前記パッケージの側面より外
部に導出した外部リードを有する半導体集積回路におい
て、前記ＩＣチップと電気的に接続し且つ前記外部リー
ドが導出された側面以外の互に対向する一対の側面の一
方に設けた雄型の電極端子と、前記対向する側面の他方
に設けて前記雄型の電極端子に対応する雌型の電極端子
とを備えて構成される。
【０００５】
【実施例】次に、本発明について図面を参照して説明す
る。
る。
【０００６】図１は本発明の第１の実施例を示す斜視
図、図２は図１の模式的断面図である。
図、図２は図１の模式的断面図である。
【０００７】図１及び図２に示すように、ＩＣチップ３
を搭載してボンディング線５により外部リード４に電極
的に接続し、且つ封止したパッケージ本体１の外部リー
ド４が導出された側面以外の互に対向する一対の側面の
一方に突出した凸部６にＩＣチップ３と電気的に接続し
た電極端子２ａを有する雄型の電極を設け、一対の側面
の他方に凸部６と対応する形状の凹部７にＩＣチップ３
と電気的に接続した電極端子２ｂを有する雌型の電極を
設けて構成され、凸部６又は凹部７に他のパッケージの
凹部又は凸部を嵌込むことによりパッケージ間のＩＣチ
ップ同志を電気的に接続することができる。
を搭載してボンディング線５により外部リード４に電極
的に接続し、且つ封止したパッケージ本体１の外部リー
ド４が導出された側面以外の互に対向する一対の側面の
一方に突出した凸部６にＩＣチップ３と電気的に接続し
た電極端子２ａを有する雄型の電極を設け、一対の側面
の他方に凸部６と対応する形状の凹部７にＩＣチップ３
と電気的に接続した電極端子２ｂを有する雌型の電極を
設けて構成され、凸部６又は凹部７に他のパッケージの
凹部又は凸部を嵌込むことによりパッケージ間のＩＣチ
ップ同志を電気的に接続することができる。
【０００８】このように、本実施例では、パッケージの
側面に設けた凹部と凸部を嵌合させることにより、複数
の半導体集積回路を互に接続することができ、回路基板
の配線を経由することなく連結された半導体集積回路の
間を信号が直接伝搬することができ、回路基板の配線を
経由させることにより生ずるノイズを低減させ、且つ信
号伝搬速度の低下を防ぐことができる。また、本実施例
により回路基板上の配線数を低減でき、回路基板の実装
密度を向上させ、装置の小型化が実現できる利点があ
る。
側面に設けた凹部と凸部を嵌合させることにより、複数
の半導体集積回路を互に接続することができ、回路基板
の配線を経由することなく連結された半導体集積回路の
間を信号が直接伝搬することができ、回路基板の配線を
経由させることにより生ずるノイズを低減させ、且つ信
号伝搬速度の低下を防ぐことができる。また、本実施例
により回路基板上の配線数を低減でき、回路基板の実装
密度を向上させ、装置の小型化が実現できる利点があ
る。
【０００９】図３は本発明の第２の実施例を示す斜視
図、図４は図３の模式的断面図である。
図、図４は図３の模式的断面図である。
【００１０】図３及び図４は示すように、パッケージ本
体１の外部リード４が導出された以外の対向する側面の
一方に突出した雄型の電極端子２ｃと、対向する側面の
他方に電極端子２ｃに相当する電極端子を挿入可能な雌
型の電極端子２ｄとを設けた以外は第１の実施例と同様
の構成を有している。
体１の外部リード４が導出された以外の対向する側面の
一方に突出した雄型の電極端子２ｃと、対向する側面の
他方に電極端子２ｃに相当する電極端子を挿入可能な雌
型の電極端子２ｄとを設けた以外は第１の実施例と同様
の構成を有している。
【００１１】このように本発明は、メインプロセッサを
構成するＩＣとコープロセッサを構成するＩＣとを接続
する場合に適用したり、多数のメモリＩＣを接続する場
合に適用することにより、特に誤動作や信号伝播スピー
ドの低下を防ぐことができ、顕著な特性向上を実現でき
る利点がある。
構成するＩＣとコープロセッサを構成するＩＣとを接続
する場合に適用したり、多数のメモリＩＣを接続する場
合に適用することにより、特に誤動作や信号伝播スピー
ドの低下を防ぐことができ、顕著な特性向上を実現でき
る利点がある。
【００１２】
【発明の効果】以上説明したように本発明は、パッケー
ジの側面に雄型の電極端子と雌型の電極端子を設けるこ
とにより、回路基板上の配線を経由することなく、半導
体集積回路を互に直接接続することができ、配線容量や
抵抗を低減して回路基板の配線によるノイズや信号伝搬
の遅延を低減させるという効果を有する。
ジの側面に雄型の電極端子と雌型の電極端子を設けるこ
とにより、回路基板上の配線を経由することなく、半導
体集積回路を互に直接接続することができ、配線容量や
抵抗を低減して回路基板の配線によるノイズや信号伝搬
の遅延を低減させるという効果を有する。
【００１３】また、回路基板の配線を削減することがで
きるので回路基板の実装密度を向上させ、装置の小型化
を実現できるという効果を有する。
きるので回路基板の実装密度を向上させ、装置の小型化
を実現できるという効果を有する。
【図１】本発明の第１の実施例を示す斜視図。
【図２】図１の模式的断面図。
【図３】本発明の第２の実施例を示す斜視図。
【図４】図３の模式的断面図。
【図５】従来の半導体集積回路の一例を説明するための
斜視図。
斜視図。
１ パッケージ本体 ２ａ，２ｂ，２ｃ，２ｄ 電極 ３ ＩＣチップ ４ 外部リード ５ ボンディング線 ６ 凸部 ７ 凹部 ８ 回路基板 ９ 配線
Claims (1)
- 【請求項１】 ＩＣチップを封止したパッケージ本体
と、前記ＩＣチップと電気的に接続して前記パッケージ
の側面より外部に導出した外部リードを有する半導体集
積回路において、前記ＩＣチップと電気的に接続し且つ
前記外部リードが導出された側面以外の互に対向する一
対の側面の一方に設けた雄型の電極端子と、前記対向す
る側面の他方に設けて前記雄型の電極端子に対応する雌
型の電極端子とを備えたことを特徴とする半導体集積回
路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4000061A JPH05183094A (ja) | 1992-01-06 | 1992-01-06 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4000061A JPH05183094A (ja) | 1992-01-06 | 1992-01-06 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05183094A true JPH05183094A (ja) | 1993-07-23 |
Family
ID=11463684
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4000061A Withdrawn JPH05183094A (ja) | 1992-01-06 | 1992-01-06 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05183094A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0622760A1 (en) * | 1993-04-28 | 1994-11-02 | Kabushiki Kaisha Toshiba | External storage device and external storage device unit and method of producing external storage device |
| US5912808A (en) * | 1997-08-11 | 1999-06-15 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor component |
| JP2019169609A (ja) * | 2018-03-23 | 2019-10-03 | 株式会社東芝 | 半導体装置 |
-
1992
- 1992-01-06 JP JP4000061A patent/JPH05183094A/ja not_active Withdrawn
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0622760A1 (en) * | 1993-04-28 | 1994-11-02 | Kabushiki Kaisha Toshiba | External storage device and external storage device unit and method of producing external storage device |
| US5552632A (en) * | 1993-04-28 | 1996-09-03 | Kabushiki Kaisha Toshiba | Plate-shaped external storage device and method of producing the same |
| KR100239261B1 (ko) * | 1993-04-28 | 2000-01-15 | 니시무로 타이죠 | 외부기억장치유닛 |
| US6201295B1 (en) | 1993-04-28 | 2001-03-13 | Kabushiki Kaisha Toshiba | Plate-shaped external storage device and method of producing the same |
| US6274926B1 (en) | 1993-04-28 | 2001-08-14 | Kabushiki Kaisha Toshiba | Plate-shaped external storage device and method of producing the same |
| US5912808A (en) * | 1997-08-11 | 1999-06-15 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor component |
| JP2019169609A (ja) * | 2018-03-23 | 2019-10-03 | 株式会社東芝 | 半導体装置 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US20070048903A1 (en) | Multi-chip package type semiconductor device | |
| US20020000652A1 (en) | Board on chip ball grid array | |
| US9240372B1 (en) | Semiconductor die having lead wires formed over a circuit in a shielded area | |
| KR920001690A (ko) | 수지봉지형 반도체장치 | |
| JP2001156251A (ja) | 半導体装置 | |
| US5550401A (en) | Lead on chip semiconductor device having bus bars and crossing leads | |
| JPH0730059A (ja) | マルチチップモジュール | |
| JPH0342496B2 (ja) | ||
| JPH05183094A (ja) | 半導体集積回路 | |
| US5719748A (en) | Semiconductor package with a bridge for chip area connection | |
| JPH0582582A (ja) | 半導体装置 | |
| JP3150560B2 (ja) | 半導体装置 | |
| JP2533011B2 (ja) | 表面実装型半導体装置 | |
| JP2522182B2 (ja) | 半導体装置 | |
| US20030234434A1 (en) | Semiconductor device | |
| JPH04340265A (ja) | 表面実装型半導体装置 | |
| JPS62206868A (ja) | 電子装置 | |
| KR100363057B1 (ko) | 반도체 장치 | |
| JPS60163442A (ja) | 半導体集積回路装置 | |
| JP2555991B2 (ja) | パッケージ | |
| KR970010677B1 (ko) | 리드프레임 구조 | |
| JPH07130903A (ja) | Ｉｃパッケージ | |
| JPS6022327A (ja) | 半導体装置 | |
| JPH0974167A (ja) | 半導体モジュール | |
| JP2629461B2 (ja) | 樹脂封止形半導体装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19990408 |