JPH05183109A - 静電放電回路 - Google Patents

静電放電回路

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JPH05183109A
JPH05183109A JP4024280A JP2428092A JPH05183109A JP H05183109 A JPH05183109 A JP H05183109A JP 4024280 A JP4024280 A JP 4024280A JP 2428092 A JP2428092 A JP 2428092A JP H05183109 A JPH05183109 A JP H05183109A
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JP
Japan
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diode
transistor
semiconductor integrated
integrated circuit
collector
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JP4024280A
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Tyler A Lowrey
タイラー・エイ・ロウリー
Randal W Chance
ランダル・ダブリュー・チャンス
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Micron Technology Inc
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    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/102—Constructional design considerations for preventing surface leakage or controlling electric field concentration
    • H10D62/103—Constructional design considerations for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse-biased devices
    • H10D62/105—Constructional design considerations for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse-biased devices by having particular doping profiles, shapes or arrangements of PN junctions; by having supplementary regions, e.g. junction termination extension [JTE] 
    • H10D62/108—Constructional design considerations for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse-biased devices by having particular doping profiles, shapes or arrangements of PN junctions; by having supplementary regions, e.g. junction termination extension [JTE]  having localised breakdown regions, e.g. built-in avalanching regions 
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D8/00—Diodes
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D89/00—Aspects of integrated devices not covered by groups H10D84/00 - H10D88/00
    • H10D89/60—Integrated devices comprising arrangements for electrical or thermal protection, e.g. protection circuits against electrostatic discharge [ESD]
    • H10D89/601—Integrated devices comprising arrangements for electrical or thermal protection, e.g. protection circuits against electrostatic discharge [ESD] for devices having insulated gate electrodes, e.g. for IGFETs or IGBTs

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  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Microcomputers (AREA)

Abstract

(57)【要約】 【目的】 本発明は半導体集積回路を静電放電から保護
することを目的とする。 【構成】 本発明においては、静電放電によって生ずる
サージ電圧を分岐するため、集積回路の入力パッド（２
１）にバイポーラトランジスタ（３５）とバイポーラダ
イオード（３６）を接続する。これは、最小の損傷です
むような均一な電流分布で、損傷を受けやすい領域から
過剰な電流を分流させる、コレクタからベースへの最適
な逆バイアス降伏電圧を有するダイオードクランプとバ
イポーラ回路（２５）を利用するものである。電源電圧
ＶSSに正電圧としてかかる静電放電に対するイミュニテ
ィを改善するため、ダイオードと、コレクタ／ベースダ
イオードとして働くトランジスタの逆バイアス降伏電圧
をそれぞれ（３８，３９）の領域で低減させる。この回
路は、最も標準的なＣＭＯＳ製造工程において、他に工
程を付け加えなくても静電放電保護を達成する簡単で低
コストの技術を提供する。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、半導体集積回路（Ｉ
Ｃ）、およびＩＣ内で静電放電（Electrostatic Discha
rge;ESD)によって引き起こされる過剰な電圧のスパイク
によってＩＣが損傷するのを防ぐ回路に関する。この回
路は、ＩＣの入力パッドおよび出力パッドに接続するた
めのものである。
【０００２】
【従来の技術】静電放電は、ＩＣの多くは２５ボルト未
満の電圧で動作するが、静電放電はこの電圧をはるかに
越える電圧をＩＣに与える。損傷は高電圧がＩＣ内で絶
縁障壁を破壊したときに生ずると考えられ、その結果発
生する電流は絶縁物を永久に破壊する。しかし、ＩＣの
動作特性にかかわらず、静電放電によって生ずる高電圧
は、そのような損傷が起こる前に放散されることが好ま
しい。
【０００３】従来は、ＩＣを突発的な静電放電による損
傷から保護するためには、ダイオードとトランジスタを
使って、電流を内部回路の損傷しやすい節点を避けて進
むよう、分流させていた。これらの装置は電源電圧
ＶSS、コレクタ電圧ＶCCまたはこの両方をクランプする
ことができる。実際の使用に当たっては、入力がコレク
タ電圧ＶCCを越えてその先にあるバイアスをかけたダイ
オードドロップを上回るときは、クランプ装置は電源電
圧ＶSSだけに適用するのが望ましい。またこの場合は、
クランプを一つの電源装置だけに接続すればよいため、
その配置にかかる領域を節約できる。さらにこの構成
は、いくつかの手段により偶発的にトリガ信号が発生し
たとき、破壊的なラッチ電流となるおそれのあるＮＰＮ
Ｐサイリスタ構造を除去することができる。電源電圧Ｖ
SSに正電圧の静電放電が生じるときは、電源電圧ＶSSの
みをクランプするだけで、十分静電放電からの保護を達
成することができる。しかし、この条件だとクランプ装
置の破壊を招くような逆バイアス降伏電圧になってしま
うおそれがある。
【０００４】
【発明が解決しようとする課題】本明細書においては、
「ｎ」という記号は、シリコンに負の極性の多数キャリ
アを導入する、ヒ素など価電子が４個を越える原子（第
Ｖ族もしくはこれより高次の族）がドープされたシリコ
ンを指す。一方、「ｐ」という記号は、シリコンに正の
極性の多数キャリアを導入する、ホウ素、リンなど価電
子が４個より少ない原子（第 III族もしくはこれより低
次の族）がドープされたシリコンを指す。多数キャリア
の極性は、また電気伝導の型を決定する。「ｎ」または
「ｐ」に付した「＋」もしくは「−」の上添え記号は、
それぞれドーピング（不純物添加）の程度が多いものと
少ないものを示す。
【０００５】本発明の好ましい態様としてはシリコンを
用いたが、半導体の製造に携わる当業者にはよく理解さ
れることと思うが、本発明はドーピングを行った他の半
導体材料にも適用することができる。「ｎ」は、４より
多い価電子を有する不純物のために生じた、半導体材料
中を動き回る負極性のキャリア（電子）を示す。一方、
「ｐ」は、４より少ない価電子を有する不純物（ドーパ
ント）のために生じた、半導体材料中を動き回る正極性
のキャリア（正孔）を示す。
【０００６】例えば、従来技術には、回路の入力にｐチ
ャネル装置を用いるものがある。しかし、この場合は
「電圧バンピング」として知られる現象による、外部導
入型のラッチ電流の増加が生ずるという欠点がある。も
し入力電圧の増加、もしくは「バンプアップ」が生じる
と、ｐチャネル装置はラッチ電流の増加を引き起こし、
かつもしラッチ電流の増加が多くの電流を消費すると、
このｐチャネル装置は破壊される。
【０００７】ただし、ＩＣを静電放電から保護する場合
でも、この保護のための回路は半導体ダイ中であまり大
きな面積を占めない方が望ましい。また、この保護のた
めの回路は、ＩＣの動作に大きな遅れを生じさせたり、
ＩＣの性能を低下させることがないということが重要で
ある。
【０００８】
【課題を解決するための手段および作用】本発明によれ
ば、ＭＯＳとバイポーラ型ＩＣへの入力において静電放
電による損傷に対する耐性を改善する技術が提供され
る。本発明においては、コレクタからベースに対しての
最適な逆バイアス降伏を有するバイポーラおよびダイオ
ードクランプを利用する。この最適な逆バイアス降伏
は、ＩＣの損傷を最小にするような電流分布で、過剰な
電流を分流させ、損傷を受けやすい領域に過剰な電流を
送るのを阻止する。
【０００９】本発明においては、所望のＩＣ保護を得る
ため、トランジスタおよびダイオードによるクランプを
行う。放電回路の部分は通常のパワー供給と送信には利
用されないため、この放電回路によってＩＣの性能が著
しく低下するということはない。
【００１０】本発明の種々の態様のうち、ｐ形基板を用
いた製品に適用可能なものにおいては、入力パッドと残
りのＩＣ部分からクランプ装置を隔離するため、低抵抗
の抵抗対を用いる。この場合、水平ＮＰＮトランジスタ
は接地され、ＮＰＮトランジスタのベースと垂直ダイオ
ードのカソードが基板に接続される。他方、ｎ形基板を
用いた製品に適用可能なものにおいては、水平ＰＮＰト
ランジスタのエミッタが電源装置電位に接続され、他方
ＰＮＰトランジスタのベースとダイオードのエミッタが
基板電位に接続される。
【００１１】電源電圧ＶSSに正電圧としてかかる静電放
電に対するイミュニティを改善するためには、ダイオー
ド、およびコレクタ／ベースダイオードとして作用する
トランジスタの逆バイアス降伏をイオン注入（イオンイ
ンプランテーション）によって低減させる。ｐ形基板に
対しては、ｎ＋／ｐ接合領域にｐ形種（例えばホウ素）
のイオン注入を行う。通常ｐ形インプランテーション
は、内部作動節点に好ましくない寄生ダイオード容量が
発生するのを防ぐため、マスクをして行う。ｎ形基板の
場合は、同様にマスクを用いながらｎ形種（典型的には
リン、ヒ素もしくはアンチモン）をイオン注入する。
【００１２】このイオン注入法は、非常に性能のすぐれ
たＤＲＡＭ（ダイナミックＲＡＭ）やＳＲＡＭ（スタテ
ィックＲＡＭ）の半導体メモリ製造プロセスを含む多く
の半導体の製造プロセスにおいて、特定の節点（例えば
記憶ビット節点）の内部で拡大接合容量を与えるのにす
でに用いられている。クランプの逆バイアス降伏の低減
は、静電放電のときに内部節点に展開する電圧を減少さ
せる。また、同じ量の電流を電圧降下の少ない状態で分
流させることにより、静電放電時に生ずる電力を抑えて
熱の発生を抑制する。この構成は、ｎ形・ｐ形どちらの
基板においても用いられる。
【００１３】本発明に係る入力保護のメカニズムの利点
は、簡単かつ低コストの構成で対静電放電特性を改善で
きること、および一般的なＣＭＯＳの製造プロセスにお
いてほとんど新たな工程を加えずに回路を製造できるこ
とである。また本発明の放電回路は、信頼性のある静電
放電イミュニティ（耐性）を得るのに最小限の領域で足
り、入力にはｐチャネル装置は不必要である。よって、
外部導入型のラッチ電流の増加に対する電位を最小にで
きる。また電源電圧ＶSSのみをクランプするため、入力
がコレクタ電圧ＶCCをダイオードのドロップ分もしくは
それ以上越えた場合でも入力の漏れを避けることができ
る。
【００１４】この放電回路は、種々の分野での適用およ
び種々の電源電圧に対応できるよう、ＢＶＣＥＯとダイ
オード降伏電圧は容易に調節できる。そして本発明の放
電回路を使用しても、装置の動作速度に大きな影響はな
く、入力容量が若干増えるだけである。
【００１５】
【実施例】パッケージに納められた集積回路において
は、半導体ダイは、ハウジング内のリードフレームもし
くはリードに、リードワイヤを介して接続される。リー
ドワイヤはリードおよび半導体ダイ上のボンドパッドに
接合される。
【００１６】図１と図２は、集積半導体チップ上の入出
力回路を示す。通常半導体チップ内で大きな領域を占め
るボンドパッド（入力パッド）２１は金属製で、半導体
ダイ１３をリードフレームもしくは外部回路と接続する
のに用いる。したがって、ボンドパッド２１は、ワイヤ
ボンドパッド、バンプ、もしくは半導体ダイ上の回路と
外部回路とを接続する他の手段でもよい。
【００１７】静電放電（Electrostatic Discharge;ESD)
からの保護を達成するため、ボンドパッド２１と内部回
路２７の間に、トランジスタで表される放電回路２５が
設置される。この放電回路２５は、抵抗対３１，３２と
電流放電素子３５，３６を含む。電流放電素子３５，３
６は、上記抵抗対３１，３２間の接続によって定義され
る節点で過剰な電圧が生じたときに、電流を、図示のよ
うに地面（接地している）、もしくは他の給電節点に放
電させる。抵抗３１と３２は連続してボンドパッド２１
と内部回路２７に連なり、回路素子（電流放電素子）３
５と３６は電流を抵抗３１と３２の間から放電させる。
【００１８】放電素子はバイポーラダイオード３５とバ
イポーラトランジスタ３６である。これらはそれぞれ、
破線３８と３９で示される局部で低減された接合降伏電
圧を有する。この降伏電圧は、内部回路２７の通常の作
動範囲を越える電圧に設定されるが、内部回路２７に損
失を与える電位よりは低く設定される。
【００１９】局部的に低減された降伏電圧とは、接合の
インピーダンスが減少する、低減された逆バイアス電位
のことである。このインピーダンスの減少効果は、アバ
ランシ（キャリアのなだれ現象）として知られ、従来の
ツェナーダイオードにおいて見られるアバランシ効果に
似ている。通常バイポーラトランシスタにおける２つの
接合は互いに反対方向にバイアスがかけられているた
め、接合にかけられる逆バイアスは、トランジスタにか
けられる逆バイアスと必ずしも一致する必要はない。好
ましい態様においては、この局部的に低減される降伏電
圧は約５Ｖである。
【００２０】電源電圧ＶSSに対して正電圧としてかかる
静電放電に対するイミュニティを改善するためには、ダ
イオード３５とコレクタ／ベースダイオードとして機能
するトランジスタ３６の逆バイアス降伏電圧は、ｐ形イ
オン（例えばホウ素）のｎ＋／ｐ接合領域に対するイン
プランテーション（イオン注入）によって減じられる。
こうして、局部的に降伏電圧が減じられた領域３８と３
９ができる。図２に示すように、ｎ＋／ｐ接合における
ｐ形の濃縮は、５〜２０Ｖの逆バイアス降伏電圧に対応
する、１Ｅ１６から１Ｅ１８領域のドーピング濃度を与
えるように調整される。通常ｐ形インプランテーション
は、内部作動節点に好ましくない寄生ダイオード容量が
発生するのを防ぐため、マスクをして行う。
【００２１】このイオン注入法は、非常に性能のすぐれ
たＤＲＡＭ（ダイナミックＲＡＭ）やＳＲＡＭ（スタテ
ィックＲＡＭ）の半導体メモリ製造プロセスを含む多く
の半導体の製造プロセスにおいて、特定の節点（例えば
記憶ビット節点）の内部で拡大接合容量を与えるのにす
でに用いられている。クランプ（装置３５と３６）の逆
バイアス降伏電圧の低減は、静電放電のときに内部節点
に展開する電圧を減少させる。また、同じ量の電流を電
圧降下の少ない分流させることにより、静電放電時に生
ずる電力を抑えて熱の発生を抑制する。
【００２２】図３と図４は、非接地型のｐ形基板を用い
た製品における同様の放電回路を示したものである。こ
の放電回路の特徴は、降伏電圧が入力クランプ装置にお
いて局部的、選択的に減じられるという点で、先の例と
同じである。バイポーラダイオードとバイポーラトラン
ジスタはそれぞれ、図２のダイオード３５およびトラン
ジスタ３６と同様に、局所的に低減された接合降伏電圧
を有する。この降伏電圧も先の例と同様、内部回路２７
の通常の作動範囲を越える電圧であって、かつ内部回路
２７に損失を与える電位よりは低いものに設定される。
【００２３】図３と図４においては、トランジスタ４５
のエミッタは接地される。しかし、垂直ダイオード４６
のカソードとトランジスタ４５のベースはともに基板電
位に接続される。
【００２４】この構成は、正のサージ電圧を局部的に低
減された接合降伏電圧の助けを借りて、ＮＰＮダイオー
ド４５から接地電位へ優先的に放電させることを可能に
する。
【００２５】同様に、この構成は図５と図６に示したｎ
形基板にも用いることができる。この例においては、ト
ランジスタ６５とダイオード６６はコレクタ電圧ＶCCだ
けをクランプするために用いる。この構成によれば、均
質な静電放電イミュニティが得られ、比較的簡単な製造
プロセスおよび素子レイアウトの調整が可能になる。図
５は、コレクタ電圧ＶCCに接続するｎ形基板を用いる製
品において適用可能な構成の一例を示すものである。抵
抗５１と５２は、０〜５００オームの低い抵抗値である
ことが好ましい。トランジスタ６５は、垂直ダイオード
であるダイオード６６と並んでクランプ機能を果たす水
平ＰＮＰトランジスタである。
【００２６】コレクタ電圧ＶCCに対して負電圧としてか
かる静電放電に対するイミュニティを改善するために
は、コレクタ／ベースダイオードとして表されるトラン
ジスタ６５の逆バイアス降伏電圧、およびダイオード６
６の逆バイアス降伏電圧は、ｐ＋／ｎ接合領域へのｎ形
イオン（例えばリンやヒ素）の注入によって低減され
る。トランジスタ６５のｐ＋／ｎ接合領域におけるｎ形
の濃縮は、５〜２０Ｖの逆バイアス降伏電圧に対応す
る、１Ｅ１６から１Ｅ１８領域のドーピング濃度を与え
るように調整される。通常ｎ形インプランテーション
は、内部作動節点に好ましくない寄生ダイオード容量が
発生するのを防ぐため、マスクをして行う。このイオン
注入法は、非常に性能のすぐれたＤＲＡＭ（ダイナミッ
クＲＡＭ）やＳＲＡＭ（スタティックＲＡＭ）の半導体
メモリ製造プロセスを含む多くの半導体の製造プロセス
において、特定の節点（例えば記憶ビット節点）の内部
で拡大接合容量を与えるのにすでに用いられている。ク
ランプ（装置３５と３６）の逆バイアス降伏電圧の低減
は、静電放電の際に内部節点に展開する電圧を減少させ
る。また、同じ量の電流を電圧降下を少なくして分流さ
せることにより、静電放電時に生ずる電力を抑えて熱の
発生を抑制する。
【００２７】図７と図８は、コレクタ電圧ＶCCに接続し
ないｎ形基板を用いた製品による同様の放電回路を示し
たものである。この放電回路の特徴は、降伏電圧が入力
クランプ装置において局部的、選択的に減じされるとい
う点で、先の各例と同じである。この例においては、ダ
イオード７６とトランジスタ７５のベースはベース電圧
ＶBBに接続する。
【００２８】
【発明の効果】以上説明したように、本発明によれば、
クランプ装置やｐチャネル装置を破壊するおそれなく、
かつＩＣの性能低下を招かずに、ＩＣを静電放電から保
護することができる。
【図面の簡単な説明】
【図１】ｐ形基板を用いた、本発明の好ましい態様を示
す回路図である。
【図２】図１の回路における基板の断面図である。
【図３】非接地型の基板を用いた、図１の回路の変形例
を示す図である。
【図４】図３の回路における基板の断面図である。
【図５】電源装置に接続し、ｎ形基板を用いた本発明の
一態様を示す回路図である。
【図６】図５の回路における基板の断面図である。
【図７】電源装置とは違う電位ＶBBに接続し、ｎ形基板
を用いた本発明の一態様を示す回路図である。
【図８】図７の回路における基板の断面図である。
【符号の説明】
２１ 入力パッド ２５ 放電回路 ２７ 内部回路 ３１，３２ 抵抗 ３５ バイポーラトランジスタ ３６ バイポーラダイオード
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 29/784 (72)発明者 ランダル・ダブリュー・チャンス アメリカ合衆国、83702 アイダホ州、ボ イーズ、ラフォンタナ・ウェイ 3813

Claims (8)

    【特許請求の範囲】
  1. 【請求項１】 内部回路（２７）が、その一部を構成す
    る母線を介してダイ接合部位（２１）と参照電位を有す
    る給電節点を通じて外部回路に接続し、前記ダイ接合部
    位（２１）は静電放電から保護されながら内部回路（２
    ７）に接続する半導体集積回路装置であって、 ａ）コレクタ、エミッタおよびベースが接合し、かつコ
    レクタは前記母線に接続し、他方エミッタとベースは前
    記参照電位を有する給電節点に接続したバイポーラトラ
    ンジスタ（３５）と、 ｂ）前記母線と制御電位に接続したバイポーラダイオー
    ド（３６）を備え、 ｃ）前記トランジスタとダイオードの少なくとも一方が
    局部的に低減された内部降伏電圧を有し、 ｄ）前記トランジスタとダイオードはｐ＋／ｎ接合領域
    への伝導イオン（３８，３９）の注入によって低減され
    た逆バイアス降伏電圧を有し、 ｅ）前記母線は前記ダイ接合部位と内部回路との間に連
    続した抵抗（３１，３２）を備えることを特徴とする半
    導体集積回路装置。
  2. 【請求項２】 ａ）前記伝導イオン（３８，３９）のｐ
    ＋／ｎ接合領域への注入はｐ形イオンの注入であり、 ｂ）前記イオンのｐ＋／ｎ接合領域への濃縮は１Ｅ１６
    ないし１Ｅ１８の範囲のドーピング濃度を与え、これに
    よって５ないし２０Ｖの逆バイアス降伏電圧を得ること
    を特徴とする請求項１記載の半導体集積回路装置。
  3. 【請求項３】 ａ）前記伝導イオン（３８，３９）のｐ
    ＋／ｎ接合領域への注入はｎ形イオンの注入であり、 ｂ）前記イオンのｐ＋／ｎ接合領域への濃縮は１Ｅ１６
    ないし１Ｅ１８の範囲のドーピング濃度を与え、これに
    よって５ないし２０Ｖの逆バイアス降伏電圧を得ること
    を特徴とする請求項１記載の半導体集積回路装置。
  4. 【請求項４】 内部回路（２７）が、その一部を構成す
    る母線を介してダイ接合部位（２１）と参照電位を有す
    る給電節点を通じて外部回路に接続し、前記ダイ接合部
    位（２１）は静電放電から保護されながら内部回路（２
    ７）に接続する半導体集積回路装置であって、 ａ）コレクタ、エミッタおよびベースが接合し、かつコ
    レクタは前記母線に接続し、他方エミッタとベースは前
    記参照電位を有する給電節点に接続したバイポーラトラ
    ンジスタ（３５）と、 ｂ）前記母線と制御電位に接続したバイポーラダイオー
    ド（３６）を備え、 ｃ）前記トランジスタとダイオードの少なくとも一方が
    局部的に低減された内部降伏電圧を有し、 ｄ）前記トランジスタとダイオードは、１Ｅ１６ないし
    １Ｅ１８の範囲のドーピング濃度を与えるように調節さ
    れた、ｐ＋／ｎ接合領域への伝導イオン（３８，３９）
    の注入によって低減された逆バイアス降伏電圧を有し、 ｅ）前記母線は前記ダイ接合部位と内部回路との間に連
    続した抵抗（３１，３２）を備えることを特徴とする半
    導体集積回路装置。
  5. 【請求項５】 ａ）トランジスタは接地電位に接続され
    たコレクタと基板電位に接続されたベースを有し、 ｂ）前記ダイオードは基板電位に接続され、電圧のサー
    ジはダイオードを通じて放電され、トランジスタはサー
    ジを検知し、検知したサージに応じて接地を介して放電
    することを特徴とする請求項１または４記載の半導体集
    積回路装置。
  6. 【請求項６】 ａ）前記トランジスタはコレクタ／ベー
    スダイオードとして配置され、 ｂ）前記伝導イオン（３８，３９）のｐ＋／ｎ接合領域
    への注入はｐ形イオンの注入であることを特徴とする請
    求項１または４記載の半導体集積回路装置。
  7. 【請求項７】 ａ）前記トランジスタは水平ＰＮＰトラ
    ンジスタであり、 ｂ）前記ダイオードは水平ダイオードで、前記トランジ
    スタはこのダイオードと共働してクランプ機能を果たす
    ことを特徴とする請求項１または４記載の半導体集積回
    路装置。
  8. 【請求項８】 前記トランジスタは前記制御電位と接続
    するベースを有する請求項１ないし７のいずれか一項記
    載の半導体集積回路装置。
JP4024280A 1991-01-16 1992-01-16 静電放電回路 Pending JPH05183109A (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US64209691A 1991-01-16 1991-01-16
US07/642096 1991-01-16

Publications (1)

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JPH05183109A true JPH05183109A (ja) 1993-07-23

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ID=24575194

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