JPH05183134A - 不揮発性半導体記憶装置の製造方法 - Google Patents
不揮発性半導体記憶装置の製造方法Info
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- JPH05183134A JPH05183134A JP3360262A JP36026291A JPH05183134A JP H05183134 A JPH05183134 A JP H05183134A JP 3360262 A JP3360262 A JP 3360262A JP 36026291 A JP36026291 A JP 36026291A JP H05183134 A JPH05183134 A JP H05183134A
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- mos transistor
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
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- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
- H10B41/42—Simultaneous manufacture of periphery and memory cells
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
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Abstract
(57)【要約】
【目的】 周辺ＭＯＳトランジスタを損傷させず，上部
電極層であるコントロールゲートへの損傷がないＥＰＲ
ＯＭを製造する方法を提供する。 【構成】 メモリセルＭＯＳトランジスタ領域２０のコ
ントロールゲート部２１を形成したのち，コバルト膜２
５を被着させてこのコバルト膜２５をマスクとして下部
のフローティングゲート部２７をエッチングする。その
後，コバルト膜２５をＨＩガスなどでエッチングして除
去する。フローティングゲート部２７形成時は周辺ＭＯ
Ｓトランジスタ領域１０はコバルト膜２５で保護してお
く。コバルト膜２５は選択比が大きく，コントロールゲ
ート部２１を損傷させず，フローティングゲート部２７
を形成できる。
電極層であるコントロールゲートへの損傷がないＥＰＲ
ＯＭを製造する方法を提供する。 【構成】 メモリセルＭＯＳトランジスタ領域２０のコ
ントロールゲート部２１を形成したのち，コバルト膜２
５を被着させてこのコバルト膜２５をマスクとして下部
のフローティングゲート部２７をエッチングする。その
後，コバルト膜２５をＨＩガスなどでエッチングして除
去する。フローティングゲート部２７形成時は周辺ＭＯ
Ｓトランジスタ領域１０はコバルト膜２５で保護してお
く。コバルト膜２５は選択比が大きく，コントロールゲ
ート部２１を損傷させず，フローティングゲート部２７
を形成できる。
Description
【０００１】
【産業上の利用分野】本発明は半導体装置の製造方法に
関するものであり，特に，不揮発性半導体記憶装置の製
造方法に関するであって，たとえば，フローティングゲ
ートとコントロールゲートとの２層の電極を有するメモ
リセル部と，かかるメモリセルを制御するための１層の
ゲート電極層を有する周辺トランジスタとを同一半導体
基板に形成されるＥＰＲＯＭなどの不揮発性半導体記憶
装置の製造方法に関する。
関するものであり，特に，不揮発性半導体記憶装置の製
造方法に関するであって，たとえば，フローティングゲ
ートとコントロールゲートとの２層の電極を有するメモ
リセル部と，かかるメモリセルを制御するための１層の
ゲート電極層を有する周辺トランジスタとを同一半導体
基板に形成されるＥＰＲＯＭなどの不揮発性半導体記憶
装置の製造方法に関する。
【０００２】
【従来の技術】半導体記憶装置の集積度の向上にともな
い微細化が進み，その製造プロセスが複雑になってい
る。不揮発性半導体記憶装置，たとえば，ＥＰＲＯＭの
製造においては，そこで製造するＭＯＳトランジスタの
構造の特別さに起因して，その製造プロセスが複雑化
し，ますます高度化し難しい製造プロセスとなってい
る。ＥＰＲＯＭは通常のスタテックＲＡＭ（ＳＲＡＭ）
などに用いられているメモリトランジスタと異なり，後
述するように，そのゲート部分はフローティングゲート
とコントロールゲートとの二層構造となっている。
い微細化が進み，その製造プロセスが複雑になってい
る。不揮発性半導体記憶装置，たとえば，ＥＰＲＯＭの
製造においては，そこで製造するＭＯＳトランジスタの
構造の特別さに起因して，その製造プロセスが複雑化
し，ますます高度化し難しい製造プロセスとなってい
る。ＥＰＲＯＭは通常のスタテックＲＡＭ（ＳＲＡＭ）
などに用いられているメモリトランジスタと異なり，後
述するように，そのゲート部分はフローティングゲート
とコントロールゲートとの二層構造となっている。
【０００３】ＥＰＲＯＭの基本回路としては，たとえ
ば，特公昭５１−３１０７３号公報に，Ｎ形シリコン基
板の表面に形成された１対のＰ+ 形のソース／ドレーン
領域と５００Å〜１０００Åの厚さを有するゲート絶縁
膜を介して形成されたフローティングゲート電極とその
周囲を封囲するシリコン酸化物からなるフローティング
ゲート形ＥＰＲＯＭが記載されている。さらに高密度集
積度を図ったＥＰＲＯＭとしては，フローティングゲー
トの上にコントロールゲートを形成したものが知られて
いる（たとえば，特開平１−３００５７０号公報）。図
９を参照して，従来のフローティングゲートの上にコン
トロールゲートを形成したＥＰＲＯＭの製造方法を述べ
る。
ば，特公昭５１−３１０７３号公報に，Ｎ形シリコン基
板の表面に形成された１対のＰ+ 形のソース／ドレーン
領域と５００Å〜１０００Åの厚さを有するゲート絶縁
膜を介して形成されたフローティングゲート電極とその
周囲を封囲するシリコン酸化物からなるフローティング
ゲート形ＥＰＲＯＭが記載されている。さらに高密度集
積度を図ったＥＰＲＯＭとしては，フローティングゲー
トの上にコントロールゲートを形成したものが知られて
いる（たとえば，特開平１−３００５７０号公報）。図
９を参照して，従来のフローティングゲートの上にコン
トロールゲートを形成したＥＰＲＯＭの製造方法を述べ
る。
【０００４】図９（Ａ）に図解したように，複数のメモ
リセルＭＯＳトランジスタ領域２０（図解の関係で１つ
のメモリセルＭＯＳトランジスタ領域２０のみ示してい
る）と，これらのメモリセルＭＯＳトランジスタを制御
する複数の周辺ＭＯＳトランジスタ領域１０（図解の関
係で１つの周辺ＭＯＳトランジスタ領域１０のみ示して
いる）とが同一シリコン基板１に形成される。したがっ
て，シリコン基板１の上にゲート酸化膜３が形成され，
ゲート酸化膜３の上にタングステン（Ｗ）ポリサイド層
５が形成され，さらに二酸化シリコン（ＳｉＯ2 ）膜７
が形成され，その上にＷポリサイド層１１が形成され
る。周辺ＭＯＳトランジスタ領域１０にはＭＯＳトラン
ジスタのゲート電極層を形成するため，周辺ＭＯＳトラ
ンジスタのゲート形成領域の上部にホトレジスト膜１５
が配設される。同様に，メモリセルＭＯＳトランジスタ
領域２０にコントロールゲートを形成するため，コント
ロールゲート形成領域の上部にホトレジスト膜１７が配
設される。
リセルＭＯＳトランジスタ領域２０（図解の関係で１つ
のメモリセルＭＯＳトランジスタ領域２０のみ示してい
る）と，これらのメモリセルＭＯＳトランジスタを制御
する複数の周辺ＭＯＳトランジスタ領域１０（図解の関
係で１つの周辺ＭＯＳトランジスタ領域１０のみ示して
いる）とが同一シリコン基板１に形成される。したがっ
て，シリコン基板１の上にゲート酸化膜３が形成され，
ゲート酸化膜３の上にタングステン（Ｗ）ポリサイド層
５が形成され，さらに二酸化シリコン（ＳｉＯ2 ）膜７
が形成され，その上にＷポリサイド層１１が形成され
る。周辺ＭＯＳトランジスタ領域１０にはＭＯＳトラン
ジスタのゲート電極層を形成するため，周辺ＭＯＳトラ
ンジスタのゲート形成領域の上部にホトレジスト膜１５
が配設される。同様に，メモリセルＭＯＳトランジスタ
領域２０にコントロールゲートを形成するため，コント
ロールゲート形成領域の上部にホトレジスト膜１７が配
設される。
【０００５】図９（Ｂ）に図解したように，レジスト膜
１５およびレジスト膜１７の上から全体的にドライエッ
チングを行う。その結果，周辺ＭＯＳトランジスタ領域
１０のレジスト膜１５で保護された領域を除くＷポリサ
イド層５および酸化シリコン膜７が除去される。Ｗポリ
サイド層５のうち残った部分が周辺ＭＯＳトランジスタ
ゲート部１９となる。メモリセルＭＯＳトランジスタ領
域２０においても，レジスト膜１７の下部を除くＷポリ
サイド層１１および酸化シリコン膜７が除去される。残
ったＷポリサイド層１１がコントロールゲート部２１と
なる。ドライエッチングにより，レジスト膜１５および
レジスト膜１７の頭部隅が相当除去され，頭部が丸くな
る。
１５およびレジスト膜１７の上から全体的にドライエッ
チングを行う。その結果，周辺ＭＯＳトランジスタ領域
１０のレジスト膜１５で保護された領域を除くＷポリサ
イド層５および酸化シリコン膜７が除去される。Ｗポリ
サイド層５のうち残った部分が周辺ＭＯＳトランジスタ
ゲート部１９となる。メモリセルＭＯＳトランジスタ領
域２０においても，レジスト膜１７の下部を除くＷポリ
サイド層１１および酸化シリコン膜７が除去される。残
ったＷポリサイド層１１がコントロールゲート部２１と
なる。ドライエッチングにより，レジスト膜１５および
レジスト膜１７の頭部隅が相当除去され，頭部が丸くな
る。
【０００６】図９（Ｃ）に図解したように，さらにホト
レジスト膜５１を上部に被覆する。周辺ＭＯＳトランジ
スタ領域１０のそのままにして，メモリセルＭＯＳトラ
ンジスタ領域２０の上部から再びエッチングを行う。こ
れにより，メモリセルＭＯＳトランジスタ領域２０にお
けるレジスト膜５１は破線で示した部分１７Ｂが除去さ
れる。さらにエッチングが進むと，図９（Ｄ）に示した
ように，メモリセルＭＯＳトランジスタ領域２０のレジ
スト膜１７Ａの下部のＷポリサイド層５およびゲート酸
化膜３がレジスト膜１７を除いて除去されて，フローテ
ィングゲート部２７が形成される。
レジスト膜５１を上部に被覆する。周辺ＭＯＳトランジ
スタ領域１０のそのままにして，メモリセルＭＯＳトラ
ンジスタ領域２０の上部から再びエッチングを行う。こ
れにより，メモリセルＭＯＳトランジスタ領域２０にお
けるレジスト膜５１は破線で示した部分１７Ｂが除去さ
れる。さらにエッチングが進むと，図９（Ｄ）に示した
ように，メモリセルＭＯＳトランジスタ領域２０のレジ
スト膜１７Ａの下部のＷポリサイド層５およびゲート酸
化膜３がレジスト膜１７を除いて除去されて，フローテ
ィングゲート部２７が形成される。
【０００７】その後，図１０に示すように，周辺ＭＯＳ
トランジスタ・ソース領域３１およびドレーン領域３２
をＬＤＤインプランテーションによって形成して，ゲー
ト部１９に２酸化シリコン（ＳｉＯ2 ）の側壁３７Ａ，
３７Ｂを形成し，周辺ＭＯＳトランジスタ領域１０に，
ゲート部１９，ソース領域３１およびドレーン領域３２
を有する周辺ＭＯＳトランジスタを形成する。またメモ
リセルＭＯＳトランジスタ領域２０においても，ＬＤＤ
インプランテーションによってセルＭＯＳトランジスタ
・ソース領域３３およびドレーン領域３４を形成して，
二酸化シリコンの側壁３８Ａ，３８Ｂを形成し，メモリ
セルＭＯＳトランジスタ領域２０に，ソース領域３３，
ドレーン領域３４，フローティングゲート部２７および
コントロールゲート部２１を有するメモリセルを形成す
る。その後，図１０に図解したＥＰＲＯＭの部分断面の
上層に絶縁膜，コンタクトなどを形成してＥＰＲＯＭが
完成される。
トランジスタ・ソース領域３１およびドレーン領域３２
をＬＤＤインプランテーションによって形成して，ゲー
ト部１９に２酸化シリコン（ＳｉＯ2 ）の側壁３７Ａ，
３７Ｂを形成し，周辺ＭＯＳトランジスタ領域１０に，
ゲート部１９，ソース領域３１およびドレーン領域３２
を有する周辺ＭＯＳトランジスタを形成する。またメモ
リセルＭＯＳトランジスタ領域２０においても，ＬＤＤ
インプランテーションによってセルＭＯＳトランジスタ
・ソース領域３３およびドレーン領域３４を形成して，
二酸化シリコンの側壁３８Ａ，３８Ｂを形成し，メモリ
セルＭＯＳトランジスタ領域２０に，ソース領域３３，
ドレーン領域３４，フローティングゲート部２７および
コントロールゲート部２１を有するメモリセルを形成す
る。その後，図１０に図解したＥＰＲＯＭの部分断面の
上層に絶縁膜，コンタクトなどを形成してＥＰＲＯＭが
完成される。
【０００８】
【発明が解決しようとする課題】図９（Ｃ）に図解した
ように，メモリセルＭＯＳトランジスタ領域２０のエッ
チングにおいて，コントロールゲート部２１の上部のレ
ジスト膜１７が相当除去される。図９（Ｃ）において，
本来破線で示したレジスト膜１７Ｂまであったレジスト
膜１７が上記エッチングより，実線で示したレジスト膜
１７Ａの厚さまで薄くなる。さらに図９（Ｄ）および図
１０に図解したように，フローティングゲート部２７の
形成段階で，コントロールゲート部２１の厚さも破線で
示したコントロールゲート部２１Ｂが除去されコントロ
ールゲート部２１Ａだけの厚さに減少する。すなわち，
フローティングゲート部２７の上部のコントロールゲー
ト部２１が上記エッチングプロセスにおいてエッチング
され，その厚さが薄くなり所望の厚さを維持することが
できないという問題に遭遇している。
ように，メモリセルＭＯＳトランジスタ領域２０のエッ
チングにおいて，コントロールゲート部２１の上部のレ
ジスト膜１７が相当除去される。図９（Ｃ）において，
本来破線で示したレジスト膜１７Ｂまであったレジスト
膜１７が上記エッチングより，実線で示したレジスト膜
１７Ａの厚さまで薄くなる。さらに図９（Ｄ）および図
１０に図解したように，フローティングゲート部２７の
形成段階で，コントロールゲート部２１の厚さも破線で
示したコントロールゲート部２１Ｂが除去されコントロ
ールゲート部２１Ａだけの厚さに減少する。すなわち，
フローティングゲート部２７の上部のコントロールゲー
ト部２１が上記エッチングプロセスにおいてエッチング
され，その厚さが薄くなり所望の厚さを維持することが
できないという問題に遭遇している。
【０００９】上述した問題は，周辺ＭＯＳトランジスタ
領域１０の１層の電極層としての周辺ＭＯＳトランジス
タゲート部１９と，この周辺ＭＯＳトランジスタゲート
部１９と同じ層で形成されるフローティングゲート部２
７およびその上層のコントロールゲート部２１と２層の
電極を持つメモリセル部とを同一シリコン基板１に同じ
プロセスで処理することに起因している。
領域１０の１層の電極層としての周辺ＭＯＳトランジス
タゲート部１９と，この周辺ＭＯＳトランジスタゲート
部１９と同じ層で形成されるフローティングゲート部２
７およびその上層のコントロールゲート部２１と２層の
電極を持つメモリセル部とを同一シリコン基板１に同じ
プロセスで処理することに起因している。
【００１０】上述した例は不揮発性半導体記憶装置とし
てＥＰＲＯＭを例示したが，ＥＰＲＯＭはもとより不揮
発性半導体記憶装置に限らず，同一半導体基板に同じプ
ロセスで複数の層の電極を形成する場合であって，部分
的に電極層を共用しつつ，異なる層の電極領域を形成す
る半導体装置の場合に，上記同様の問題に遭遇する。し
たがって，本発明は，たとえば，ＥＰＲＯＭなどの不揮
発性半導体記憶装置について，上述した２層の電極を有
する回路と，同じ半導体基板に上記２層の１層と同じ層
に電極が形成されるトランジスタとが同じプロセスで形
成される場合の問題を解決し，品質の高いＥＰＲＯＭな
ど不揮発性半導体記憶装置を製造可能にすることを目的
とする。また本発明の目的は上記不揮発性半導体記憶装
置と同様，領域によって異なる電極領域が形成される複
数層の電極層を有する半導体装置，上記同様に形成する
ことを可能することを目的とする。
てＥＰＲＯＭを例示したが，ＥＰＲＯＭはもとより不揮
発性半導体記憶装置に限らず，同一半導体基板に同じプ
ロセスで複数の層の電極を形成する場合であって，部分
的に電極層を共用しつつ，異なる層の電極領域を形成す
る半導体装置の場合に，上記同様の問題に遭遇する。し
たがって，本発明は，たとえば，ＥＰＲＯＭなどの不揮
発性半導体記憶装置について，上述した２層の電極を有
する回路と，同じ半導体基板に上記２層の１層と同じ層
に電極が形成されるトランジスタとが同じプロセスで形
成される場合の問題を解決し，品質の高いＥＰＲＯＭな
ど不揮発性半導体記憶装置を製造可能にすることを目的
とする。また本発明の目的は上記不揮発性半導体記憶装
置と同様，領域によって異なる電極領域が形成される複
数層の電極層を有する半導体装置，上記同様に形成する
ことを可能することを目的とする。
【００１１】
【課題を解決するための手段】上記問題を解決するた
め，本発明によれば，２層の電極層（膜）を有するメモ
リセルと，該２層の電極層のいずれか１層と共通する層
のゲート電極層を有する周辺トランジスタとが同一半導
体基板に形成される不揮発性半導体記憶装置の製造方法
において，少なくとも，上記メモリセルの上部の電極層
をコバルト層（膜）またはコバルトシリサイド層をマス
クとしてパターンニングすることを特徴とする不揮発性
半導体記憶装置の製造方法が提供される。
め，本発明によれば，２層の電極層（膜）を有するメモ
リセルと，該２層の電極層のいずれか１層と共通する層
のゲート電極層を有する周辺トランジスタとが同一半導
体基板に形成される不揮発性半導体記憶装置の製造方法
において，少なくとも，上記メモリセルの上部の電極層
をコバルト層（膜）またはコバルトシリサイド層をマス
クとしてパターンニングすることを特徴とする不揮発性
半導体記憶装置の製造方法が提供される。
【００１２】好適には，上部の電極層を形成後上記コバ
ルト層を形成し，そのコバルト層をマスクとして下部の
電極層をパターンニングする。また好適には，上部電極
層を形成後その上にコバルト層またはコバルトシリサイ
ド層を形成し該コバルト層またはコバルトシリサイド層
をマスクとして上部の電極層をパターンニングする。さ
らに好適には，上記上部電極層形成時，上記周辺トラン
ジスタのゲート電極層を同時に形成する。
ルト層を形成し，そのコバルト層をマスクとして下部の
電極層をパターンニングする。また好適には，上部電極
層を形成後その上にコバルト層またはコバルトシリサイ
ド層を形成し該コバルト層またはコバルトシリサイド層
をマスクとして上部の電極層をパターンニングする。さ
らに好適には，上記上部電極層形成時，上記周辺トラン
ジスタのゲート電極層を同時に形成する。
【００１３】特定的には，上記不揮発性半導体記憶装置
はＥＰＲＯＭであり，上記メモリセルは上部電極層とし
てコントロールゲート，下部電極層としてフローティン
グゲートを有する。上記周辺トランジスタは該メモリセ
ルの動作を制御するトランジスタであって 上記ゲート
電極は該トランジスタのゲート層である。
はＥＰＲＯＭであり，上記メモリセルは上部電極層とし
てコントロールゲート，下部電極層としてフローティン
グゲートを有する。上記周辺トランジスタは該メモリセ
ルの動作を制御するトランジスタであって 上記ゲート
電極は該トランジスタのゲート層である。
【００１４】
【作用】コバルト層またはコバルトシリサイド層を電極
層となるポリシリコンまたはタングステン（Ｗ）ポリサ
イドなどの電極材料で形成された層のマスクとして使用
し，電極材料であるポリシリコンまたはＷポリサイドな
どを好適にエッチングし，コバルト層またはコバルトシ
リサイド層はエッチングしないエッチングガス，たとえ
ば，（ＳＦ6 ＋Ｃ2 Ｃｌ3 Ｆ3 ）ガスを用いてエッチン
グする。その結果，上部の電極層には損傷を与えず下部
の電極層を形成することができる。コバルト層またはコ
バルトシリサイド層をマスクとして使用すると，その除
去にたとえば，Ｈｌガスなどのエッチングガスを使用す
ることができ，周辺のシリコン，ポリシリコンなどにダ
メージを与えずコバルト層およびコバルトシリサイド層
のみを選択的に除去できる。
層となるポリシリコンまたはタングステン（Ｗ）ポリサ
イドなどの電極材料で形成された層のマスクとして使用
し，電極材料であるポリシリコンまたはＷポリサイドな
どを好適にエッチングし，コバルト層またはコバルトシ
リサイド層はエッチングしないエッチングガス，たとえ
ば，（ＳＦ6 ＋Ｃ2 Ｃｌ3 Ｆ3 ）ガスを用いてエッチン
グする。その結果，上部の電極層には損傷を与えず下部
の電極層を形成することができる。コバルト層またはコ
バルトシリサイド層をマスクとして使用すると，その除
去にたとえば，Ｈｌガスなどのエッチングガスを使用す
ることができ，周辺のシリコン，ポリシリコンなどにダ
メージを与えずコバルト層およびコバルトシリサイド層
のみを選択的に除去できる。
【００１５】コバルトをデポジションするまたはその後
コバルトシリサイドを形成するタイミングとしては，上
部電極層を形成後，下部電極層を形成する時にコバルト
層を形成する方法と，下部電極層を形成するときにコバ
ルト層を形成する方法とがある。また，周辺トランジス
タのゲート電極層を上記上部電極層と同時に形成するこ
とが好適である。不揮発性半導体記憶装置としては，好
適にはＥＰＲＯＭである。
コバルトシリサイドを形成するタイミングとしては，上
部電極層を形成後，下部電極層を形成する時にコバルト
層を形成する方法と，下部電極層を形成するときにコバ
ルト層を形成する方法とがある。また，周辺トランジス
タのゲート電極層を上記上部電極層と同時に形成するこ
とが好適である。不揮発性半導体記憶装置としては，好
適にはＥＰＲＯＭである。
【００１６】
【実施例】本発明の不揮発性半導体記憶装置の製造方法
の第１実施例として，ＥＰＲＯＭの製造を例示する。図
１〜図３はＥＰＲＯＭの製造方法を図解した製造プロセ
ス図であり，図４はかかる製造プロセスによって製造さ
れたＥＰＲＯＭの部分断面図である。図４に示すＥＰＲ
ＯＭの構成は図解の関係で，複数の周辺ＭＯＳトランジ
スタ領域のうち代表的な１つの周辺ＭＯＳトランジスタ
領域１０と，複数のメモリセルＭＯＳトランジスタ領域
のうち代表的な１つのメモリセルＭＯＳトランジスタ領
域２０を示している。
の第１実施例として，ＥＰＲＯＭの製造を例示する。図
１〜図３はＥＰＲＯＭの製造方法を図解した製造プロセ
ス図であり，図４はかかる製造プロセスによって製造さ
れたＥＰＲＯＭの部分断面図である。図４に示すＥＰＲ
ＯＭの構成は図解の関係で，複数の周辺ＭＯＳトランジ
スタ領域のうち代表的な１つの周辺ＭＯＳトランジスタ
領域１０と，複数のメモリセルＭＯＳトランジスタ領域
のうち代表的な１つのメモリセルＭＯＳトランジスタ領
域２０を示している。
【００１７】ＥＰＲＯＭはシリコン基板１に素子分離
（ＬＯＣＯＳ）領域３６を形成後，このＬＯＣＯＳ領域
３６を境界にして周辺ＭＯＳトランジスタ領域１０とメ
モリセルＭＯＳトランジスタ領域２０が形成される。メ
モリセルＭＯＳトランジスタ領域２０は，シリコン基板
１に形成されたメモリセルＭＯＳトランジスタ・ソース
領域３３およびドレーン領域３４，シリコン基板１の上
に形成されたゲート酸化膜３，このゲート酸化膜３の上
に形成されたフローティングゲート部２７，酸化シリコ
ン膜（ゲート酸化膜）７，コントロールゲート部２１，
これらゲート酸化膜３，フローティングゲート部２７，
酸化シリコン膜７およびコントロールゲート部２１の側
壁に形成された酸化シリコン側壁３８Ａ，３８Ｂを有し
ている。コントロールゲート部２１の上にはコバルトシ
リサイド（ＣｏＳｉ2 ）膜８３が形成されている。周辺
ＭＯＳトランジスタ領域１０は，シリコン基板１内であ
ってそれぞれコバルトシリサイド膜６７Ａ，６７Ｂの下
に形成された周辺ＭＯＳトランジスタ・ソース領域３１
およびドレーン領域３２，シリコン基板１の上に形成さ
れたゲート酸化膜３，このゲート酸化膜３の上に形成さ
れたゲート部１９，このゲート部１９の側壁として形成
された酸化シリコン側壁３７Ａ，３７Ｂを有している。
周辺ＭＯＳトランジスタゲート部１９の上にはコバルト
シリサイド膜６５が形成されている。周辺ＭＯＳトラン
ジスタ領域１０およびメモリセルＭＯＳトランジスタ領
域２０の上部には，絶縁層，コンタクトを介して接続さ
れる電極層などが形成されるが，本発明の直接関係しな
いので，図解を省略している。
（ＬＯＣＯＳ）領域３６を形成後，このＬＯＣＯＳ領域
３６を境界にして周辺ＭＯＳトランジスタ領域１０とメ
モリセルＭＯＳトランジスタ領域２０が形成される。メ
モリセルＭＯＳトランジスタ領域２０は，シリコン基板
１に形成されたメモリセルＭＯＳトランジスタ・ソース
領域３３およびドレーン領域３４，シリコン基板１の上
に形成されたゲート酸化膜３，このゲート酸化膜３の上
に形成されたフローティングゲート部２７，酸化シリコ
ン膜（ゲート酸化膜）７，コントロールゲート部２１，
これらゲート酸化膜３，フローティングゲート部２７，
酸化シリコン膜７およびコントロールゲート部２１の側
壁に形成された酸化シリコン側壁３８Ａ，３８Ｂを有し
ている。コントロールゲート部２１の上にはコバルトシ
リサイド（ＣｏＳｉ2 ）膜８３が形成されている。周辺
ＭＯＳトランジスタ領域１０は，シリコン基板１内であ
ってそれぞれコバルトシリサイド膜６７Ａ，６７Ｂの下
に形成された周辺ＭＯＳトランジスタ・ソース領域３１
およびドレーン領域３２，シリコン基板１の上に形成さ
れたゲート酸化膜３，このゲート酸化膜３の上に形成さ
れたゲート部１９，このゲート部１９の側壁として形成
された酸化シリコン側壁３７Ａ，３７Ｂを有している。
周辺ＭＯＳトランジスタゲート部１９の上にはコバルト
シリサイド膜６５が形成されている。周辺ＭＯＳトラン
ジスタ領域１０およびメモリセルＭＯＳトランジスタ領
域２０の上部には，絶縁層，コンタクトを介して接続さ
れる電極層などが形成されるが，本発明の直接関係しな
いので，図解を省略している。
【００１８】図１〜図３を参照して図４に図解したＥＰ
ＲＯＭの製造方法について述べる。図１〜図３は連続し
た製造方法を図解しているが，図解の関係で図面を分割
している。図１（Ａ）に示すように、シリコン基板１の
上にゲート酸化膜３を形成し，その上にポリシリコンま
たはタングステン（Ｗ）ポリサイドの層５を形成する。
以下の実施例ではポリシリコン層５を形成した例につい
て述べる。ポリシリコン層５の上に二酸化シリコン膜７
を形成し，さらにポリシリコンまたはＷポリサイドの層
１１を形成する。以下，ポリシリコン層１１を形成した
例について述べる。周辺ＭＯＳトランジスタ領域１０に
おけるポリシリコン層５，および，メモリセルＭＯＳト
ランジスタ領域２０におけるポリシリコン層１１の上に
コバルト（Ｃｏ）をデポジションしてコバルト膜２５を
形成する。周辺ＭＯＳトランジスタ領域１０におけるＭ
ＯＳトランジスタゲート部１９が形成される部分の上部
にレジスト膜１５およびメモリセルＭＯＳトランジスタ
領域２０のコントロールゲート部２１が形成される上部
にレジスト膜１７をデポジションする。
ＲＯＭの製造方法について述べる。図１〜図３は連続し
た製造方法を図解しているが，図解の関係で図面を分割
している。図１（Ａ）に示すように、シリコン基板１の
上にゲート酸化膜３を形成し，その上にポリシリコンま
たはタングステン（Ｗ）ポリサイドの層５を形成する。
以下の実施例ではポリシリコン層５を形成した例につい
て述べる。ポリシリコン層５の上に二酸化シリコン膜７
を形成し，さらにポリシリコンまたはＷポリサイドの層
１１を形成する。以下，ポリシリコン層１１を形成した
例について述べる。周辺ＭＯＳトランジスタ領域１０に
おけるポリシリコン層５，および，メモリセルＭＯＳト
ランジスタ領域２０におけるポリシリコン層１１の上に
コバルト（Ｃｏ）をデポジションしてコバルト膜２５を
形成する。周辺ＭＯＳトランジスタ領域１０におけるＭ
ＯＳトランジスタゲート部１９が形成される部分の上部
にレジスト膜１５およびメモリセルＭＯＳトランジスタ
領域２０のコントロールゲート部２１が形成される上部
にレジスト膜１７をデポジションする。
【００１９】レジスト膜１５およびレジスト膜１７をマ
スクとして，たとえば，Ｈｌガスを用いたドライエッチ
ングによりコバルト膜２５をパターンニングする。その
結果，図１（Ｂ）に示すように，周辺ＭＯＳトランジス
タゲート部１９およびコントロールゲート部２１が形成
される部分の上部にコバルト膜２５が残る。
スクとして，たとえば，Ｈｌガスを用いたドライエッチ
ングによりコバルト膜２５をパターンニングする。その
結果，図１（Ｂ）に示すように，周辺ＭＯＳトランジス
タゲート部１９およびコントロールゲート部２１が形成
される部分の上部にコバルト膜２５が残る。
【００２０】図１（Ｂ）に示す残ったコバルト膜２５を
マスクとして周辺ＭＯＳトランジスタ領域１０について
はゲート部１９，メモリセルＭＯＳトランジスタ領域２
０についてはコントロールゲート部２１のパターンニン
グを行う。このパターンニングを行うエッチングガスと
しては，コバルトはエッチングせず電極材料であるポリ
シリコンまたはタングステンポリサイドなどを好適にエ
ッチングする，たとえば，（ＳＦ6 ＋Ｃ2 Ｃｌ3 Ｆ3 ）
ガスを用いる。ＣｏＦ2 の常圧の沸点は摂氏１１４０度
であるので，選択的にタングステンポリサイドまたはポ
リシリコンがエッチングできる。その結果，図１（Ｃ）
に示すように，周辺ＭＯＳトランジスタ領域１０におい
はて周辺ＭＯＳトランジスタゲート部１９，メモリセル
ＭＯＳトランジスタ領域２０においてはコントロールゲ
ート部２１が形成される。
マスクとして周辺ＭＯＳトランジスタ領域１０について
はゲート部１９，メモリセルＭＯＳトランジスタ領域２
０についてはコントロールゲート部２１のパターンニン
グを行う。このパターンニングを行うエッチングガスと
しては，コバルトはエッチングせず電極材料であるポリ
シリコンまたはタングステンポリサイドなどを好適にエ
ッチングする，たとえば，（ＳＦ6 ＋Ｃ2 Ｃｌ3 Ｆ3 ）
ガスを用いる。ＣｏＦ2 の常圧の沸点は摂氏１１４０度
であるので，選択的にタングステンポリサイドまたはポ
リシリコンがエッチングできる。その結果，図１（Ｃ）
に示すように，周辺ＭＯＳトランジスタ領域１０におい
はて周辺ＭＯＳトランジスタゲート部１９，メモリセル
ＭＯＳトランジスタ領域２０においてはコントロールゲ
ート部２１が形成される。
【００２１】図１（Ｄ）に示すように，形成された周辺
ＭＯＳトランジスタゲート部１９，コントロールゲート
部２１，および，コバルト膜２５を覆って全面に二酸化
シリコン（ＳｉＯ2 ）の絶縁膜６１を堆積させる。
ＭＯＳトランジスタゲート部１９，コントロールゲート
部２１，および，コバルト膜２５を覆って全面に二酸化
シリコン（ＳｉＯ2 ）の絶縁膜６１を堆積させる。
【００２２】図２（Ａ）に示すように，全面エッチバッ
クして周辺ＭＯＳトランジスタゲート部１９およびコン
トロールゲート部２１のそれぞれの側壁に二酸化シリコ
ン側壁３７Ａ，３７Ｂおよび二酸化シリコン側壁３８
Ａ，３８Ｂを形成する。
クして周辺ＭＯＳトランジスタゲート部１９およびコン
トロールゲート部２１のそれぞれの側壁に二酸化シリコ
ン側壁３７Ａ，３７Ｂおよび二酸化シリコン側壁３８
Ａ，３８Ｂを形成する。
【００２３】図２（Ｂ）に示すように，再度，コバルト
を５００Å程度の厚さにデポジションしてコバルト膜６
３を形成する。なおこのコバルト膜６３の形成は，次の
プロセス以降のプロセスにおけるフローティングゲート
部２７を形成する際，パターンニングをしない周辺ＭＯ
Ｓトランジスタ領域１０部分の保護膜を形成するためで
あるから，コバルトに限らず，他の保護材料を用いるこ
ともできる。ただし，以下の例示においては，コバルト
膜６３を使用した例について述べる。
を５００Å程度の厚さにデポジションしてコバルト膜６
３を形成する。なおこのコバルト膜６３の形成は，次の
プロセス以降のプロセスにおけるフローティングゲート
部２７を形成する際，パターンニングをしない周辺ＭＯ
Ｓトランジスタ領域１０部分の保護膜を形成するためで
あるから，コバルトに限らず，他の保護材料を用いるこ
ともできる。ただし，以下の例示においては，コバルト
膜６３を使用した例について述べる。
【００２４】図２（Ｂ）に示す状態において，レジスト
パターンニングを行いコントロールゲート部２１の上部
およびその周辺に形成されたコバルト膜６３をエッチン
グを行う。その結果，図２（Ｃ）に図解したように，周
辺ＭＯＳトランジスタ領域１０はコバルト膜６３で保護
されたままであり，コントロールゲート部２１の上部の
コバルト膜６３が除去される。
パターンニングを行いコントロールゲート部２１の上部
およびその周辺に形成されたコバルト膜６３をエッチン
グを行う。その結果，図２（Ｃ）に図解したように，周
辺ＭＯＳトランジスタ領域１０はコバルト膜６３で保護
されたままであり，コントロールゲート部２１の上部の
コバルト膜６３が除去される。
【００２５】コバルト膜６３およびコバルト膜２５をマ
スクとして，再度，ドライエッチングを行う。このエッ
チングガスも上述したように，ポリシリコンまたはタン
グステンポリサイドに対しては好適にエッチング効果を
発揮し，コバルトはエッチングしない，たとえば，（Ｓ
Ｆ6 ＋Ｃ2 Ｃｌ3 Ｆ3 ）ガスを用いる。その結果，図２
（Ｄ）に示すように，コントロールゲート部２１の下部
に，図４に図解した本来のフローティングゲート部２７
よりは平面寸法の大きな原始的なフローティングゲート
部２７Ａが形成される。
スクとして，再度，ドライエッチングを行う。このエッ
チングガスも上述したように，ポリシリコンまたはタン
グステンポリサイドに対しては好適にエッチング効果を
発揮し，コバルトはエッチングしない，たとえば，（Ｓ
Ｆ6 ＋Ｃ2 Ｃｌ3 Ｆ3 ）ガスを用いる。その結果，図２
（Ｄ）に示すように，コントロールゲート部２１の下部
に，図４に図解した本来のフローティングゲート部２７
よりは平面寸法の大きな原始的なフローティングゲート
部２７Ａが形成される。
【００２６】図３（Ａ）に示すように，コバルト膜６３
およびコバルト膜２５をマスクとしてエッチングを行
い，コントロールゲート部２１の二酸化シリコン側壁３
８Ａ，３８Ｂ，および，二酸化シリコン側壁３８Ａ，３
８Ｂの下部にコントロールゲート部２１からはみ出して
いる原始的なフローティングゲート部２７Ａの部分を除
去する。その結果，原始的なフローティングゲート部２
７Ａが本来のフローティングゲート部２７として形成さ
れる。
およびコバルト膜２５をマスクとしてエッチングを行
い，コントロールゲート部２１の二酸化シリコン側壁３
８Ａ，３８Ｂ，および，二酸化シリコン側壁３８Ａ，３
８Ｂの下部にコントロールゲート部２１からはみ出して
いる原始的なフローティングゲート部２７Ａの部分を除
去する。その結果，原始的なフローティングゲート部２
７Ａが本来のフローティングゲート部２７として形成さ
れる。
【００２７】図３（Ａ）に示した状態において，たとえ
ば，摂氏６００度でアニールを行い，シリサイド化し
て，コバルトシリサイド（ＣｏＳｉ2 ）層６５，６７
Ａ，６７Ｂ，６９を形成する。これにより，図３（Ｂ）
に示した断面構造が得られる。次いで，塩酸過水により
未反応のコバルトをエッチングし，図３（Ｃ）に示すよ
うに，酸化シリコン側壁３７Ａ，３７Ｂの側部のコバル
ト膜６３Ａ，６３Ｂを除去する。さらに，たとえば，摂
氏８００度程度でアニールを行い，安定したコバルトシ
リサイドの層６７Ａ，６７Ｂを周辺ＭＯＳトランジスタ
領域１０のソース，ドレーン領域に形成する。
ば，摂氏６００度でアニールを行い，シリサイド化し
て，コバルトシリサイド（ＣｏＳｉ2 ）層６５，６７
Ａ，６７Ｂ，６９を形成する。これにより，図３（Ｂ）
に示した断面構造が得られる。次いで，塩酸過水により
未反応のコバルトをエッチングし，図３（Ｃ）に示すよ
うに，酸化シリコン側壁３７Ａ，３７Ｂの側部のコバル
ト膜６３Ａ，６３Ｂを除去する。さらに，たとえば，摂
氏８００度程度でアニールを行い，安定したコバルトシ
リサイドの層６７Ａ，６７Ｂを周辺ＭＯＳトランジスタ
領域１０のソース，ドレーン領域に形成する。
【００２８】その後，ＬＤＤインプランテーション，側
壁形成などを行って，図４に示したＥＰＲＯＭを形成す
る。この第１実施例において，原始的なフローティング
ゲート部２７Ａ形成プロセスにおいて，コバルト膜２５
が保護マスクとして使用され，さらに，本来のフローテ
ィングゲート部２７形成プロセスにおいて，コバルトシ
リサイド膜６９が保護マスクとして使用されているか
ら，コントロールゲート部２１の厚さが薄くなるという
問題はない。
壁形成などを行って，図４に示したＥＰＲＯＭを形成す
る。この第１実施例において，原始的なフローティング
ゲート部２７Ａ形成プロセスにおいて，コバルト膜２５
が保護マスクとして使用され，さらに，本来のフローテ
ィングゲート部２７形成プロセスにおいて，コバルトシ
リサイド膜６９が保護マスクとして使用されているか
ら，コントロールゲート部２１の厚さが薄くなるという
問題はない。
【００２９】上述した実施例について，種々の変形態様
をとることができる。たとえば，上記実施例において
は，周辺ＭＯＳトランジスタ領域１０の周辺ＭＯＳトラ
ンジスタゲート部１９をメモリセルＭＯＳトランジスタ
領域２０のフローティングゲート部２７と同じ層に形成
する例を示したが，コントロールゲート部２１と同じ層
に形成することもできる。たとえば，ＴＦＴ（Thin Fil
m Transistor)として周辺ＭＯＳトランジスタ領域１０
を形成するような場合は，周辺ＭＯＳトランジスタ領域
１０の周辺ＭＯＳトランジスタゲート部１９をポリシリ
コン層１１の層に形成することもできる。また上記実施
例では，コントロールゲート部２１，フローティングゲ
ート部２７および周辺ＭＯＳトランジスタゲート部１９
の形成材料としてそれぞれ，ポリシリコンを用いた例に
ついて述べたが，電極材料としての他の好適な材料，た
とえば，タングステンポリサイドなどを用いることがで
きる。
をとることができる。たとえば，上記実施例において
は，周辺ＭＯＳトランジスタ領域１０の周辺ＭＯＳトラ
ンジスタゲート部１９をメモリセルＭＯＳトランジスタ
領域２０のフローティングゲート部２７と同じ層に形成
する例を示したが，コントロールゲート部２１と同じ層
に形成することもできる。たとえば，ＴＦＴ（Thin Fil
m Transistor)として周辺ＭＯＳトランジスタ領域１０
を形成するような場合は，周辺ＭＯＳトランジスタ領域
１０の周辺ＭＯＳトランジスタゲート部１９をポリシリ
コン層１１の層に形成することもできる。また上記実施
例では，コントロールゲート部２１，フローティングゲ
ート部２７および周辺ＭＯＳトランジスタゲート部１９
の形成材料としてそれぞれ，ポリシリコンを用いた例に
ついて述べたが，電極材料としての他の好適な材料，た
とえば，タングステンポリサイドなどを用いることがで
きる。
【００３０】上述したフローティングゲート部２７形成
時にコントロールゲート部２１の保護膜としてのコバル
ト膜２５に代えて，たとえば，窒化膜を使用することも
できるが，使用後，その膜の除去に塩素系のガスを使用
することになり，シリコン，ポリサイドまたはＷポリサ
イドなども同時にエッチングされることになり，好まし
くない。この点，本実施例では塩酸過水で不要なコバル
ト膜のみを選択的に除去することができ，選択比が大き
くなるという利点がある。
時にコントロールゲート部２１の保護膜としてのコバル
ト膜２５に代えて，たとえば，窒化膜を使用することも
できるが，使用後，その膜の除去に塩素系のガスを使用
することになり，シリコン，ポリサイドまたはＷポリサ
イドなども同時にエッチングされることになり，好まし
くない。この点，本実施例では塩酸過水で不要なコバル
ト膜のみを選択的に除去することができ，選択比が大き
くなるという利点がある。
【００３１】また窒化膜ではなく本実施例のコバルト膜
２５を使用する利点としては，膜厚を極力薄くできると
いう点がある。ゲートマスクを作る際予めホットレジス
トによりパターンニングするが，ゲートマスクが厚いと
レジストパターンニングとエッチング後の形状にパター
ンニング変化差が生じやすい。たとえば，窒化膜ではゲ
ートマスク厚さが厚いためテーパー形状となり，ゲート
マスク厚さが０．４μｍにおいて０．５μｍのパターン
ニングを作る場合，０．６５μｍのゲートマスク幅にな
る。そのため，ゲートマスク厚さは極力薄いほうが好ま
しく，本実施例のコバルト膜を使用とすると，マスク材
質とゲート電極材料との選択比が充分大きいので，この
点でも，コバルト膜をマスクとして使用する利点があ
る。
２５を使用する利点としては，膜厚を極力薄くできると
いう点がある。ゲートマスクを作る際予めホットレジス
トによりパターンニングするが，ゲートマスクが厚いと
レジストパターンニングとエッチング後の形状にパター
ンニング変化差が生じやすい。たとえば，窒化膜ではゲ
ートマスク厚さが厚いためテーパー形状となり，ゲート
マスク厚さが０．４μｍにおいて０．５μｍのパターン
ニングを作る場合，０．６５μｍのゲートマスク幅にな
る。そのため，ゲートマスク厚さは極力薄いほうが好ま
しく，本実施例のコバルト膜を使用とすると，マスク材
質とゲート電極材料との選択比が充分大きいので，この
点でも，コバルト膜をマスクとして使用する利点があ
る。
【００３２】本発明の不揮発性半導体記憶装置の第２実
施例として図４に示したＥＰＲＯＭの製造方法を図５〜
図７を参照して述べる。図４〜図７に連続した製造方法
を図解しているが，図解の関係で３つの図面に分割して
いる。図５（Ａ）に示したように，シリコン基板１の上
にゲート酸化膜３となる二酸化シリコン（ＳｉＯ2 ）層
が形成される。図示しないＬＯＣＯＳ領域３６を形成し
た後，ゲート酸化膜３の上にメモリセルＭＯＳトランジ
スタ領域２０のフローティングゲート部２７および周辺
ＭＯＳトランジスタ領域１０の周辺ＭＯＳトランジスタ
ゲート部１９が形成されるポリシリコン層５がデポジシ
ョンされる。ポリシリコン層５の上にコントロールゲー
ト部２１のゲート酸化膜となる二酸化シリコン膜７が形
成される。さらに酸化シリコン膜７の上にメモリセルＭ
ＯＳトランジスタ領域２０のコントロールゲート部２１
が形成されるポリシリコン層１１が形成される。上記プ
ロセスの後，周辺ＭＯＳトランジスタ領域１０の周辺Ｍ
ＯＳトランジスタゲート部１９を形成するため周辺ＭＯ
Ｓトランジスタ領域１０のポリシリコン層５の上にレジ
スト膜１５，および，メモリセルＭＯＳトランジスタ領
域２０のコントロールゲート部２１を形成するためメモ
リセルＭＯＳトランジスタ領域２０のポリシリコン層１
１の上にレジスト膜１７が形成される。
施例として図４に示したＥＰＲＯＭの製造方法を図５〜
図７を参照して述べる。図４〜図７に連続した製造方法
を図解しているが，図解の関係で３つの図面に分割して
いる。図５（Ａ）に示したように，シリコン基板１の上
にゲート酸化膜３となる二酸化シリコン（ＳｉＯ2 ）層
が形成される。図示しないＬＯＣＯＳ領域３６を形成し
た後，ゲート酸化膜３の上にメモリセルＭＯＳトランジ
スタ領域２０のフローティングゲート部２７および周辺
ＭＯＳトランジスタ領域１０の周辺ＭＯＳトランジスタ
ゲート部１９が形成されるポリシリコン層５がデポジシ
ョンされる。ポリシリコン層５の上にコントロールゲー
ト部２１のゲート酸化膜となる二酸化シリコン膜７が形
成される。さらに酸化シリコン膜７の上にメモリセルＭ
ＯＳトランジスタ領域２０のコントロールゲート部２１
が形成されるポリシリコン層１１が形成される。上記プ
ロセスの後，周辺ＭＯＳトランジスタ領域１０の周辺Ｍ
ＯＳトランジスタゲート部１９を形成するため周辺ＭＯ
Ｓトランジスタ領域１０のポリシリコン層５の上にレジ
スト膜１５，および，メモリセルＭＯＳトランジスタ領
域２０のコントロールゲート部２１を形成するためメモ
リセルＭＯＳトランジスタ領域２０のポリシリコン層１
１の上にレジスト膜１７が形成される。
【００３３】図４（Ａ）に示した状態において，ポリシ
リコンまたはタングステンポリサイドをエッチングする
ガスとして好適な（ＳＦ6 ＋Ｃ2 Ｃｌ3 Ｆ3 ）ガスでド
ライエッチングを行うと，レジスト膜１５およびレジス
ト膜１７の周囲のポリシリコン層５，および，ポリシリ
コン層１１が除去されて，図５（Ｂ）に示すように，周
辺ＭＯＳトランジスタゲート部１９およびコントロール
ゲート部２１が形成される。
リコンまたはタングステンポリサイドをエッチングする
ガスとして好適な（ＳＦ6 ＋Ｃ2 Ｃｌ3 Ｆ3 ）ガスでド
ライエッチングを行うと，レジスト膜１５およびレジス
ト膜１７の周囲のポリシリコン層５，および，ポリシリ
コン層１１が除去されて，図５（Ｂ）に示すように，周
辺ＭＯＳトランジスタゲート部１９およびコントロール
ゲート部２１が形成される。
【００３４】図４（Ｃ）に示すように，シリコン酸化膜
７１を形成する。次いで無機系の絶縁材料であるＳＯＧ
（Spin On Glass)を塗布し，ＳＯＧ膜７３を破線で示し
た層７３Ａまで形成する。さらに破線で示したＳＯＧ層
７３Ａを除去し平坦化する。ＳＯＧ膜７３を用いて平坦
化を進め，コントロールゲート部２１および周辺ＭＯＳ
トランジスタゲート部１９の上部がいくぶん露出する程
度まで，シリコン酸化膜７１のエッチバックを行う。こ
のドライエッチングガスとしてはＳｉＯ2 をエッチング
するのに好適なＣＨＦ3 などのガスを用いる。上記プロ
セス終了後の断面図を図５（Ｄ）に示す。
７１を形成する。次いで無機系の絶縁材料であるＳＯＧ
（Spin On Glass)を塗布し，ＳＯＧ膜７３を破線で示し
た層７３Ａまで形成する。さらに破線で示したＳＯＧ層
７３Ａを除去し平坦化する。ＳＯＧ膜７３を用いて平坦
化を進め，コントロールゲート部２１および周辺ＭＯＳ
トランジスタゲート部１９の上部がいくぶん露出する程
度まで，シリコン酸化膜７１のエッチバックを行う。こ
のドライエッチングガスとしてはＳｉＯ2 をエッチング
するのに好適なＣＨＦ3 などのガスを用いる。上記プロ
セス終了後の断面図を図５（Ｄ）に示す。
【００３５】図６（Ａ）に示すように，エッチバックさ
れたシリコン酸化膜７１Ａおよび周辺ＭＯＳトランジス
タゲート部１９，コントロールゲート部２１の上に５０
０Å〜１０００Å程度の厚さでコバルト（Ｃｏ）をデポ
ジションして，コバルト膜２５を被着させる。図６
（Ｂ）に示すように，シリサイド化を行い選択的に周辺
ＭＯＳトランジスタゲート部１９およびコントロールゲ
ート部２１の上にコバルトシリサイド（ＣｏＳｉ2 ）膜
６５，６９を形成する。塩酸過水などにより，未反応コ
バルトをエッチングして除去する。この状態の断面図を
図６（Ｃ）に示す。図６（Ｄ）に示すように，シリコン
酸化膜７１Ａの全面エッチバックを行う。このエッチン
グガスは上記同様，ＣＨＦ3 などのガスを用いる。
れたシリコン酸化膜７１Ａおよび周辺ＭＯＳトランジス
タゲート部１９，コントロールゲート部２１の上に５０
０Å〜１０００Å程度の厚さでコバルト（Ｃｏ）をデポ
ジションして，コバルト膜２５を被着させる。図６
（Ｂ）に示すように，シリサイド化を行い選択的に周辺
ＭＯＳトランジスタゲート部１９およびコントロールゲ
ート部２１の上にコバルトシリサイド（ＣｏＳｉ2 ）膜
６５，６９を形成する。塩酸過水などにより，未反応コ
バルトをエッチングして除去する。この状態の断面図を
図６（Ｃ）に示す。図６（Ｄ）に示すように，シリコン
酸化膜７１Ａの全面エッチバックを行う。このエッチン
グガスは上記同様，ＣＨＦ3 などのガスを用いる。
【００３６】図７（Ａ）に示すように，周辺ＭＯＳトラ
ンジスタゲート部１９に２酸化シリコン側壁７５Ａ，７
５Ｂ，コントロールゲート部２１に二酸化シリコン側壁
７７Ａ，７７Ｂを形成する。図７（Ｂ）に示すように，
再びコバルト膜７９を形成する。図７（Ｃ）に示したよ
うに，レジストパターンを施し，Ｈｌガスによりドライ
エッチングしてメモリセルＭＯＳトランジスタ領域２０
のコントロールゲート部２１の上部およびその周辺に形
成されたコバルト膜７９をパターンニングにする。この
とき，周辺ＭＯＳトランジスタ領域１０のコバルト膜７
９はパターンニングさせない。コバルトシリサイド膜６
９をマスクとして，ドライエッチングによりポリシリコ
ン層５をエッチングする。このエッチングガスとして
は，たとえば，（ＳＦ6 ＋Ｃ2 Ｃｌ3 Ｆ3 ）ガスを用い
る。その結果，図７（Ｄ）に示すように，コントロール
ゲート部２１の数に原始的なフローティングゲート部２
７Ａが形成される。
ンジスタゲート部１９に２酸化シリコン側壁７５Ａ，７
５Ｂ，コントロールゲート部２１に二酸化シリコン側壁
７７Ａ，７７Ｂを形成する。図７（Ｂ）に示すように，
再びコバルト膜７９を形成する。図７（Ｃ）に示したよ
うに，レジストパターンを施し，Ｈｌガスによりドライ
エッチングしてメモリセルＭＯＳトランジスタ領域２０
のコントロールゲート部２１の上部およびその周辺に形
成されたコバルト膜７９をパターンニングにする。この
とき，周辺ＭＯＳトランジスタ領域１０のコバルト膜７
９はパターンニングさせない。コバルトシリサイド膜６
９をマスクとして，ドライエッチングによりポリシリコ
ン層５をエッチングする。このエッチングガスとして
は，たとえば，（ＳＦ6 ＋Ｃ2 Ｃｌ3 Ｆ3 ）ガスを用い
る。その結果，図７（Ｄ）に示すように，コントロール
ゲート部２１の数に原始的なフローティングゲート部２
７Ａが形成される。
【００３７】図８（Ａ）に示すように，コントロールゲ
ート部２１の側壁のＳｉＯ2 をエッチングして二酸化シ
リコン側壁７７Ａ，７７Ｂを除去する。さらに図８
（Ｂ）に示すように，エッチングにより，除去された２
酸化シリコン側壁７７Ａ，７７Ｂの下部の原始的なフロ
ーティングゲート部２７Ａのはみ出し部分およびその下
部のゲート酸化膜３を除去する。その結果，本来のフロ
ーティングゲート部２７が形成される。
ート部２１の側壁のＳｉＯ2 をエッチングして二酸化シ
リコン側壁７７Ａ，７７Ｂを除去する。さらに図８
（Ｂ）に示すように，エッチングにより，除去された２
酸化シリコン側壁７７Ａ，７７Ｂの下部の原始的なフロ
ーティングゲート部２７Ａのはみ出し部分およびその下
部のゲート酸化膜３を除去する。その結果，本来のフロ
ーティングゲート部２７が形成される。
【００３８】図８（Ｃ）に示すように，たとえば，摂氏
６００度でアニールしてシリサイド化を行い，コバルト
シリサイド膜６７Ａ，６７Ｂ，８１，８３を形成する。
図８（Ｄ）に示すように，未反応コバルトを塩酸過水で
除去する。再度，摂氏８
６００度でアニールしてシリサイド化を行い，コバルト
シリサイド膜６７Ａ，６７Ｂ，８１，８３を形成する。
図８（Ｄ）に示すように，未反応コバルトを塩酸過水で
除去する。再度，摂氏８
【００３９】その後，ＬＤＤインプランテーションを行
い，周辺ＭＯＳトランジスタ領域１０にソース領域３１
およびドレーン領域３２，メモリセルＭＯＳトランジス
タ領域２０にソース領域３３およびドレーン領域３４を
形成する。またＬＤＤ側壁形成処理を行いない側壁３７
Ａ，３７Ｂ側壁３７Ａ，３７Ｂ，および，側壁３８Ａ，
３８Ｂを形成して，図４に示すＥＰＲＯＭを形成する。
以上述べたように，この第２実施例においても，フロー
ティングゲート部２７を形成するプロセスにおいて，コ
ントロールゲート部２１をコバルト膜２５がマスクとし
て保護しているので，図１０に示したようなコントロー
ルゲート部２１の厚さが薄くなるような問題が生じな
い。
い，周辺ＭＯＳトランジスタ領域１０にソース領域３１
およびドレーン領域３２，メモリセルＭＯＳトランジス
タ領域２０にソース領域３３およびドレーン領域３４を
形成する。またＬＤＤ側壁形成処理を行いない側壁３７
Ａ，３７Ｂ側壁３７Ａ，３７Ｂ，および，側壁３８Ａ，
３８Ｂを形成して，図４に示すＥＰＲＯＭを形成する。
以上述べたように，この第２実施例においても，フロー
ティングゲート部２７を形成するプロセスにおいて，コ
ントロールゲート部２１をコバルト膜２５がマスクとし
て保護しているので，図１０に示したようなコントロー
ルゲート部２１の厚さが薄くなるような問題が生じな
い。
【００４０】第１実施例と第２実施例とを比較すると，
完成したＥＰＲＯＭは同じであるが，第２実施例は，２
度アニールするのでプロセスはいくぶん複雑になるが，
図２（Ａ）に示した酸化シリコン側壁３８Ａ，３８Ｂが
形成され，その除去を行う必要がないという利点があ
る。
完成したＥＰＲＯＭは同じであるが，第２実施例は，２
度アニールするのでプロセスはいくぶん複雑になるが，
図２（Ａ）に示した酸化シリコン側壁３８Ａ，３８Ｂが
形成され，その除去を行う必要がないという利点があ
る。
【００４１】上述した第１および第２の実施例によれ
ば，周辺ＭＯＳトランジスタ領域１０への損傷を防止し
つつ，コントロールゲート部２１の損傷を防止するとい
う利点の他に，コントロールゲート部２１とフローティ
ングゲート部２７のセルフアライメントが可能であり，
形状の再現性に優れ安定して製造できるという利点があ
る。さらにコバルトシリサイド膜６７Ａ，６７Ｂの形成
により，周辺ＭＯＳトランジスタ領域１０のソース，ド
レーン上のシート抵抗値およびコンタクト抵抗値が低下
し，トランジスタの動作が向上する。同様にメモリセル
ＭＯＳトランジスタ領域２０内のゲート抵抗値およびコ
ンタクト抵抗値か低下し動作速度が向上する。その結
果，全体としてＥＰＲＯＭの動作が向上する。
ば，周辺ＭＯＳトランジスタ領域１０への損傷を防止し
つつ，コントロールゲート部２１の損傷を防止するとい
う利点の他に，コントロールゲート部２１とフローティ
ングゲート部２７のセルフアライメントが可能であり，
形状の再現性に優れ安定して製造できるという利点があ
る。さらにコバルトシリサイド膜６７Ａ，６７Ｂの形成
により，周辺ＭＯＳトランジスタ領域１０のソース，ド
レーン上のシート抵抗値およびコンタクト抵抗値が低下
し，トランジスタの動作が向上する。同様にメモリセル
ＭＯＳトランジスタ領域２０内のゲート抵抗値およびコ
ンタクト抵抗値か低下し動作速度が向上する。その結
果，全体としてＥＰＲＯＭの動作が向上する。
【００４２】以上の実施例ではマスク材料としてコバル
トを用いた例について述べたが，ゲート電極材料をエッ
チングするときのガスでエッチングされない他の物質，
たとえばつ，他の貴金属，遷移金属あるいは高融点金属
をなどを使用してもよい。
トを用いた例について述べたが，ゲート電極材料をエッ
チングするときのガスでエッチングされない他の物質，
たとえばつ，他の貴金属，遷移金属あるいは高融点金属
をなどを使用してもよい。
【００４３】以上の実施例は不揮発性半導体記憶装置と
してＥＰＲＯＭを例示したが，本発明は，ＥＰＲＯＭな
どの不揮発性半導体記憶装置に限らず，同一半導体基板
に複数の電極層を形成する場合，その層が部分的に異な
る層，たとえば，ある部分においては２層，他の部分で
は３層になるような半導体装置についても適用できる。
また本発明は立体半導体装置などにおいて，複数層の電
極層を形成する場合にも適用できる。
してＥＰＲＯＭを例示したが，本発明は，ＥＰＲＯＭな
どの不揮発性半導体記憶装置に限らず，同一半導体基板
に複数の電極層を形成する場合，その層が部分的に異な
る層，たとえば，ある部分においては２層，他の部分で
は３層になるような半導体装置についても適用できる。
また本発明は立体半導体装置などにおいて，複数層の電
極層を形成する場合にも適用できる。
【００４４】
【発明の効果】上述した例示から明らかなように，本発
明によれば，たとえば，ＥＰＲＯＭなどの不揮発性半導
体記憶装置に適用した場合，上部電極層にダメージを与
えずに複数層の電極層を形成できる。本発明によれば，
下層の電極層を形成する再のマスクとしてコバルトを用
いているので，マスクとして使用した後に簡単な方法で
コバルト除去時に他の材料に損傷を与えずにコバルトの
みを選択的に除去できる。さらに本発明によれば，不揮
発性半導体記憶装置の動作速度を向上させることができ
る。
明によれば，たとえば，ＥＰＲＯＭなどの不揮発性半導
体記憶装置に適用した場合，上部電極層にダメージを与
えずに複数層の電極層を形成できる。本発明によれば，
下層の電極層を形成する再のマスクとしてコバルトを用
いているので，マスクとして使用した後に簡単な方法で
コバルト除去時に他の材料に損傷を与えずにコバルトの
みを選択的に除去できる。さらに本発明によれば，不揮
発性半導体記憶装置の動作速度を向上させることができ
る。
【図１】本発明の不揮発性半導体記憶装置の第１実施例
のＥＰＲＯＭの製造方法を示す第１の部分図である。
のＥＰＲＯＭの製造方法を示す第１の部分図である。
【図２】本発明の不揮発性半導体記憶装置の第１実施例
のＥＰＲＯＭの製造方法を示す第２の部分図である。
のＥＰＲＯＭの製造方法を示す第２の部分図である。
【図３】本発明の不揮発性半導体記憶装置の第１実施例
のＥＰＲＯＭの製造方法を示す第３の部分図である。
のＥＰＲＯＭの製造方法を示す第３の部分図である。
【図４】図１〜図３に示す製造方法によって製造された
ＥＰＲＯＭの部分断面図である。
ＥＰＲＯＭの部分断面図である。
【図５】本発明の不揮発性半導体記憶装置の第２実施例
のＥＰＲＯＭの製造方法を示す第１の部分図である。
のＥＰＲＯＭの製造方法を示す第１の部分図である。
【図６】本発明の不揮発性半導体記憶装置の第２実施例
のＥＰＲＯＭの製造方法を示す第２の部分図である。
のＥＰＲＯＭの製造方法を示す第２の部分図である。
【図７】本発明の不揮発性半導体記憶装置の第２実施例
のＥＰＲＯＭの製造方法を示す第３の部分図である。
のＥＰＲＯＭの製造方法を示す第３の部分図である。
【図８】本発明の不揮発性半導体記憶装置の第２実施例
のＥＰＲＯＭの製造方法を示す第４の部分図である。
のＥＰＲＯＭの製造方法を示す第４の部分図である。
【図９】従来のＥＰＲＯＭの製造方法を図解する図であ
る。
る。
【図１０】図９に示す製造方法によって製造されたＥＰ
ＲＯＭの部分断面図である。
ＲＯＭの部分断面図である。
１・・シリコン基板， ３・・ゲート酸化膜， ５・・タングステンポリサイド層， ７・・二酸化シリコン膜， １０・・周辺ＭＯＳトランジスタ領域， １１・・タングステンポリサイド層， １５，１７・・レジスト， １９・・周辺ＭＯＳトランジスタゲート部， ２０・・メモリセルＭＯＳトランジスタ領域， ２１・・コントロールゲート部， ２３・・シリコン酸化膜， ２５・・コバルト膜， ２７・・フローティングゲート部， ２７Ａ・・原始的なフローティングゲート部， ３１・・周辺ＭＯＳトランジスタ・ソース領域， ３２・・周辺ＭＯＳトランジスタ・ドレーン領域， ３３・・メモリセルＭＯＳトランジスタ・ソース領域， ３４・・メモリセルＭＯＳトランジスタ・ドレーン領
域， ３６・・ＬＯＣＯＳ領域， ３７Ａ，３７Ｂ・・酸化シリコン側壁， ３８Ａ，３８Ｂ・・二酸化シリコン側壁， ６１・・絶縁膜， ６３，６３Ａ，６３Ｂ・・コバルト膜， ６５・・コバルトシリサイド膜， ６７，６７Ａ，６７Ｂ・・コバルトシリサイド膜， ６９・・コバルトシリサイド膜， ７１，７１Ａ，７１Ｂ・・シリコン酸化膜， ７３，７３Ａ，７３Ｂ・・ＳＯＧ膜， ７５Ａ，７５Ｂ・・２酸化シリコン側壁， ７７Ｂ，７７Ｂ・・２酸化シリコン側壁， ７９・・コバルト膜， ８１・・コバルトシリサイド層， ８３・・コバルトシリサイド層。
域， ３６・・ＬＯＣＯＳ領域， ３７Ａ，３７Ｂ・・酸化シリコン側壁， ３８Ａ，３８Ｂ・・二酸化シリコン側壁， ６１・・絶縁膜， ６３，６３Ａ，６３Ｂ・・コバルト膜， ６５・・コバルトシリサイド膜， ６７，６７Ａ，６７Ｂ・・コバルトシリサイド膜， ６９・・コバルトシリサイド膜， ７１，７１Ａ，７１Ｂ・・シリコン酸化膜， ７３，７３Ａ，７３Ｂ・・ＳＯＧ膜， ７５Ａ，７５Ｂ・・２酸化シリコン側壁， ７７Ｂ，７７Ｂ・・２酸化シリコン側壁， ７９・・コバルト膜， ８１・・コバルトシリサイド層， ８３・・コバルトシリサイド層。
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成４年３月１３日
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】００１４
【補正方法】変更
【補正内容】
【００１４】
【作用】コバルト層またはコバルトシリサイド層を電極
層となるポリシリコンまたはタングステン（Ｗ）ポリサ
イドなどの電極材料で形成された層のマスクとして使用
し，電極材料であるポリシリコンまたはＷポリサイドな
どを好適にエッチングし，コバルト層またはコバルトシ
リサイド層はエッチングしないエッチングガス，たとえ
ば，（ＳＦ６＋Ｃ２Ｃｌ３Ｆ３）ガスを用いてエッチン
グする。その結果，上部の電極層には損傷を与えず下部
の電極層を形成することができる。コバルト層またはコ
バルトシリサイド層をマスクとして使用すると，その除
去にたとえば，ＨＩガスなどのエッチングガスを使用す
ることができ，周辺のシリコン，ポリシリコンなどにダ
メージを与えずコバルト層およびコバルトシリサイド層
のみを選択的に除去できる。
層となるポリシリコンまたはタングステン（Ｗ）ポリサ
イドなどの電極材料で形成された層のマスクとして使用
し，電極材料であるポリシリコンまたはＷポリサイドな
どを好適にエッチングし，コバルト層またはコバルトシ
リサイド層はエッチングしないエッチングガス，たとえ
ば，（ＳＦ６＋Ｃ２Ｃｌ３Ｆ３）ガスを用いてエッチン
グする。その結果，上部の電極層には損傷を与えず下部
の電極層を形成することができる。コバルト層またはコ
バルトシリサイド層をマスクとして使用すると，その除
去にたとえば，ＨＩガスなどのエッチングガスを使用す
ることができ，周辺のシリコン，ポリシリコンなどにダ
メージを与えずコバルト層およびコバルトシリサイド層
のみを選択的に除去できる。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００１９
【補正方法】変更
【補正内容】
【００１９】レジスト膜１５およびレジスト膜１７をマ
スクとして，たとえば，ＨＩガスを用いたドライエッチ
ングによりコバルト膜２５をパターンニングする。その
結果，図１（Ｂ）に示すように，周辺ＭＯＳトランジス
タゲート部１９およびコントロールゲート部２１が形成
される部分の上部にコバルト膜２５が残る。
スクとして，たとえば，ＨＩガスを用いたドライエッチ
ングによりコバルト膜２５をパターンニングする。その
結果，図１（Ｂ）に示すように，周辺ＭＯＳトランジス
タゲート部１９およびコントロールゲート部２１が形成
される部分の上部にコバルト膜２５が残る。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】００２３
【補正方法】変更
【補正内容】
【００２３】図２（Ｂ）に示すように，再度，コバルト
を５０ｎｍ程度の厚さにデポジションしてコバルト膜６
３を形成する。なおこのコバルト膜６３の形成は，次の
プロセス以降のプロセスにおけるフローティングゲート
部２７を形成する際，パターンニングをしない周辺ＭＯ
Ｓトランジスタ領域１０部分の保護膜を形成するためで
あるから，コバルトに限らず，他の保護材料を用いるこ
ともできる。ただし，以下の例示においては，コバルト
膜６３を使用した例について述べる。
を５０ｎｍ程度の厚さにデポジションしてコバルト膜６
３を形成する。なおこのコバルト膜６３の形成は，次の
プロセス以降のプロセスにおけるフローティングゲート
部２７を形成する際，パターンニングをしない周辺ＭＯ
Ｓトランジスタ領域１０部分の保護膜を形成するためで
あるから，コバルトに限らず，他の保護材料を用いるこ
ともできる。ただし，以下の例示においては，コバルト
膜６３を使用した例について述べる。
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】００３５
【補正方法】変更
【補正内容】
【００３５】図６（Ａ）に示すように，エッチバックさ
れたシリコン酸化膜７１Ａおよび周辺ＭＯＳトランジス
タゲート部１９，コントロールゲート部２１の上に５０
ｎｍ〜１００ｎｍ程度の厚さでコバルト（Ｃｏ）をデポ
ジションして，コバルト膜２５を被着させる。図６
（Ｂ）に示すように，シリサイド化を行い選択的に周辺
ＭＯＳトランジスタゲート部１９およびコントロールゲ
ート部２１の上にコバルトシリサイド（ＣｏＳｉ２）膜
６５，６９を形成する。塩酸過水などにより，未反応コ
バルトをエッチングして除去する。この状態の断面図を
図６（Ｃ）に示す。図６（Ｄ）に示すように，シリコン
酸化膜７１Ａの全面エッチバックを行う。このエッチン
グガスは上記同様，ＣＨＦ３などのガスを用いる。
れたシリコン酸化膜７１Ａおよび周辺ＭＯＳトランジス
タゲート部１９，コントロールゲート部２１の上に５０
ｎｍ〜１００ｎｍ程度の厚さでコバルト（Ｃｏ）をデポ
ジションして，コバルト膜２５を被着させる。図６
（Ｂ）に示すように，シリサイド化を行い選択的に周辺
ＭＯＳトランジスタゲート部１９およびコントロールゲ
ート部２１の上にコバルトシリサイド（ＣｏＳｉ２）膜
６５，６９を形成する。塩酸過水などにより，未反応コ
バルトをエッチングして除去する。この状態の断面図を
図６（Ｃ）に示す。図６（Ｄ）に示すように，シリコン
酸化膜７１Ａの全面エッチバックを行う。このエッチン
グガスは上記同様，ＣＨＦ３などのガスを用いる。
【手続補正５】
【補正対象書類名】明細書
【補正対象項目名】００３６
【補正方法】変更
【補正内容】
【００３６】図７（Ａ）に示すように，周辺ＭＯＳトラ
ンジスタゲート部１９に２酸化シリコン側壁７５Ａ，７
５Ｂ，コントロールゲート部２１に二酸化シリコン側壁
７７Ａ，７７Ｂを形成する。図７（Ｂ）に示すように，
再びコバルト膜７９を形成する。図７（Ｃ）に示したよ
うに，レジストパターンを施し，ＨＩガスによりドライ
エッチングしてメモリセルＭＯＳトランジスタ領域２０
のコントロールゲート部２１の上部およびその周辺に形
成されたコバルト膜７９をパターンニングにする。この
とき，周辺ＭＯＳトランジスタ領域１０のコバルト膜７
９はパターンニングさせない。コバルトシリサイド膜６
９をマスクとして，ドライエッチングによりポリシリコ
ン層５をエッチングする。このエッチングガスとして
は，たとえば，（ＳＦ６＋Ｃ２Ｃｌ３Ｆ３）ガスを用い
る。その結果，図７（Ｄ）に示すように，コントロール
ゲート部２１の下部に初期のフローティングゲート部２
７Ａが形成される。
ンジスタゲート部１９に２酸化シリコン側壁７５Ａ，７
５Ｂ，コントロールゲート部２１に二酸化シリコン側壁
７７Ａ，７７Ｂを形成する。図７（Ｂ）に示すように，
再びコバルト膜７９を形成する。図７（Ｃ）に示したよ
うに，レジストパターンを施し，ＨＩガスによりドライ
エッチングしてメモリセルＭＯＳトランジスタ領域２０
のコントロールゲート部２１の上部およびその周辺に形
成されたコバルト膜７９をパターンニングにする。この
とき，周辺ＭＯＳトランジスタ領域１０のコバルト膜７
９はパターンニングさせない。コバルトシリサイド膜６
９をマスクとして，ドライエッチングによりポリシリコ
ン層５をエッチングする。このエッチングガスとして
は，たとえば，（ＳＦ６＋Ｃ２Ｃｌ３Ｆ３）ガスを用い
る。その結果，図７（Ｄ）に示すように，コントロール
ゲート部２１の下部に初期のフローティングゲート部２
７Ａが形成される。
【手続補正６】
【補正対象書類名】明細書
【補正対象項目名】００３８
【補正方法】変更
【補正内容】
【００３８】図８（Ｃ）に示すように，たとえば，摂氏
６００度でアニールしてシリサイド化を行い，コバルト
シリサイド膜６７Ａ，６７Ｂ，８１，８３を形成する。
図８（Ｄ）に示すように，未反応コバルトを塩酸過水で
除去する。再度，摂氏８００°Ｃ程度でアニールを行い
安定したコバルトシリサイド層を形成する。
６００度でアニールしてシリサイド化を行い，コバルト
シリサイド膜６７Ａ，６７Ｂ，８１，８３を形成する。
図８（Ｄ）に示すように，未反応コバルトを塩酸過水で
除去する。再度，摂氏８００°Ｃ程度でアニールを行い
安定したコバルトシリサイド層を形成する。
【手続補正７】
【補正対象書類名】明細書
【補正対象項目名】００４２
【補正方法】変更
【補正内容】
【００４２】以上の実施例ではマスク材料としてコバル
トを用いた例について述べたが，ゲート電極材料をエッ
チングするときのガスでエッチングされない他の物質，
たとえば，他の貴金属，遷移金属あるいは高融点金属を
などを使用してもよい。
トを用いた例について述べたが，ゲート電極材料をエッ
チングするときのガスでエッチングされない他の物質，
たとえば，他の貴金属，遷移金属あるいは高融点金属を
などを使用してもよい。
Claims (5)
- 【請求項１】 ２層の電極層を有するメモリセルと，該
２層の電極層のいずれか１層と共通する層のゲート電極
層を有する周辺トランジスタとが同一半導体基板に形成
される不揮発性半導体記憶装置の製造方法において， 少なくとも，上記メモリセルの上部の電極層をコバルト
またはコバルトシリサイドをマスクとしてパターンニン
グすることを特徴とする不揮発性半導体記憶装置の製造
方法。 - 【請求項２】 上層の電極層を形成後上記コバルト層を
形成し，そのコバルト層をマスクとして下層の電極層を
パターンニングする請求項１記載の不揮発性半導体記憶
装置の製造方法。 - 【請求項３】 上層形成後その上にコバルトシリサイド
層を形成し該コバルトシリサイド層をマスクとして上層
の電極層をパターンニングする請求項１記載の不揮発性
半導体記憶装置の製造方法。 - 【請求項４】 上記上部電極層形成時，上記周辺トラン
ジスタのゲート電極層を同時に形成する請求項２または
３記載の不揮発性半導体記憶装置の製造方法。 - 【請求項５】 上記不揮発性半導体記憶装置はＥＰＲＯ
Ｍであり，上記メモリセルは上部電極層としてコントロ
ールゲート，下部電極層としてフローティングゲートを
有し， 上記周辺トランジスタは該メモリセルの動作を制御する
トランジスタであって上記ゲート電極は該トランジスタ
のゲート層である，請求項１〜４いずれか記載の不揮発
性半導体記憶装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3360262A JPH05183134A (ja) | 1991-12-27 | 1991-12-27 | 不揮発性半導体記憶装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3360262A JPH05183134A (ja) | 1991-12-27 | 1991-12-27 | 不揮発性半導体記憶装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05183134A true JPH05183134A (ja) | 1993-07-23 |
Family
ID=18468629
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3360262A Pending JPH05183134A (ja) | 1991-12-27 | 1991-12-27 | 不揮発性半導体記憶装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05183134A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6472701B2 (en) * | 1997-07-10 | 2002-10-29 | Kabushiki Kaisha Toshiba | Non-volatile semiconductor memory device and its manufacturing method |
| US6509216B2 (en) * | 2001-03-07 | 2003-01-21 | United Microelectronics Corp. | Memory structure with thin film transistor and method for fabricating the same |
| JP2007201494A (ja) * | 2007-03-26 | 2007-08-09 | Toshiba Corp | 不揮発性半導体記憶装置 |
| JP2008235936A (ja) * | 2008-05-26 | 2008-10-02 | Toshiba Corp | 不揮発性半導体記憶装置 |
-
1991
- 1991-12-27 JP JP3360262A patent/JPH05183134A/ja active Pending
Cited By (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6472701B2 (en) * | 1997-07-10 | 2002-10-29 | Kabushiki Kaisha Toshiba | Non-volatile semiconductor memory device and its manufacturing method |
| US6586805B2 (en) | 1997-07-10 | 2003-07-01 | Kabushiki Kaisha Toshiba | Non-volatile semiconductor memory device |
| US6703658B2 (en) | 1997-07-10 | 2004-03-09 | Kabushiki Kaisha Toshiba | Non-volatile semiconductor memory device and its manufacturing method |
| US7005345B2 (en) | 1997-07-10 | 2006-02-28 | Kabushiki Kaisha Toshiba | Non-volatile semiconductor memory device and its manufacturing method |
| US7888728B2 (en) | 1997-07-10 | 2011-02-15 | Kabushiki Kaisha Toshiba | Non-volatile semiconductor memory device and its manufacturing method |
| US8698225B2 (en) | 1997-07-10 | 2014-04-15 | Kabushiki Kaisha Toshiba | Non-volatile semiconductor memory device and its manufacturing method |
| US8969942B2 (en) | 1997-07-10 | 2015-03-03 | Kabushiki Kaisha Toshiba | Non-volatile semiconductor memory device and its manufacturing method |
| US6509216B2 (en) * | 2001-03-07 | 2003-01-21 | United Microelectronics Corp. | Memory structure with thin film transistor and method for fabricating the same |
| JP2007201494A (ja) * | 2007-03-26 | 2007-08-09 | Toshiba Corp | 不揮発性半導体記憶装置 |
| JP2008235936A (ja) * | 2008-05-26 | 2008-10-02 | Toshiba Corp | 不揮発性半導体記憶装置 |
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