JPH11284084A - 不揮発性半導体記憶装置とその製造方法 - Google Patents
不揮発性半導体記憶装置とその製造方法Info
- Publication number
- JPH11284084A JPH11284084A JP10083627A JP8362798A JPH11284084A JP H11284084 A JPH11284084 A JP H11284084A JP 10083627 A JP10083627 A JP 10083627A JP 8362798 A JP8362798 A JP 8362798A JP H11284084 A JPH11284084 A JP H11284084A
- Authority
- JP
- Japan
- Prior art keywords
- film
- forming
- floating gate
- polysilicon film
- gate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 54
- 238000004519 manufacturing process Methods 0.000 title claims description 31
- 238000003860 storage Methods 0.000 title claims description 3
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 106
- 229920005591 polysilicon Polymers 0.000 claims abstract description 104
- 229910021417 amorphous silicon Inorganic materials 0.000 claims abstract description 37
- 239000000758 substrate Substances 0.000 claims abstract description 23
- 238000000034 method Methods 0.000 claims description 31
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 8
- 238000000151 deposition Methods 0.000 claims description 8
- 230000008021 deposition Effects 0.000 claims description 8
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 8
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 6
- 238000005530 etching Methods 0.000 claims description 6
- 230000003647 oxidation Effects 0.000 claims description 6
- 238000007254 oxidation reaction Methods 0.000 claims description 6
- 229910052710 silicon Inorganic materials 0.000 claims description 6
- 239000010703 silicon Substances 0.000 claims description 6
- 230000001590 oxidative effect Effects 0.000 claims description 5
- 238000000059 patterning Methods 0.000 claims description 3
- 238000010438 heat treatment Methods 0.000 description 8
- 238000005229 chemical vapour deposition Methods 0.000 description 7
- 239000012535 impurity Substances 0.000 description 7
- 150000002500 ions Chemical class 0.000 description 6
- 239000010410 layer Substances 0.000 description 6
- 239000002344 surface layer Substances 0.000 description 6
- WQJQOUPTWCFRMM-UHFFFAOYSA-N tungsten disilicide Chemical compound [Si]#[W]#[Si] WQJQOUPTWCFRMM-UHFFFAOYSA-N 0.000 description 5
- 229910021342 tungsten silicide Inorganic materials 0.000 description 5
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 description 4
- BLRPTPMANUNPDV-UHFFFAOYSA-N Silane Chemical compound [SiH4] BLRPTPMANUNPDV-UHFFFAOYSA-N 0.000 description 4
- 230000003111 delayed effect Effects 0.000 description 4
- 230000006866 deterioration Effects 0.000 description 4
- 230000005684 electric field Effects 0.000 description 3
- XYFCBTPGUUZFHI-UHFFFAOYSA-N Phosphine Chemical compound P XYFCBTPGUUZFHI-UHFFFAOYSA-N 0.000 description 2
- 230000001154 acute effect Effects 0.000 description 2
- 239000002356 single layer Substances 0.000 description 2
- 229910004298 SiO 2 Inorganic materials 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 239000012141 concentrate Substances 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
- 229920002120 photoresistant polymer Polymers 0.000 description 1
Landscapes
- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
Abstract
(57)【要約】
【課題】 消去速度とデータの書き換え寿命の向上を可
能とし、メモリセル間のトンネル電流ばらつきの低減化
を可能とする。 【解決手段】 半導体基板１上のゲート酸化膜２上に形
成されたフローティングゲート５と、該フローティング
ゲート５の一端部にトンネル酸化膜６を介して重なるよ
うに形成されたコントロールゲート７を有する不揮発性
半導体記憶装置において、前記フローティングゲート５
を構成するポリシリコン膜が、少なくとも下層のポリシ
リコン膜と上層のポリシリコン膜とが異なる成膜温度で
成膜された第１及び第２のアモルファスシリコン膜を熱
処理して形成したことで、上層のポリシリコン膜のグレ
インサイズが下層のポリシリコン膜のグレインサイズよ
り小さいことを特徴とする。
能とし、メモリセル間のトンネル電流ばらつきの低減化
を可能とする。 【解決手段】 半導体基板１上のゲート酸化膜２上に形
成されたフローティングゲート５と、該フローティング
ゲート５の一端部にトンネル酸化膜６を介して重なるよ
うに形成されたコントロールゲート７を有する不揮発性
半導体記憶装置において、前記フローティングゲート５
を構成するポリシリコン膜が、少なくとも下層のポリシ
リコン膜と上層のポリシリコン膜とが異なる成膜温度で
成膜された第１及び第２のアモルファスシリコン膜を熱
処理して形成したことで、上層のポリシリコン膜のグレ
インサイズが下層のポリシリコン膜のグレインサイズよ
り小さいことを特徴とする。
Description
【０００１】
【発明の属する技術分野】本発明は、不揮発性半導体記
憶装置の製造方法に関し、更に詳しく言えば、スプリッ
トゲート型のフラッシュメモリにおけるデータの書き換
え特性の向上を図る技術に関する。
憶装置の製造方法に関し、更に詳しく言えば、スプリッ
トゲート型のフラッシュメモリにおけるデータの書き換
え特性の向上を図る技術に関する。
【０００２】
【従来の技術】以下で、従来例に係わる不揮発性半導体
記憶装置であるスプリットゲート型フラッシュメモリの
製造方法について図面を参照しながら説明する。このス
プリットゲート型フラッシュメモリは、図１７に示すよ
うにコントロールゲート５９がトンネル酸化膜５８を介
してフローティングゲート５７の上部から側部にかけて
形成されて成るフラッシュメモリである。
記憶装置であるスプリットゲート型フラッシュメモリの
製造方法について図面を参照しながら説明する。このス
プリットゲート型フラッシュメモリは、図１７に示すよ
うにコントロールゲート５９がトンネル酸化膜５８を介
してフローティングゲート５７の上部から側部にかけて
形成されて成るフラッシュメモリである。
【０００３】これを作成するには、先ず、図１３に示す
ように半導体基板５１上にＳｉＯ2膜から成るゲート酸
化膜５２、ポリシリコン膜５３及び開口部５５を有する
耐酸化性膜としてのシリコン窒化膜（ＳｉＮ膜）５４を
順次形成し、該シリコン窒化膜５４をマスクにしてＬＯ
ＣＯＳ（Local 0xidation of Silicon）法により熱酸化
することで前記開口部５５位置の前記ポリシリコン膜５
３上に選択酸化膜５６を形成する（図１４参照）。
ように半導体基板５１上にＳｉＯ2膜から成るゲート酸
化膜５２、ポリシリコン膜５３及び開口部５５を有する
耐酸化性膜としてのシリコン窒化膜（ＳｉＮ膜）５４を
順次形成し、該シリコン窒化膜５４をマスクにしてＬＯ
ＣＯＳ（Local 0xidation of Silicon）法により熱酸化
することで前記開口部５５位置の前記ポリシリコン膜５
３上に選択酸化膜５６を形成する（図１４参照）。
【０００４】次に、前記選択酸化膜５６をマスクにして
ポリシリコン膜５３をエッチングして除去し、図１５に
示すようにフローティングゲート５７を形成する。続い
て、前記絶縁膜５２をフッ酸系のエッチング液で等方性
エッチングしてフローティングゲート直下にのみ残存す
るか、または該絶縁膜５２を基板上にも薄く残存させる
ようにエッチングして除去した後に、図１６に示すよう
に全面に化学気相成長（ＣＶＤ）法により堆積されるＣ
ＶＤ酸化膜と、表面を熱酸化することにより形成される
熱酸化膜から成るトンネル酸化膜５８を形成する。
ポリシリコン膜５３をエッチングして除去し、図１５に
示すようにフローティングゲート５７を形成する。続い
て、前記絶縁膜５２をフッ酸系のエッチング液で等方性
エッチングしてフローティングゲート直下にのみ残存す
るか、または該絶縁膜５２を基板上にも薄く残存させる
ようにエッチングして除去した後に、図１６に示すよう
に全面に化学気相成長（ＣＶＤ）法により堆積されるＣ
ＶＤ酸化膜と、表面を熱酸化することにより形成される
熱酸化膜から成るトンネル酸化膜５８を形成する。
【０００５】その後、トンネル酸化膜５８の上にポリシ
リコン膜を形成してフローティングゲート５７の上部か
ら側部にかけて残存するようにパターニングしてコント
ロールゲート５９を形成し、こうして形成されたフロー
ティングゲート５７及びコントロールゲート５９をマス
クにして、不純物を半導体基板５１上に注入してソース
・ドレイン拡散領域６０，６１を形成する。これによ
り、図１７に示すようなスプリットゲート型のフラッシ
ュメモリが形成される。
リコン膜を形成してフローティングゲート５７の上部か
ら側部にかけて残存するようにパターニングしてコント
ロールゲート５９を形成し、こうして形成されたフロー
ティングゲート５７及びコントロールゲート５９をマス
クにして、不純物を半導体基板５１上に注入してソース
・ドレイン拡散領域６０，６１を形成する。これによ
り、図１７に示すようなスプリットゲート型のフラッシ
ュメモリが形成される。
【０００６】そして、前述したスプリットゲート型のフ
ラッシュメモリにおいて、書き込み対象のメモリセル
（以下、選択セルと称する。）のトランジスタをＯＮさ
せて、電子をフローティングゲート５７に注入すること
によりプログラムの書き込みを行っていた。また、図１
５の一点鎖線で囲まれた部分に示すようにフローティン
グゲート５７上面の角部には、前述した図１４に示した
ポリシリコン膜５３を熱酸化させて該ポリシリコン膜５
３上に選択酸化膜５６を形成することで、当該角部に鋭
角な尖鋭部５７Ａが形成されている。
ラッシュメモリにおいて、書き込み対象のメモリセル
（以下、選択セルと称する。）のトランジスタをＯＮさ
せて、電子をフローティングゲート５７に注入すること
によりプログラムの書き込みを行っていた。また、図１
５の一点鎖線で囲まれた部分に示すようにフローティン
グゲート５７上面の角部には、前述した図１４に示した
ポリシリコン膜５３を熱酸化させて該ポリシリコン膜５
３上に選択酸化膜５６を形成することで、当該角部に鋭
角な尖鋭部５７Ａが形成されている。
【０００７】そして、この鋭角に形成された尖鋭部５７
Ａ部分では電界集中が発生し易くなり、これによりフロ
ーティングゲート５７からコントロールゲート５９へ電
子を引き抜く際の消去特性を向上させていた。
Ａ部分では電界集中が発生し易くなり、これによりフロ
ーティングゲート５７からコントロールゲート５９へ電
子を引き抜く際の消去特性を向上させていた。
【０００８】
【発明が解決しようとする課題】しかしながら、前述し
た従来の不揮発性半導体記憶装置によると、電子の消去
特性を向上させるためフローティングゲート５７の角部
に鋭角な尖鋭部５７Ａを形成するためにＬＯＣＯＳ（Lo
cal 0xidation of Silicon）法によりポリシリコン膜上
を選択酸化させている。
た従来の不揮発性半導体記憶装置によると、電子の消去
特性を向上させるためフローティングゲート５７の角部
に鋭角な尖鋭部５７Ａを形成するためにＬＯＣＯＳ（Lo
cal 0xidation of Silicon）法によりポリシリコン膜上
を選択酸化させている。
【０００９】このとき、図１４等に示すように、後にフ
ローティングゲート５７となる前記ポリシリコン膜５３
の表面は、不均一なギザギザした凹凸（図１８に示すフ
ローティングゲート５７の概略斜視図の凸部５７Ｂ参
照）が形成されている。このような不均一なギザギザし
た凸部５７Ｂが形成される原因として、例えば選択酸化
膜５６が形成される際にポリシリコン膜５３の隣り合う
グレイン粒とグレイン粒の間に沿って形成され易く、そ
のような隙間のある領域では選択酸化膜５６の終端が延
びるという性質からグレイン粒の並び具合に影響される
と考えられる。
ローティングゲート５７となる前記ポリシリコン膜５３
の表面は、不均一なギザギザした凹凸（図１８に示すフ
ローティングゲート５７の概略斜視図の凸部５７Ｂ参
照）が形成されている。このような不均一なギザギザし
た凸部５７Ｂが形成される原因として、例えば選択酸化
膜５６が形成される際にポリシリコン膜５３の隣り合う
グレイン粒とグレイン粒の間に沿って形成され易く、そ
のような隙間のある領域では選択酸化膜５６の終端が延
びるという性質からグレイン粒の並び具合に影響される
と考えられる。
【００１０】このようにポリシリコン膜５３の表面に不
均一なギザギザした凸部５７Ｂが形成されていると、フ
ローティングゲート５７を形成した際に、図１８に示す
ように該フローティングゲート５７の尖鋭部５７Ａの周
縁部にも不均一なギザギザした凸部５７Ｂができてしま
う。ここで、消去動作時について図１９を基に説明する
と、例えば、コントロールゲート５９の電圧（ＶCG）が
１４Ｖ、ソース電圧（Ｖs）が０Ｖ、ドレイン電圧（Ｖ
D）が０Ｖに設定されることで、フローティングゲート
５７に蓄積されたデータ（電子）をコントロールゲート
５９に引き抜いてデータの消去が行われる。即ち、当該
フラッシュメモリは、フローティングゲート５７とドレ
イン領域６０の間の静電容量と、コントロールゲート５
９とフローティングゲート５７の間の静電容量とを比べ
ると、前者の方が圧倒的に大きくなる構造であり、前述
したようにコントロールゲート電圧（ＶCG）が１４Ｖ
で、ドレイン電圧（ＶD）が０Ｖの場合、コントロール
ゲート５９とフローティングゲート５７間に高電界が発
生する。その結果、ファウラー−ノルドハイム・トンネ
ル電流（Fowler-NordheimTunnel Current、Ｆ−Ｎトン
ネル電流という。〉が流れ、フローティングゲート５７
の中の電子がコントロールゲート５９側に引き抜かれて
（図１９矢印Ａ参照）、データの消去が行われる。
均一なギザギザした凸部５７Ｂが形成されていると、フ
ローティングゲート５７を形成した際に、図１８に示す
ように該フローティングゲート５７の尖鋭部５７Ａの周
縁部にも不均一なギザギザした凸部５７Ｂができてしま
う。ここで、消去動作時について図１９を基に説明する
と、例えば、コントロールゲート５９の電圧（ＶCG）が
１４Ｖ、ソース電圧（Ｖs）が０Ｖ、ドレイン電圧（Ｖ
D）が０Ｖに設定されることで、フローティングゲート
５７に蓄積されたデータ（電子）をコントロールゲート
５９に引き抜いてデータの消去が行われる。即ち、当該
フラッシュメモリは、フローティングゲート５７とドレ
イン領域６０の間の静電容量と、コントロールゲート５
９とフローティングゲート５７の間の静電容量とを比べ
ると、前者の方が圧倒的に大きくなる構造であり、前述
したようにコントロールゲート電圧（ＶCG）が１４Ｖ
で、ドレイン電圧（ＶD）が０Ｖの場合、コントロール
ゲート５９とフローティングゲート５７間に高電界が発
生する。その結果、ファウラー−ノルドハイム・トンネ
ル電流（Fowler-NordheimTunnel Current、Ｆ−Ｎトン
ネル電流という。〉が流れ、フローティングゲート５７
の中の電子がコントロールゲート５９側に引き抜かれて
（図１９矢印Ａ参照）、データの消去が行われる。
【００１１】そして、この消去動作時に、前述したよう
にフローティングゲート５７の尖鋭部５７Ａに不均一な
凸部５７Ｂが形成されていると、この凸部５７Ｂ内で特
に尖鋭な部分に電界が集中することになり、データの消
去動作時には常時、数ケ所の同じ凸部５７Ｂを介してフ
ローティングゲート５７内の電子がコントロールゲート
５９に引き抜かれることになる。
にフローティングゲート５７の尖鋭部５７Ａに不均一な
凸部５７Ｂが形成されていると、この凸部５７Ｂ内で特
に尖鋭な部分に電界が集中することになり、データの消
去動作時には常時、数ケ所の同じ凸部５７Ｂを介してフ
ローティングゲート５７内の電子がコントロールゲート
５９に引き抜かれることになる。
【００１２】そのため、通常数万回から数十万回、更に
は数百万回のデータの書き換え要求に対処することを考
えると、前述したような尖鋭部５７Ａの、ある数ケ所の
凸部５７Ｂからのみの一局集中的な消去構造では、消去
速度やデータの書き換え寿命の向上を図ることができな
い。更に、前述したようにフローティングゲート５７の
尖鋭部５７Ａに不均一な凸部５７Ｂが形成されている
と、メモリセル間のトンネル電流ばらつきが大きくな
り、記憶容量を大容量化するための微細化及び多値化の
妨げとなっていた。
は数百万回のデータの書き換え要求に対処することを考
えると、前述したような尖鋭部５７Ａの、ある数ケ所の
凸部５７Ｂからのみの一局集中的な消去構造では、消去
速度やデータの書き換え寿命の向上を図ることができな
い。更に、前述したようにフローティングゲート５７の
尖鋭部５７Ａに不均一な凸部５７Ｂが形成されている
と、メモリセル間のトンネル電流ばらつきが大きくな
り、記憶容量を大容量化するための微細化及び多値化の
妨げとなっていた。
【００１３】従って、本発明では前述したような尖鋭部
５７Ａの、ある数ケ所の凸部５７Ｂからのみの一局集中
的な消去構造に代えて、比較的均一な尖鋭部を形成する
ことで、消去速度とデータの書き換え寿命の向上を可能
とすると共に、メモリセル間のトンネル電流ばらつきの
低減化を可能とする不揮発性半導体記憶装置とその製造
方法を提供することを目的とする。
５７Ａの、ある数ケ所の凸部５７Ｂからのみの一局集中
的な消去構造に代えて、比較的均一な尖鋭部を形成する
ことで、消去速度とデータの書き換え寿命の向上を可能
とすると共に、メモリセル間のトンネル電流ばらつきの
低減化を可能とする不揮発性半導体記憶装置とその製造
方法を提供することを目的とする。
【００１４】
【課題を解決するための手段】そこで、本発明は半導体
基板１上のゲート酸化膜２上に形成されたフローティン
グゲート５と、該フローティングゲート５の一端部にト
ンネル酸化膜６を介して重なるように形成されたコント
ロールゲート７を有する不揮発性半導体記憶装置におい
て、前記フローティングゲート５を構成するポリシリコ
ン膜４が、少なくとも下層のポリシリコン膜４Ａと上層
のポリシリコン膜４Ｂとが異なる成膜温度で成膜された
第１及び第２のアモルファスシリコン膜３Ａ，３Ｂを熱
処理して形成したことで、上層のポリシリコン膜４Ｂの
グレインサイズが下層のポリシリコン膜４Ａのグレイン
サイズより小さいことを特徴とするものである。
基板１上のゲート酸化膜２上に形成されたフローティン
グゲート５と、該フローティングゲート５の一端部にト
ンネル酸化膜６を介して重なるように形成されたコント
ロールゲート７を有する不揮発性半導体記憶装置におい
て、前記フローティングゲート５を構成するポリシリコ
ン膜４が、少なくとも下層のポリシリコン膜４Ａと上層
のポリシリコン膜４Ｂとが異なる成膜温度で成膜された
第１及び第２のアモルファスシリコン膜３Ａ，３Ｂを熱
処理して形成したことで、上層のポリシリコン膜４Ｂの
グレインサイズが下層のポリシリコン膜４Ａのグレイン
サイズより小さいことを特徴とするものである。
【００１５】また、その製造方法は、前記フローティン
グゲート４を構成するボリシリコン膜の形成工程が、少
なくとも下層のポリシリコン膜４Ａと上層のポリシリコ
ン膜４Ｂとを異なる成膜温度で第１及び第２のアモルフ
ァスシリコン膜３Ａ，３Ｂを形成した後に、該アモルフ
ァスシリコン膜３Ａ，３Ｂを熱処理して多結晶化する工
程を有することを特徴とするものである。
グゲート４を構成するボリシリコン膜の形成工程が、少
なくとも下層のポリシリコン膜４Ａと上層のポリシリコ
ン膜４Ｂとを異なる成膜温度で第１及び第２のアモルフ
ァスシリコン膜３Ａ，３Ｂを形成した後に、該アモルフ
ァスシリコン膜３Ａ，３Ｂを熱処理して多結晶化する工
程を有することを特徴とするものである。
【００１６】更に、本発明は半導体基板１１上のゲート
酸化膜１２上に形成されたその上部角部に尖鋭角部１８
Ｔを有するフローティングゲート１８と、該フローティ
ングゲート１８の一端部にトンネル酸化膜１９を介して
重なるように形成されたコントロールゲート２０とを有
する不揮発性半導体記憶装置において、前記フローティ
ングゲート１８を構成するポリシリコン膜１４が、少な
くとも前記尖鋭角部１８Ｔが形成される下層のポリシリ
コン膜４Ａと上層のポリシリコン膜４Ｂとが異なる成膜
温度で成膜された第１及び第２のアモルファスシリコン
膜１３Ａ，１３Ｂを熱処理して形成されることで、少な
くとも前記尖鋭角部１８Ｔが形成される上層のポリシリ
コン膜１８Ｂのグレインサイズが下層のポリシリコン膜
１８Ａのグレインサイズより小さいことを特徴とするも
のである。
酸化膜１２上に形成されたその上部角部に尖鋭角部１８
Ｔを有するフローティングゲート１８と、該フローティ
ングゲート１８の一端部にトンネル酸化膜１９を介して
重なるように形成されたコントロールゲート２０とを有
する不揮発性半導体記憶装置において、前記フローティ
ングゲート１８を構成するポリシリコン膜１４が、少な
くとも前記尖鋭角部１８Ｔが形成される下層のポリシリ
コン膜４Ａと上層のポリシリコン膜４Ｂとが異なる成膜
温度で成膜された第１及び第２のアモルファスシリコン
膜１３Ａ，１３Ｂを熱処理して形成されることで、少な
くとも前記尖鋭角部１８Ｔが形成される上層のポリシリ
コン膜１８Ｂのグレインサイズが下層のポリシリコン膜
１８Ａのグレインサイズより小さいことを特徴とするも
のである。
【００１７】そして、その製造方法は、前記フローティ
ングゲート１８を構成するポリシリコン膜１４の形成工
程が、少なくとも前記尖鋭角部１８Ｔが形成される下層
のポリシリコン膜４Ａと上層のポリシリコン膜４Ｂとを
異なる成膜温度で第１及び第２のアモルファスシリコン
膜１３Ａ，１３Ｂを形成した後に、該アモルファスシリ
コン膜１３Ａ，１３Ｂを熱処理して多結晶化する工程を
有することを特徴とするものである。
ングゲート１８を構成するポリシリコン膜１４の形成工
程が、少なくとも前記尖鋭角部１８Ｔが形成される下層
のポリシリコン膜４Ａと上層のポリシリコン膜４Ｂとを
異なる成膜温度で第１及び第２のアモルファスシリコン
膜１３Ａ，１３Ｂを形成した後に、該アモルファスシリ
コン膜１３Ａ，１３Ｂを熱処理して多結晶化する工程を
有することを特徴とするものである。
【００１８】
【発明の実施の形態】以下、本発明の第１の実施形態の
不揮発性半導体記憶装置とその製造方法について説明す
る。本発明の第１の実施形態に係わる不揮発性半導体記
憶装置は、図１に示すように半導体基板１上のゲート酸
化膜２上に形成されたフローティングゲート５と、該フ
ローティングゲート５の上部から側部にかけてトンネル
酸化膜６を介してコントロールゲート７が形成されて成
ることを特徴とするスプリットゲート型のフラッシュメ
モリである。
不揮発性半導体記憶装置とその製造方法について説明す
る。本発明の第１の実施形態に係わる不揮発性半導体記
憶装置は、図１に示すように半導体基板１上のゲート酸
化膜２上に形成されたフローティングゲート５と、該フ
ローティングゲート５の上部から側部にかけてトンネル
酸化膜６を介してコントロールゲート７が形成されて成
ることを特徴とするスプリットゲート型のフラッシュメ
モリである。
【００１９】以下、このようなフラッシュメモリのメモ
リセルの製造方法について図面を参照しながら説明す
る。先ず、図２に示すように半導体基板１上におよそ１
００Åの膜厚のゲート酸化膜２を形成した後に、およそ
５２５℃の成膜温度でおよそ１２００Åの膜厚の第１の
アモルファスシリコン膜３Ａを形成し、更に、およそ４
２５℃の成膜温度でおよそ２０Å乃至２００Åの膜厚の
第２のアモルファスシリコン膜３Ｂを形成する。尚、前
記アモルファスシリコン膜３Ａ，３Ｂは、ＣＶＤ法によ
りモノシラン（ＳｉＨ4）とホスフィン（ＰＨ3）を用い
て、上述したそれぞれの成膜温度により形成することが
できる。
リセルの製造方法について図面を参照しながら説明す
る。先ず、図２に示すように半導体基板１上におよそ１
００Åの膜厚のゲート酸化膜２を形成した後に、およそ
５２５℃の成膜温度でおよそ１２００Åの膜厚の第１の
アモルファスシリコン膜３Ａを形成し、更に、およそ４
２５℃の成膜温度でおよそ２０Å乃至２００Åの膜厚の
第２のアモルファスシリコン膜３Ｂを形成する。尚、前
記アモルファスシリコン膜３Ａ，３Ｂは、ＣＶＤ法によ
りモノシラン（ＳｉＨ4）とホスフィン（ＰＨ3）を用い
て、上述したそれぞれの成膜温度により形成することが
できる。
【００２０】次に、図３（ａ）に示すように前記第１及
び第２のアモルファスシリコン膜３Ａ，３Ｂをおよそ８
５０℃〜９５０℃で熱処理して多結晶化してポリシリコ
ン膜４を形成する。このとき、前記ポリシリコン膜４の
うち、少なくともと下層のポリシリコン膜４Ａと上層の
ポリシリコン膜４Ｂとが異なる成膜温度で成膜された第
1及び第２のアモルファスシリコン膜３Ａ，３Ｂを熱処
理して形成されているため、多結晶化する温度が異な
る。このため、第1及び第２のアモルファスシリコン膜
３Ａ，３Ｂが別々の核を中心に多結晶化して別々の大き
さのグレインを形成する。第２（上層）のアモルファス
シリコン膜３Ｂの膜厚は、第1（下層）のアモルファス
シリコン膜３Ａに比べ十分に薄く、上層のポリシリコン
膜４Ｂのグレインサイズは、最大で第２のアモルファス
シリコン膜３Ｂの膜厚程度となり、例えば上層のポリシ
リコン膜４Ｂのグレインサイズはおよそ２０ｎｍ〜２０
０ｎｍで、このサイズのシリコングレインが形成される
と共に、トンネル電流が局所的に多いと考えられるグレ
イン・バウンダリーが増え、かつメモリセル間でのばら
つきが低減できる。尚、下層のポリシリコン膜４Ａのグ
レインサイズはおよそ１０００ｎｍ〜２０００ｎｍであ
る。
び第２のアモルファスシリコン膜３Ａ，３Ｂをおよそ８
５０℃〜９５０℃で熱処理して多結晶化してポリシリコ
ン膜４を形成する。このとき、前記ポリシリコン膜４の
うち、少なくともと下層のポリシリコン膜４Ａと上層の
ポリシリコン膜４Ｂとが異なる成膜温度で成膜された第
1及び第２のアモルファスシリコン膜３Ａ，３Ｂを熱処
理して形成されているため、多結晶化する温度が異な
る。このため、第1及び第２のアモルファスシリコン膜
３Ａ，３Ｂが別々の核を中心に多結晶化して別々の大き
さのグレインを形成する。第２（上層）のアモルファス
シリコン膜３Ｂの膜厚は、第1（下層）のアモルファス
シリコン膜３Ａに比べ十分に薄く、上層のポリシリコン
膜４Ｂのグレインサイズは、最大で第２のアモルファス
シリコン膜３Ｂの膜厚程度となり、例えば上層のポリシ
リコン膜４Ｂのグレインサイズはおよそ２０ｎｍ〜２０
０ｎｍで、このサイズのシリコングレインが形成される
と共に、トンネル電流が局所的に多いと考えられるグレ
イン・バウンダリーが増え、かつメモリセル間でのばら
つきが低減できる。尚、下層のポリシリコン膜４Ａのグ
レインサイズはおよそ１０００ｎｍ〜２０００ｎｍであ
る。
【００２１】続いて、前記ポリシリコン膜４を図示しな
いホトレジスト膜をマスクにしてパターニングして図４
に示すようにフローティングゲート５を形成する。この
とき、前記フローティングゲート５の下層部５Ａ及び上
層部５Ｂは、前記ポリシリコン膜４の下層のポリシリコ
ン膜４Ａと上層のポリシリコン膜４Ｂに相当し、該ポリ
シリコン膜４が、少なくとも下層のポリシリコン膜４Ａ
と上層のポリシリコン膜４Ｂとが異なる成膜温度で成膜
された第１及び第２のアモルファスシリコン膜３Ａ，３
Ｂを熱処理して形成しているため、上層のポリシリコン
膜４Ｂのグレインサイズが下層のポリシリコン膜４Ａの
グレインサイズより小さく形成されるので、該ポリシリ
コン膜４がパターニングされてフローティングゲート５
を形成した際に、その上部に形成される角部５Ｔの凸状
態のばらつきを低減できる。従って、従来装置のような
特に尖鋭な、ある数ケ所の凸部からのみの一局集中的な
消去構造となることを抑制できる。
いホトレジスト膜をマスクにしてパターニングして図４
に示すようにフローティングゲート５を形成する。この
とき、前記フローティングゲート５の下層部５Ａ及び上
層部５Ｂは、前記ポリシリコン膜４の下層のポリシリコ
ン膜４Ａと上層のポリシリコン膜４Ｂに相当し、該ポリ
シリコン膜４が、少なくとも下層のポリシリコン膜４Ａ
と上層のポリシリコン膜４Ｂとが異なる成膜温度で成膜
された第１及び第２のアモルファスシリコン膜３Ａ，３
Ｂを熱処理して形成しているため、上層のポリシリコン
膜４Ｂのグレインサイズが下層のポリシリコン膜４Ａの
グレインサイズより小さく形成されるので、該ポリシリ
コン膜４がパターニングされてフローティングゲート５
を形成した際に、その上部に形成される角部５Ｔの凸状
態のばらつきを低減できる。従って、従来装置のような
特に尖鋭な、ある数ケ所の凸部からのみの一局集中的な
消去構造となることを抑制できる。
【００２２】そのため、フローティングゲート５に蓄積
されているデータ（電子）をコントロールゲート７側に
引き抜く際のトンネル酸化膜６の電子の移動経路も集中
することが少なくなり、トンネル電流が増加するため、
消去時間を短くできる。また、消去効率が向上すること
で、書き込み動作時や消去動作時等に使用する電圧値の
低減化も図れる。更に、電子の移動時のトンネル酸化膜
６にかかるストレスからくる該酸化膜６の摩耗劣化を分
散し、遅らせることができ、データの書き換え寿命の向
上を図ることができる。
されているデータ（電子）をコントロールゲート７側に
引き抜く際のトンネル酸化膜６の電子の移動経路も集中
することが少なくなり、トンネル電流が増加するため、
消去時間を短くできる。また、消去効率が向上すること
で、書き込み動作時や消去動作時等に使用する電圧値の
低減化も図れる。更に、電子の移動時のトンネル酸化膜
６にかかるストレスからくる該酸化膜６の摩耗劣化を分
散し、遅らせることができ、データの書き換え寿命の向
上を図ることができる。
【００２３】また、前述したようにフローティングゲー
ト５の表面、特に角部５Ｔ部分をほぼ均一な状態に形成
できるため、メモリセル間のトンネル電流ばらつきを低
減することができる。続いて、図５に示すように前記フ
ローティングゲート５を被覆するように基板表面を熱酸
化して熱酸化膜から成るおよそ３００Åの膜厚のトンネ
ル酸化膜６を形成する。
ト５の表面、特に角部５Ｔ部分をほぼ均一な状態に形成
できるため、メモリセル間のトンネル電流ばらつきを低
減することができる。続いて、図５に示すように前記フ
ローティングゲート５を被覆するように基板表面を熱酸
化して熱酸化膜から成るおよそ３００Åの膜厚のトンネ
ル酸化膜６を形成する。
【００２４】次に、ポリシリコン膜をおよそ１５００
Å、タングステンシリサイド膜（ＷＳｉｘ膜）をおよそ
１５００Å順次形成して成る導電膜を形成した後に、前
記トンネル酸化膜６を介して前記フローティングゲート
５の上部から側部にかけて残存するようにパターニング
することで、図６に示すようなコントロールゲート７を
形成する。そして、後述するソース領域８上に開口部を
有する不図示のレジスト膜を介してソース領域形成領域
の基板表層に不純物イオンを注入する。また、後述する
ドレイン領域９上に開口部を有する不図示のレジスト膜
を介してドレイン領域形成領域の基板表層に不純物イオ
ンを注入する。そして、全面を熱処理することで前述し
た基板表層に注入した不純物イオンを拡散させて、ソー
ス・ドレイン領域８，９を形成することにより、図１に
示すようなスプリットゲート型のフラッシュメモリが形
成される。尚、前記コントロールゲート７は、前述した
ようなポリシリコン膜とタングステンシリサイド膜の積
層構造に限らず、ポリシリコン膜から成る単層膜であっ
ても良い。
Å、タングステンシリサイド膜（ＷＳｉｘ膜）をおよそ
１５００Å順次形成して成る導電膜を形成した後に、前
記トンネル酸化膜６を介して前記フローティングゲート
５の上部から側部にかけて残存するようにパターニング
することで、図６に示すようなコントロールゲート７を
形成する。そして、後述するソース領域８上に開口部を
有する不図示のレジスト膜を介してソース領域形成領域
の基板表層に不純物イオンを注入する。また、後述する
ドレイン領域９上に開口部を有する不図示のレジスト膜
を介してドレイン領域形成領域の基板表層に不純物イオ
ンを注入する。そして、全面を熱処理することで前述し
た基板表層に注入した不純物イオンを拡散させて、ソー
ス・ドレイン領域８，９を形成することにより、図１に
示すようなスプリットゲート型のフラッシュメモリが形
成される。尚、前記コントロールゲート７は、前述した
ようなポリシリコン膜とタングステンシリサイド膜の積
層構造に限らず、ポリシリコン膜から成る単層膜であっ
ても良い。
【００２５】以下、本発明の第２の実施形態に係わる不
揮発性半導体記憶装置とその製造方法について説明す
る。尚、第２の実施形態の不揮発性半導体記憶装置は、
図７に示すように半導体基板１１上のゲート酸化膜１２
上に形成されたその上部に尖鋭角部１８Ｔを有するフロ
ーティングゲート１８と、該フローティングゲート１８
の上部から側部にかけてトンネル酸化膜１９を介してコ
ントロールゲート２０が形成されて成るスプリットゲー
ト型のフラッシュメモリに、前述した第１の実施形態の
構成を適用したもので、即ち、前記尖鋭角部１８Ｔが形
成されるフローティングゲート１８の上層部をほぼ均一
な凸状態に形成したことを特徴とするものである。以
下、第２の実施形態に係わる不揮発性半導体記憶装置の
製造方法について説明する。
揮発性半導体記憶装置とその製造方法について説明す
る。尚、第２の実施形態の不揮発性半導体記憶装置は、
図７に示すように半導体基板１１上のゲート酸化膜１２
上に形成されたその上部に尖鋭角部１８Ｔを有するフロ
ーティングゲート１８と、該フローティングゲート１８
の上部から側部にかけてトンネル酸化膜１９を介してコ
ントロールゲート２０が形成されて成るスプリットゲー
ト型のフラッシュメモリに、前述した第１の実施形態の
構成を適用したもので、即ち、前記尖鋭角部１８Ｔが形
成されるフローティングゲート１８の上層部をほぼ均一
な凸状態に形成したことを特徴とするものである。以
下、第２の実施形態に係わる不揮発性半導体記憶装置の
製造方法について説明する。
【００２６】先ず、図８に示すように半導体基板１１上
におよそ１００Åの膜厚のゲート酸化膜１２を形成した
後に、およそ５２５℃の成膜温度でおよそ１２００Åの
膜厚の第１のアモルファスシリコン膜１３Ａを形成し、
更に、およそ４２５℃の成膜温度でおよそ２０Å乃至２
００Åの膜厚の第２のアモルファスシリコン膜１３Ｂを
形成する。尚、前記アモルファスシリコン膜１３Ａ，１
３Ｂは、ＣＶＤ法によりモノシラン（ＳｉＨ4）とホス
フィン（ＰＨ3）を用いて、上述したそれぞれの成膜温
度により形成することができる。
におよそ１００Åの膜厚のゲート酸化膜１２を形成した
後に、およそ５２５℃の成膜温度でおよそ１２００Åの
膜厚の第１のアモルファスシリコン膜１３Ａを形成し、
更に、およそ４２５℃の成膜温度でおよそ２０Å乃至２
００Åの膜厚の第２のアモルファスシリコン膜１３Ｂを
形成する。尚、前記アモルファスシリコン膜１３Ａ，１
３Ｂは、ＣＶＤ法によりモノシラン（ＳｉＨ4）とホス
フィン（ＰＨ3）を用いて、上述したそれぞれの成膜温
度により形成することができる。
【００２７】次に、前記第１及び第２のアモルファスシ
リコン膜１３Ａ，１３Ｂをおよそ８５０℃〜９５０℃で
熱処理して多結晶化してポリシリコン膜１４を形成した
後に、図９に示すように該ポリシリコン膜１４上におよ
そ５００Åの膜厚のシリコン窒化膜（ＳｉＮ膜）１５を
形成する。該シリコン窒化膜１５上にはホトリソ工程に
より所望の開口部１６が穿設されている。ここで、前記
ポリシリコン膜１４のうち、少なくとも下層のポリシリ
コン膜１４Ａと上層のポリシリコン膜１４Ｂとが異なる
成膜温度で成膜された第１及び第２のアモルファスシリ
コン膜１３Ａ，１３Ｂを熱処理して形成されているた
め、多結晶化する温度が異なる。このため、第1及び第
２のアモルファスシリコン膜３Ａ，３Ｂが別々の核を中
心に多結晶化して別々の大きさのグレインを形成する。
第２（上層）のアモルファスシリコン膜１３Ｂの膜厚
は、第1（下層）のアモルファスシリコン膜１３Ａに比
べ十分に薄く、上層のポリシリコン膜１４Ｂのグレイン
サイズは、最大で第２のアモルファスシリコン膜１３Ｂ
の膜厚程度となり、例えば上層のポリシリコン膜４Ｂの
グレインサイズはおよそ２０ｎｍ〜２００ｎｍで、この
サイズのシリコングレインが形成されると共に、トンネ
ル電流が局所的に多いと考えられるグレイン・バウンダ
リーが増え、かつメモリセル間でのばらつきが低減でき
る。尚、下層のポリシリコン膜１４Ａのグレインサイズ
はおよそ１０００ｎｍ〜２０００ｎｍである（前述した
第１の実施形態で説明した図３（ｂ）参照）。
リコン膜１３Ａ，１３Ｂをおよそ８５０℃〜９５０℃で
熱処理して多結晶化してポリシリコン膜１４を形成した
後に、図９に示すように該ポリシリコン膜１４上におよ
そ５００Åの膜厚のシリコン窒化膜（ＳｉＮ膜）１５を
形成する。該シリコン窒化膜１５上にはホトリソ工程に
より所望の開口部１６が穿設されている。ここで、前記
ポリシリコン膜１４のうち、少なくとも下層のポリシリ
コン膜１４Ａと上層のポリシリコン膜１４Ｂとが異なる
成膜温度で成膜された第１及び第２のアモルファスシリ
コン膜１３Ａ，１３Ｂを熱処理して形成されているた
め、多結晶化する温度が異なる。このため、第1及び第
２のアモルファスシリコン膜３Ａ，３Ｂが別々の核を中
心に多結晶化して別々の大きさのグレインを形成する。
第２（上層）のアモルファスシリコン膜１３Ｂの膜厚
は、第1（下層）のアモルファスシリコン膜１３Ａに比
べ十分に薄く、上層のポリシリコン膜１４Ｂのグレイン
サイズは、最大で第２のアモルファスシリコン膜１３Ｂ
の膜厚程度となり、例えば上層のポリシリコン膜４Ｂの
グレインサイズはおよそ２０ｎｍ〜２００ｎｍで、この
サイズのシリコングレインが形成されると共に、トンネ
ル電流が局所的に多いと考えられるグレイン・バウンダ
リーが増え、かつメモリセル間でのばらつきが低減でき
る。尚、下層のポリシリコン膜１４Ａのグレインサイズ
はおよそ１０００ｎｍ〜２０００ｎｍである（前述した
第１の実施形態で説明した図３（ｂ）参照）。
【００２８】次に、図１０に示すように前記シリコン窒
化膜１５をマスクにして開口部１６下の前記ポリシリコ
ン膜１４表面をＬＯＣＯＳ（Local 0xidation of Silic
on）法により選択酸化して選択酸化膜１７を形成する。
本実施の形態では、当該選択酸化膜１７の膜厚が最大と
なる中央部の膜厚はおよそ１５００Åで、選択酸化膜１
７の外周部に向かうに従って膜厚は薄くなる。従って、
図１１に示すように該選択酸化膜１７をマスクして前記
ポリシリコン膜１４をエッチングしてフローティングゲ
ート１８を形成した際に、該フローティングゲート１８
の上面はその中央部を中心にして窪んだ状態に形成さ
れ、上部角部には尖鋭角部１８Ｔが形成される。本工程
では、例えばＥＣＲ方式エッチャーで流量８０ｓｃｃｍ
のＣｌ２ガス、流量５ｓｃｃｍの０２ガス、圧力５ｍＴ
ｏｒｒ、ＰＦパワー５０Ｗ、マグネトロン２５０ｍＡの
条件でポリシリコン膜１４をエッチングする。
化膜１５をマスクにして開口部１６下の前記ポリシリコ
ン膜１４表面をＬＯＣＯＳ（Local 0xidation of Silic
on）法により選択酸化して選択酸化膜１７を形成する。
本実施の形態では、当該選択酸化膜１７の膜厚が最大と
なる中央部の膜厚はおよそ１５００Åで、選択酸化膜１
７の外周部に向かうに従って膜厚は薄くなる。従って、
図１１に示すように該選択酸化膜１７をマスクして前記
ポリシリコン膜１４をエッチングしてフローティングゲ
ート１８を形成した際に、該フローティングゲート１８
の上面はその中央部を中心にして窪んだ状態に形成さ
れ、上部角部には尖鋭角部１８Ｔが形成される。本工程
では、例えばＥＣＲ方式エッチャーで流量８０ｓｃｃｍ
のＣｌ２ガス、流量５ｓｃｃｍの０２ガス、圧力５ｍＴ
ｏｒｒ、ＰＦパワー５０Ｗ、マグネトロン２５０ｍＡの
条件でポリシリコン膜１４をエッチングする。
【００２９】このとき、前記フローティングゲート１８
の下層部１８Ａ及び上層部１８Ｂ（尖鋭角部１８Ｔが形
成される。）は、前記ポリシリコン膜１４の下層のポリ
シリコン膜１４Ａと上層のポリシリコン膜１４Ｂに相当
し、該ポリシリコン膜１４が、少なくとも下層のポリシ
リコン膜１４Ａと上層のポリシリコン膜１４Ｂとが異な
る成膜温度で成膜された第１及び第２のアモルファスシ
リコン膜１３Ａ，１３Ｂを熱処理して形成しているた
め、上層のポリシリコン膜１４Ｂのグレインサイズが下
層のポリシリコン膜１４Ａのグレインサイズより小さく
形成できるので、前記尖鋭部１８Ｔ部分の表面は、従来
ほど凹凸が激しくならず、その尖鋭角部１８Ｔのばらつ
きが低減できる。従って、従来装置のような特に尖鋭
な、ある数ケ所の凸部からのみの一局集中的な消去構造
となることを抑制できる。
の下層部１８Ａ及び上層部１８Ｂ（尖鋭角部１８Ｔが形
成される。）は、前記ポリシリコン膜１４の下層のポリ
シリコン膜１４Ａと上層のポリシリコン膜１４Ｂに相当
し、該ポリシリコン膜１４が、少なくとも下層のポリシ
リコン膜１４Ａと上層のポリシリコン膜１４Ｂとが異な
る成膜温度で成膜された第１及び第２のアモルファスシ
リコン膜１３Ａ，１３Ｂを熱処理して形成しているた
め、上層のポリシリコン膜１４Ｂのグレインサイズが下
層のポリシリコン膜１４Ａのグレインサイズより小さく
形成できるので、前記尖鋭部１８Ｔ部分の表面は、従来
ほど凹凸が激しくならず、その尖鋭角部１８Ｔのばらつ
きが低減できる。従って、従来装置のような特に尖鋭
な、ある数ケ所の凸部からのみの一局集中的な消去構造
となることを抑制できる。
【００３０】そのため、フローティングゲート１８に蓄
積されているデータ（電子）をコントロールゲート２０
側に引き抜く際のトンネル酸化膜１９の電子の移動経路
も集中することが少なくなり、トンネル電流が増加する
ため、消去時間を短くできる。また、消去効率が向上す
ることで、書き込み動作時や消去動作時等に使用する電
圧値の低減化も図れる。更に、電子の移動時のトンネル
酸化膜１９にかかるストレスからくる該酸化膜１９の摩
耗劣化を分散し、遅らせることができ、データの書き換
え寿命の向上を図ることができる。
積されているデータ（電子）をコントロールゲート２０
側に引き抜く際のトンネル酸化膜１９の電子の移動経路
も集中することが少なくなり、トンネル電流が増加する
ため、消去時間を短くできる。また、消去効率が向上す
ることで、書き込み動作時や消去動作時等に使用する電
圧値の低減化も図れる。更に、電子の移動時のトンネル
酸化膜１９にかかるストレスからくる該酸化膜１９の摩
耗劣化を分散し、遅らせることができ、データの書き換
え寿命の向上を図ることができる。
【００３１】また、前述したようにフローティングゲー
ト１８の表面、特に尖鋭角部１８Ｔ部分をほぼ均一な状
態に形成できるため、メモリセル間のトンネル電流ばら
つきを低減することができる。続いて、例えばフッ酸
（例えば、ＨＦ：Ｈ２０＝１：２５）処理でフローティ
ングゲート１８直下の領域以外に形成されたゲート酸化
膜１２を除去する。尚、このエッチング時にフローティ
ングゲート１８直下の領域以外のゲート酸化膜１２は全
部を除去することなしに、途中まででエッチングを終了
させても良い。
ト１８の表面、特に尖鋭角部１８Ｔ部分をほぼ均一な状
態に形成できるため、メモリセル間のトンネル電流ばら
つきを低減することができる。続いて、例えばフッ酸
（例えば、ＨＦ：Ｈ２０＝１：２５）処理でフローティ
ングゲート１８直下の領域以外に形成されたゲート酸化
膜１２を除去する。尚、このエッチング時にフローティ
ングゲート１８直下の領域以外のゲート酸化膜１２は全
部を除去することなしに、途中まででエッチングを終了
させても良い。
【００３２】更に、図１２に示すように前記フローティ
ングゲート１８を被覆するように基板全面に化学気相成
長（ＣＶＤ）法により堆積されるＣＶＤ酸化膜と、表面
を熱酸化することにより形成される熱酸化膜から成るお
よそ３００Åの膜厚のトンネル酸化膜１９を形成する。
次に、ポリシリコン膜をおよそ１５００Å、タングステ
ンシリサイド膜（ＷＳｉｘ膜）をおよそ１５００Å順次
形成し、前記トンネル酸化膜１９を介して前記フローテ
イングゲート１８の上部から側部にかけて残存するよう
にパターニングして図７に示すようなコントロールゲー
ト２０を形成する。そして、後述するソース領域２１上
に開口部を有する不図示のレジスト膜を介してソース領
域形成領域の基板表層に不純物イオンを注入する。ま
た、後述するドレイン領域２２上に開口部を有する不図
示のレジスト膜を介してドレイン領域形成領域の基板表
層に不純物イオンを注入する。そして、全面を熱処理す
ることで前述した基板表層に注入した不純物イオンを拡
散させて、ソース・ドレイン領域２１，２２を形成する
ことにより、図７に示すようなスプリットゲート型のフ
ラッシュメモリが形成される。尚、前記コントロールゲ
ート２０は、前述したようなポリシリコン膜とタングス
テンシリサイド膜の積層構造に限らず、ポリシリコン膜
から成る単層膜であつても良い。
ングゲート１８を被覆するように基板全面に化学気相成
長（ＣＶＤ）法により堆積されるＣＶＤ酸化膜と、表面
を熱酸化することにより形成される熱酸化膜から成るお
よそ３００Åの膜厚のトンネル酸化膜１９を形成する。
次に、ポリシリコン膜をおよそ１５００Å、タングステ
ンシリサイド膜（ＷＳｉｘ膜）をおよそ１５００Å順次
形成し、前記トンネル酸化膜１９を介して前記フローテ
イングゲート１８の上部から側部にかけて残存するよう
にパターニングして図７に示すようなコントロールゲー
ト２０を形成する。そして、後述するソース領域２１上
に開口部を有する不図示のレジスト膜を介してソース領
域形成領域の基板表層に不純物イオンを注入する。ま
た、後述するドレイン領域２２上に開口部を有する不図
示のレジスト膜を介してドレイン領域形成領域の基板表
層に不純物イオンを注入する。そして、全面を熱処理す
ることで前述した基板表層に注入した不純物イオンを拡
散させて、ソース・ドレイン領域２１，２２を形成する
ことにより、図７に示すようなスプリットゲート型のフ
ラッシュメモリが形成される。尚、前記コントロールゲ
ート２０は、前述したようなポリシリコン膜とタングス
テンシリサイド膜の積層構造に限らず、ポリシリコン膜
から成る単層膜であつても良い。
【００３３】以上、説明したように本発明では、フロー
ティングゲート１８の上部の尖鋭角部１８Ｔを比較的均
一に形成することで、従来装置のような尖鋭部５７Ａ
の、ある数ケ所の凸部５７Ｂからのみの一局集中的な消
去構造でなくなるため、フローティングゲート１８に蓄
積されているデータ（電子）をコントロールゲート２０
側に引き抜く際の前記トンネル酸化膜１９の電子の移動
経路も集中することが少なくなり、トンネル電流が増加
するため、消去時間を短くできる。また、電子の移動時
のトンネル酸化膜１９にかかるストレスからくる該酸化
膜１９の摩耗劣化を分散し、遅らせることができ、デー
タの書き換え寿命の向上を図れると共に、メモリセル間
のトンネル電流ばらつきを低減できる。
ティングゲート１８の上部の尖鋭角部１８Ｔを比較的均
一に形成することで、従来装置のような尖鋭部５７Ａ
の、ある数ケ所の凸部５７Ｂからのみの一局集中的な消
去構造でなくなるため、フローティングゲート１８に蓄
積されているデータ（電子）をコントロールゲート２０
側に引き抜く際の前記トンネル酸化膜１９の電子の移動
経路も集中することが少なくなり、トンネル電流が増加
するため、消去時間を短くできる。また、電子の移動時
のトンネル酸化膜１９にかかるストレスからくる該酸化
膜１９の摩耗劣化を分散し、遅らせることができ、デー
タの書き換え寿命の向上を図れると共に、メモリセル間
のトンネル電流ばらつきを低減できる。
【００３４】
【発明の効果】以上、本発明によれはフローティングゲ
ートを構成するホリシリコン膜のうち、上層のポリシリ
コン膜のグレインサイズが下層のポリシリコン膜のグレ
インサイズより小さく比較的均一に形成されているの
で、該ポリシリコン膜から成るフローティングゲートを
形成した際に、その上部角部の凸部のばらつきを低減で
きる。従って、従来装置のような特に尖鋭な、ある数ケ
所の凸部からのみの一局集中的な消去構造となることを
抑制できる。そのため、フローティングゲートに蓄積さ
れているデータ（電子）をコントロールゲート側に引き
抜く際のトンネル酸化膜の電子の移動経路も集中するこ
とが少なくなり、トンネル電流が増加するため、消去時
間を短くできる。また、消去効率が向上することで、書
き込み動作時や消去動作時等に使用する電圧値の低減化
も図れる。更に、電子の移動時のトンネル酸化膜にかか
るストレスからくる該酸化膜の摩耗劣化を分散し、遅ら
せることができ、データの書き換え寿命の向上を図るこ
とができる。
ートを構成するホリシリコン膜のうち、上層のポリシリ
コン膜のグレインサイズが下層のポリシリコン膜のグレ
インサイズより小さく比較的均一に形成されているの
で、該ポリシリコン膜から成るフローティングゲートを
形成した際に、その上部角部の凸部のばらつきを低減で
きる。従って、従来装置のような特に尖鋭な、ある数ケ
所の凸部からのみの一局集中的な消去構造となることを
抑制できる。そのため、フローティングゲートに蓄積さ
れているデータ（電子）をコントロールゲート側に引き
抜く際のトンネル酸化膜の電子の移動経路も集中するこ
とが少なくなり、トンネル電流が増加するため、消去時
間を短くできる。また、消去効率が向上することで、書
き込み動作時や消去動作時等に使用する電圧値の低減化
も図れる。更に、電子の移動時のトンネル酸化膜にかか
るストレスからくる該酸化膜の摩耗劣化を分散し、遅ら
せることができ、データの書き換え寿命の向上を図るこ
とができる。
【００３５】また、フローティングゲートにほぼ均一な
凸部が形成されるため、メモリセル間のトンネル電流ば
らつきを低減することができる。
凸部が形成されるため、メモリセル間のトンネル電流ば
らつきを低減することができる。
【図１】本発明の第１の実施形態の不揮発性半導体記憶
装置の製造方法を示す第１の断面図である。
装置の製造方法を示す第１の断面図である。
【図２】本発明の第１の実施形態の不揮発性半導体記憶
装置の製造方法を示す第２の断面図である。
装置の製造方法を示す第２の断面図である。
【図３】本発明の第１の実施形態の不揮発性半導体記憶
装置の製造方法を示す第３の断面図である。
装置の製造方法を示す第３の断面図である。
【図４】本発明の第１の実施形態の不揮発性半導体記憶
装置の製造方法を示す第４の断面図である。
装置の製造方法を示す第４の断面図である。
【図５】本発明の第１の実施形態の不揮発性半導体記憶
装置の製造方法を示す第５の断面図である。
装置の製造方法を示す第５の断面図である。
【図６】本発明の第１の実施形態の不揮発性半導体記憶
装置の製造方法を示す第６の断面図である。
装置の製造方法を示す第６の断面図である。
【図７】本発明の第２の実施形態の不揮発性半導体記憶
装置の製造方法を示す第ｌの断面図である。
装置の製造方法を示す第ｌの断面図である。
【図８】本発明の第２の実施形態の不揮発性半導体記憶
装置の製造方法を示す第２の断面図である。
装置の製造方法を示す第２の断面図である。
【図９】本発明の第２の実施形態の不揮発性半導体記憶
装置の製造方法を示す第３の断面図である。
装置の製造方法を示す第３の断面図である。
【図１０】本発明の第２の実施形態の不揮発性半導体記
憶装置の製造方法を示す第４の断面図である。
憶装置の製造方法を示す第４の断面図である。
【図１１】本発明の第２の実施形態の不揮発性半導体記
憶装置の製造方法を示す第５の断面図である。
憶装置の製造方法を示す第５の断面図である。
【図１２】本発明の第２の実施形態の不揮発性半導体記
憶装置の製造方法を示す第６の断図である。
憶装置の製造方法を示す第６の断図である。
【図１３】従来の不揮発性半導体記憶装置の製造方法を
示す第１の断面図である。
示す第１の断面図である。
【図１４】従来の不揮発性半導体記憶装置の製造方法を
示す第２の断面図である。
示す第２の断面図である。
【図１５】従来の不揮発性半導体記憶装置の製造方法を
示す第３の断面図である。
示す第３の断面図である。
【図１６】従来の不揮発性半導体記憶装置の製造方法を
示す第４の断面図である。
示す第４の断面図である。
【図１７】従来の不揮発性半導体記憶装置の製造方法を
示す第５の断面図である。
示す第５の断面図である。
【図１８】従来のフローティングゲートの形成状態を示
す概略斜視図である。
す概略斜視図である。
【図１９】従来の不揮発性半導体記憶装置の消去動作を
説明するための断面図である。
説明するための断面図である。
Claims (8)
- 【請求項１】 半導体基板上のゲート酸化膜上に形成さ
れたフローティングゲートと該フローティングゲートの
一端部にトンネル酸化膜を介して重なるように形成され
たコントロールゲートとを有する不揮発性半導体記憶装
置において、前記フローティングゲートを構成するポリ
シリコン膜のうち、少なくとも上層のポリシリコン膜の
グレインサイズが下層のポリシリコン膜のグレインサイ
ズより小さいことを特徴とする不揮発性半導体記憶装
置。 - 【請求項２】 半導体基板上のゲート酸化膜上に形成さ
れたフローティングゲートと該フローティングゲートの
一端部にトンネル酸化膜を介して重なるように形成され
たコントロールゲートとを有する不揮発性半導体記憶装
置において、前記フローティングゲートを構成するポリ
シリコン膜が、少なくとも上層のポリシリコン膜と下層
のポリシリコン膜とが異なる成膜温度で成膜されたアモ
ルファスシリコン膜を熱処理して形成されたことを特徴
とする不揮発性半導体記憶装置。 - 【請求項３】 半導体基板上のゲート酸化膜上に形成さ
れたその上部に尖鋭な角部を有するフローティングゲー
トと該フローティングゲートの一端部にトンネル酸化膜
を介して重なるように形成されたコントロールゲートと
を有する不揮発性半導体記憶装置において、 前記フローティングゲートを構成するポリシリコン膜の
うち、少なくとも前記尖鋭な角部が形成される上層のポ
リシリコン膜のグレインサイズが下層のポリシリコン膜
のグレインサイズより小さいことを特徴とする不揮発性
半導体記憶装置。 - 【請求項４】 半導体基板上のゲート酸化膜上に形成さ
れたその上部に尖鋭な角部を有するフローティングゲー
トと該フローティングゲートの一端部にトンネル酸化膜
を介して重なるように形成されたコントロールゲートと
を有する不揮発性半導体記憶装置において、 前記フローティングゲートを構成するポリシリコン膜
が、少なくとも前記尖鋭な角部が形成される上層のポリ
シリコン膜と下層のポリシリコン膜とが異なる成膜温度
で成膜されたアモルファスシリコン膜を熱処理して形成
されたことを特徴とする不揮発性半導体記憶装置。 - 【請求項５】 半導体基板上のゲート酸化膜上に形成さ
れたポリシリコン膜をパターニングしてフローティング
ゲートを形成した後に該フローティングゲートの一端部
にトンネル酸化膜を介して重なるようにコントロールゲ
ートを形成する工程を有する不揮発性半導体記憶装置の
製造方法において、 前記フローティングゲートを構成するポリシリコン膜の
形成工程が、少なくとも上層のポリシリコン膜と下層の
ポリシリコン膜とを異なる成膜温度でアモルファスシリ
コン膜を形成した後に該アモルファスシリコン膜を熱処
理して多結晶化する工程を有することを特徴とする不揮
発性半導体記憶装置の製造方法。 - 【請求項６】 半導体基板上のゲート酸化膜上に形成さ
れたポリシリコン膜上に開口部を有する耐酸化性膜を形
成した後に該耐酸化性膜をマスクにして前記ポリシリコ
ン膜を選択酸化して選択酸化膜を形成し、該選択酸化膜
をマスクにして前記ポリシリコン膜をエッチングするこ
とでその上部に尖鋭な角部を有するフローティングゲー
トを形成した後に該フローティングゲートの一端部にト
ンネル酸化膜を介して重なるようにコントロールゲート
を形成する工程を有する不揮発性半導体記憶装置の製造
方法において、 前記フローティングゲートを構成するポリシリコン膜の
形成工程が、少なくとも前記尖鋭な角部が形成される上
層のポリシリコン膜と下層のポリシリコン膜とを異なる
成膜温度でアモルファスシリコン膜を形成した後に該ア
モルファスシリコン膜を熱処理して多結晶化する工程を
有することを特徴とする不揮発性半導体記憶装置の製造
方法。 - 【請求項７】 半導体基板上にゲート酸化膜を介して第
１の成膜温度で下層のアモルファスシリコン膜を形成し
た後に前記第１の成膜温度よりも低い第２の成膜温度で
上層のアモルファスシリコン膜を形成する工程と、 前記上層及び下層のアモルファスシリコン膜を熱処理し
多結晶化してポリシリコン膜を形成する工程と、 前記ポリシリコン膜をパターニングしてフローティング
ゲートを形成した後に該フローティングゲートを被覆す
るようにトンネル酸化膜を形成する工程と、 前記フローティングゲートの一端部にトンネル酸化膜を
介して重なるようにコントロールゲートを形成する工程
とを有することを特徴とする不揮発性半導体記憶装置の
製造方法。 - 【請求項８】 半導体基板上にゲート酸化膜を介して第
１の成膜温度で下層のアモルファスシリコン膜を形成し
た後に前記第１の成膜温度よりも低い第２の成膜温度で
上層のアモルファスシリコン膜を形成する工程と、 前記上層及び下層のアモルファスシリコン膜を熱処理し
多結晶化してポリシリコン膜を形成する工程と、 前記ポリシリコン膜上に開口部を有するシリコン窒化膜
を形成した後に該シリコン窒化膜をマスクにして前記ポ
リシリコン膜表面を選択酸化して選択酸化膜を形成する
工程と、 前記シリコン窒化膜を除去した後に前記選択酸化膜をマ
スクにして前記ポリシリコン膜をエッチングしてフロー
ティングゲートを形成する工程と、 全面を酸化して前記選択酸化膜及びフローティングゲー
トを被覆するようにトンネル酸化膜を形成する工程と、 前記フローティングゲートの一端部にトンネル酸化膜を
介して重なるようにコントロールゲートを形成する工程
とを有することを特徴とする不揮発性半導体記憶装置の
製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10083627A JPH11284084A (ja) | 1998-03-30 | 1998-03-30 | 不揮発性半導体記憶装置とその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10083627A JPH11284084A (ja) | 1998-03-30 | 1998-03-30 | 不揮発性半導体記憶装置とその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11284084A true JPH11284084A (ja) | 1999-10-15 |
Family
ID=13807720
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10083627A Pending JPH11284084A (ja) | 1998-03-30 | 1998-03-30 | 不揮発性半導体記憶装置とその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH11284084A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7115470B2 (en) | 2003-09-23 | 2006-10-03 | Samsung Electronics, Ltd., Co. | Methods of fabricating flash memory cell having split-gate structure using spacer oxidation process |
| US7205194B2 (en) | 2003-09-22 | 2007-04-17 | Samsung Electronics Co., Ltd. | Method of fabricating a flash memory cell |
| KR100734075B1 (ko) * | 2001-08-16 | 2007-07-02 | 매그나칩 반도체 유한회사 | 플래쉬 메모리 셀의 구조 및 그의 제조 방법 |
| US7582930B2 (en) | 2002-12-27 | 2009-09-01 | Nec Electronics Corporation | Non-volatile memory and method for manufacturing non-volatile memory |
-
1998
- 1998-03-30 JP JP10083627A patent/JPH11284084A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100734075B1 (ko) * | 2001-08-16 | 2007-07-02 | 매그나칩 반도체 유한회사 | 플래쉬 메모리 셀의 구조 및 그의 제조 방법 |
| US7582930B2 (en) | 2002-12-27 | 2009-09-01 | Nec Electronics Corporation | Non-volatile memory and method for manufacturing non-volatile memory |
| US7205194B2 (en) | 2003-09-22 | 2007-04-17 | Samsung Electronics Co., Ltd. | Method of fabricating a flash memory cell |
| US7115470B2 (en) | 2003-09-23 | 2006-10-03 | Samsung Electronics, Ltd., Co. | Methods of fabricating flash memory cell having split-gate structure using spacer oxidation process |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6171906B1 (en) | Method of forming sharp beak of poly to improve erase speed in split gate flash | |
| JP5178979B2 (ja) | フラッシュメモリデバイス用のポリシリコンのドーパントレベルを提供するための方法 | |
| JP2896890B2 (ja) | フラッシュメモリ素子及びその製造方法 | |
| JP3228230B2 (ja) | 半導体装置の製造方法 | |
| CN101533776B (zh) | 制造半导体存储器件的方法 | |
| US6465841B1 (en) | Split gate flash memory device having nitride spacer to prevent inter-poly oxide damage | |
| US6236081B1 (en) | AND-type non-volatile semiconductor memory device and method of manufacturing thereof | |
| JPH11284084A (ja) | 不揮発性半導体記憶装置とその製造方法 | |
| JP2008244108A (ja) | 半導体装置および半導体装置の製造方法 | |
| US6333228B1 (en) | Method to improve the control of bird's beak profile of poly in split gate flash | |
| JP2007053362A (ja) | 不揮発性メモリ装置の製造方法 | |
| JPH06260644A (ja) | 半導体装置の製造方法 | |
| JP3436315B2 (ja) | Ｍｏｎｏｓ型半導体不揮発性記憶装置の製造方法及び、半導体装置の製造方法 | |
| JP3256375B2 (ja) | 不揮発性メモリセルの製造方法 | |
| KR100523918B1 (ko) | 플래시 소자의 제조 방법 | |
| JP3378776B2 (ja) | 不揮発性半導体記憶装置の製造方法 | |
| CN113921528A (zh) | 一种sonos存储器及其制备方法 | |
| JP3433016B2 (ja) | 不揮発性半導体記憶装置の製造方法 | |
| JP3505358B2 (ja) | 不揮発性半導体記憶装置とその製造方法 | |
| JP2581416B2 (ja) | 半導体記憶装置の製造方法 | |
| JPH1084053A (ja) | 半導体記憶装置の製造方法 | |
| JP3524213B2 (ja) | 半導体記憶装置およびその製造方法 | |
| JPH10116924A (ja) | 不揮発性半導体記憶装置の製造方法 | |
| JPH11150196A (ja) | 不揮発性半導体記憶装置の製造方法 | |
| JPH01189956A (ja) | 半導体装置の製造方法 |