JPH05183427A - カウンタ回路 - Google Patents

Abstract

(57)【要約】 【目的】 本発明はカウンタ回路に係り、特に１クロッ
ク入力毎に所定数カウントアップ又はカウントダウンす
るカウンタ回路に関し、回路規模の縮小を目的とする。 【構成】 ＯＲ回路２２は第１及び第２のイネーブル信
号ＥＮ１及びＥＮ２の論理和をとって新たなイネーブル
信号を生成する。また、イネーブル信号ＥＮ１及びＥＮ
２の論理積をＡＮＤ回路２５でとることにより制御信号
を生成する。新たなイネーブル信号はＡＮＤ回路２８，
３０，３２に入力されてフリップフロップ２１₂ 〜２１
₄ の出力可変可能となる。また、上記制御信号はＱ１〜
Ｑ４による４ビットのカウント値のうち最下位の桁のビ
ット値Ｑ１を出力するフリップフロップ２１₁ の入力側
に設けられた排他的論理和回路２６₁ に入力され、ビッ
ト値Ｑ１を固定する。これにより、１クロック入力毎に
“２”ずつカウントアップする。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明はカウンタ回路に係り、特
に１クロック入力毎に所定数カウントアップ又はカウン
トダウンするカウンタ回路に関する。

【０００２】カウンタ回路は通常、クロックが１回入力
される毎に１つカウントアップ又はカウントダウンする
が、用途によっては１回のクロック入力に対して２つ又
はそれ以上の所定値ずつカウントアップ又はカウントダ
ウンすることが必要とされる。このような場合には、回
路規模を大きくすることなく、１回のクロック入力毎に
所定値ずつカウントアップ又はカウントダウンするカウ
ンタ回路が必要とされる。

【０００３】

【従来の技術】図６は従来のカウンタ回路の一例の回路
図を示す。このカウンタ回路は大別してイネーブル信号
ＥＮ１が入力される第１のカウンタ１と、イネーブル信
号ＥＮ２が入力される第２のカウンタ２と、これら第１
及び第２のカウンタ１及び２の各出力信号が供給される
４ビット全加算器３よりなり、４ビット全加算器３より
１クロック入力毎に１カウントアップ又は２カウントア
ップするカウント値Ｑ１〜Ｑ４を出力する。

【０００４】カウンタ１及び２の夫々は同一回路構成で
あり、４個のＤ型フリップフロップと４個の排他的論理
和回路と４個の２入力ＡＮＤ回路と１個の３入力ＡＮＤ
回路とよりなる。カウンタ１及び２の夫々のＤ型フリッ
プフロップには図７（Ａ）に示す一定周期のクロックが
入力される。一方、前記イネーブル信号ＥＮ１が図７
（Ｂ）に、またイネーブル信号ＥＮ２が同図（Ｅ）に示
す如くに入力されるものとする。

【０００５】この場合、イネーブル信号ＥＮ１がハイレ
ベルの期間、カウンタ１より４ビット全加算器３のＡ１
〜Ａ４の４ビットに入力されるパルスは図７（Ｃ）に示
す如くになり、カウンタ１の出力カウント値は同図
（Ｄ）に示すごとく１クロック入力毎に“１”ずつカウ
ントアップしていく。

【０００６】一方、カウンタ２に入力されるイネーブル
信号ＥＮ２がハイレベルの期間、カウンタ２より４ビッ
ト全加算器３のＢ１〜Ｂ４の４ビットに入力されるパル
スは図７（Ｆ）に示す如くになり、カウンタ２は１クロ
ック入力される毎に“１”ずつカウントアップし、また
イネーブル信号ＥＮ２がローレベルの期間はカウントを
停止するため、カウンタ２の出力カウント値は同図
（Ｇ）に示す如くになる。４ビット全加算器３は上記の
入力Ａ１〜Ａ４とＢ１〜Ｂ４とを次表に示す真理値表に
基づいて全加算する。ただし、次表中、Ａ１，Ｂ１，Ａ
２，Ｂ２とＣ０の入力条件は、出力Ｑ１，Ｑ２と内部キ
ャリＣ２の値を決定する。Ａ３，Ｂ３，Ａ４，Ｂ４とＣ
２の入力条件は、出力Ｑ３，Ｑ４とキャリ出力Ｃ４の値
を決定する。

【０００７】

【表１】

【０００８】これにより、４ビット全加算器３の４ビッ
トの出力Ｑ１，Ｑ２，Ｑ３及びＱ４（ただし、Ｑ４が最
上位、Ｑ１が最下位）は図７（Ｈ）に示す如くになり、
カウント値が同図（Ｉ）に示す如くになる。すなわち、
従来のカウンタ回路は２つのイネーブル信号ＥＮ１及び
ＥＢ２が共にハイレベルの期間は１クロック入力毎に出
力Ｑ１〜Ｑ４による最終出力カウント値が図７（Ｉ）に
示す如く“２”ずつカウントアップし、イネーブル信号
ＥＮ１及びＥＮ２の一方のみがハイレベルのときには１
クロック入力毎に出力カウント値が“１”ずつカウント
アップする。

【０００９】

【発明が解決しようとする課題】しかるに、従来のカウ
ンタ回路では、２つのイネーブル信号ＥＮ１及びＥＮ２
を夫々別個のカウンタ１及び２に別々に供給する必要が
あるため、同じ動作をするカウンタ１及び２が２回路必
要で回路規模が大きくなるという課題がある。

【００１０】本発明は上記の点に鑑みなされたもので、
２つのイネーブル信号から１つのイネーブル信号と制御
信号とを生成することにより、上記の課題を解決したカ
ウンタ回路を提供することを目的とする。

【００１１】

【課題を解決するための手段】図１は本発明の原理構成
図を示す。本発明は同図に示すように、ｍ個（ただし、
ｍは２以上の整数）のフリップフロップ１１₁ 〜１１_m
の各々が、入力側に設けられたゲート回路１２₁ 〜１２
_m を介して互いに縦続接続され、ｍ個のフリップフロッ
プ１１₁ 〜１１_m に外部よりクロックを印加して、フリ
ップフロップ１１₁ 〜１１_m からカウンタ値の各ビット
出力Ｑ１〜Ｑｍを取り出す構成のｍビットのカウンタ回
路において、保持手段１３とイネーブル信号生成回路１
４とを有する構成としたものである。

【００１２】ここで、保持手段１３はフリップフロップ
１１₁ 〜１１_m のうち最下位よりｎ番目（ただし、ｎ＝
１，２，…，ｍ）の桁のビット値Ｑｎを出力するフリッ
プフロップの出力値を固定保持する。

【００１３】イネーブル信号生成回路１４はフリップフ
ロップ１１₁ 〜１１_m のうち保持手段１３により出力値
が保持されるフリップフロップ以外のフリップフロップ
の入力側のゲート回路にイネーブル信号を供給する。

【００１４】

【作用】本発明では保持手段１３により最下位よりｎ番
目の桁のビット値を出力するフリップフロップの出力値
を固定保持するようにしているため、ｎ番目の桁の計数
は禁止されることとなる。従って、本発明では、クロッ
クをカウントアップ又はカウントダウンするに際し、フ
リップフロップ１１₁ 〜１１_m の各出力端子からは１ク
ロック入力毎に２ⁿ カウントアップ又はカウントダウン
されるカウント値を示す各ビット出力が取り出される。

【００１５】

【実施例】図２は本発明の第１実施例の回路図を示す。
同図中、Ｄ型フリップフロップ２１₁ 〜２１₄ の各クロ
ック端子には計数すべきクロックが共通に入力される。
図３（Ａ）はこの外部入力クロックを示し、一定周期の
矩形波である。ＯＲ回路２２は第１のイネーブル信号Ｅ
Ｎ１と第２のイネーブル信号ＥＮ２との論理和をとっ
て、イネーブル信号を生成する回路で前記イネーブル信
号生成回路１４を構成している。

【００１６】ＡＮＤ回路２３は上記の第１及び第２のイ
ネーブル信号ＥＮ１及びＥＮ２の論理積をとって制御信
号を生成する回路で、ゲート回路２４及びＡＮＤ回路２
５と共に前記した保持手段１３を構成している。Ｄ型フ
リップフロップ２１₁ 〜２１ ₄ の各Ｑ出力端子は２入力
排他的論理和回路２６₁ 〜２６₄ を介して自己のデータ
入力端子に接続されている。

【００１７】Ｄ型フリップフロップ２１₁ のＱ出力端子
は２入力ＯＲ回路２７を通して２入力ＡＮＤ回路２８の
一方の入力端子に接続されている。Ｄ型フリップフロッ
プ２１₂ のＱ出力端子は２入力ＡＮＤ回路２９の一方の
入力端子に接続される一方、Ｄ型フリップフロップ２１
₃ のＱ出力端子及びＯＲ回路２７の出力端子と共に３入
力ＡＮＤ回路３１の各入力端子に接続されている。

【００１８】２入力ＡＮＤ回路３２の一方の入力端子に
はＡＮＤ回路３１の出力端子が接続され、ＡＮＤ回路３
２の他方の入力端子にはＡＮＤ回路２８，３０と共にＯ
Ｒ回路２２の出力端子に接続されている。フリップフロ
ップ２１₁ ，２１₂ ，２１₃ 及び２１₄ の各Ｑ出力端子
からカウント値の各ビット出力Ｑ１，Ｑ２，Ｑ３及びＱ
４が取り出される。Ｑ１は４ビットカウント値の最下位
桁のビット（ＬＳＢ）で、以下Ｑ２，Ｑ３，Ｑ４の順で
上位桁となりＱ４が最上位桁のビット（ＭＳＢ）であ
る。

【００１９】本実施例は前記ｍ＝４の例で、４個のフリ
ップフロップ２１₁ 〜２１₄ のうち、最下位より１番目
（ｎ＝１）の桁のビット値Ｑ１を出力するフリップフロ
ップ２１₁ の出力値が固定保持され、またフリップフロ
ップ２１₁ のＱ出力端子が、フリップフロップ２１₂ の
入力側のＯＲ回路２７、ＡＮＤ回路２８及び排他的論理
和回路（ＥＸ−ＯＲ回路）２６₂ よりなるゲート回路の
入力端に接続されたアップカウンタである。

【００２０】次に本実施例の動作について図３のタイム
チャートを併せ参照して説明する。第１のイネーブル信
号ＥＮ１は、ハイレベルの時、通常の１カウントアップ
動作をカウンタ回路にさせるための信号である。第２の
イネーブル信号ＥＮ２は第１のイネーブル信号ＥＮ１が
入力されているときに、カウンタ回路に２カウントアッ
プか１カウントアップかを選択的に行なわせる信号であ
る。

【００２１】第１のイネーブル信号ＥＮ１及び第２のイ
ネーブル信号ＥＮ２は夫々ＯＲ回路２２に入力されて論
理和をとられ、かつ、ＡＮＤ回路２３に入力されて論理
積をとられる。第１のイネーブル信号ＥＮ１は図３
（Ｂ）に示す如く時刻ｔ₁ から時刻ｔ₆ までハイレベル
であり、また第２のイネーブル信号ＥＮ２が時刻ｔ₁ か
らｔ₂ 、ｔ₃ からｔ₄ 、ｔ₅ からｔ₆ の期間の夫々にお
いてのみハイレベルであるものとすると、ＯＲ回路２２
からは第１のイネーブル信号ＥＮ１が取り出されてＡＮ
Ｄ回路２８，３０及び３２に夫々供給される。

【００２２】また、ＡＮＤ回路２３からは図３（Ｃ）に
示す如く、第２のイネーブル信号ＥＮ２と同一波形の制
御信号が取り出され、ゲート回路２４及びＡＮＤ回路２
５に夫々供給される。これにより、ゲート回路２４から
は第１のイネーブル信号ＥＮ１がハイレベルの期間にお
いて、時刻ｔ₁ 〜ｔ₂ ，ｔ₃ 〜ｔ₄ 及びｔ₅ 〜ｔ₆ の各
期間ローレベルで、時刻ｔ₂ 〜ｔ₃ 、ｔ₄ 〜ｔ₅ の各期
間ハイレベルのパルスが取り出され、ＥＸ−ＯＲ回路２
６₁ に入力される。また、ＡＮＤ回路２５からは図３
（Ｃ）に示す制御信号と同じ波形の信号が取り出され、
ＥＸ−ＯＲ回路２７に入力される。

【００２３】時刻ｔ₁ においては、それ以前の初期リセ
ット動作によってＤ型フリップフロップ２１₁ 〜２１₄
の各々がリセットされているため、フリップフロップ２
１₁ 〜２１₄ の各Ｑ出力端子の出力信号Ｑ１〜Ｑ４は夫
々ローレベルである。従って、時刻ｔ₁ 〜ｔ₂ の期間は
ＥＸ−ＯＲ回路２６₁ の２入力信号はいずれもローレベ
ルだから、ＥＸ−ＯＲ回路２６₁ よりフリップフロップ
２１₁ のデータ入力端子に印加される信号もローレベル
となる。このため、フリップフロップ２１₁ のＱ出力端
子の出力信号Ｑ１は、図３（Ｄ）に示す如くクロック
（同図（Ａ））が入力されてもローレベルで変化しない
（ローレベルに保持される）。

【００２４】一方、ＥＸ−ＯＲ回路２７には上記の時刻
ｔ₁ 〜ｔ₂ の期間はＡＮＤ回路２５よりハイレベル、フ
リップフロップ２１₁ のＱ出力端子よりローレベルの信
号が入力されるから、その出力信号はハイレベルとな
り、ＡＮＤ回路２８，２９を夫々ゲート開状態とする。
従って、ＯＲ回路２２から取り出された第１のイネーブ
ル信号ＥＮ１がＡＮＤ回路２８を通してＥＸ−ＯＲ回路
２６₂ の一方の入力端子に入力される。

【００２５】これにより、ＥＸ−ＯＲ回路２６₂ からは
その他方の入力端子に入力されるフリップフロップ２１
₂ のＱ出力端子からの出力信号Ｑ₂ と逆相の信号が取り
出されてフリップフロップ２１₂ のデータ入力端子に印
加されるため、上記の出力信号Ｑ₂ は図３（Ｅ）に示す
如く、時刻ｔ₁ 〜ｔ₂ の期間内ではクロックの立上りが
入力される毎に反転する。

【００２６】上記の時刻ｔ₁ 〜ｔ₂ の期間内では、前述
したようにＡＮＤ回路２９はゲート開状態とされ、また
第１のイネーブル信号ＥＮ１によってＡＮＤ回路３０及
び３２は夫々ゲート開状態とされているから、上記の出
力信号Ｑ２はＡＮＤ回路２９及び３０を夫々通してＥＸ
−ＯＲ回路２６₃ の一方の入力端子に印加される。

【００２７】ＥＸ−ＯＲ回路２６₃ はフリップフロップ
２１₃ のＱ出力端子からの出力信号Ｑ₃ と上記出力信号
Ｑ₂ との排他的論理和をとって得られた信号をフリップ
フロップ２１₃ のデータ入力端子に印加する。これによ
り、フリップフロップ２１₃ の出力信号Ｑ３は図３
（Ｆ）に示す如く、出力信号Ｑ２を１／２分周した波形
となる。

【００２８】ＡＮＤ回路３１は時刻ｔ₁ 〜ｔ₂ の期間内
ではＥＸ−ＯＲ回路２７の出力信号がハイレベルである
から、出力信号Ｑ２及びＱ３の論理積をとった信号を出
力する。このＡＮＤ回路３１の出力信号はゲート開状態
とされているＡＮＤ回路３２を通してＥＸ−ＯＲ回路２
６₄ に供給され、ここでフリップフロップ２１₄ のＱ出
力端子からの出力信号Ｑ４と排他的論理和をとられた
後、フリップフロップ２１₄ のデータ入力端子に印加さ
れる。

【００２９】これにより、フリップフロップ２１₄ の出
力信号Ｑ４は図３（Ｇ）に示す如く、出力信号Ｑ３を１
／２分周した波形となる。出力信号Ｑ１〜Ｑ４は夫々４
ビットのカウンタ値の各ビット値を示す。この出力信号
Ｑ１〜Ａ４で表わされる４ビットのカウンタ値は１０進
数で表わすと図３（Ｈ）に示す如くになり，時刻ｔ₁ 直
後のクロック入力時点から時刻ｔ₂ 直後のクロック入力
時点までの期間では、初期値が“２”で、１クロック入
力毎に値が“２”ずつカウントアップする。

【００３０】続いて、時刻ｔ₂ からｔ₃ までの図３
（Ｃ）に示す如く制御信号がローレベルの期間では、ゲ
ート回路２４からはハイレベルの信号が取り出されてＥ
Ｘ−ＯＲ回路２６₁ の出力信号をハイレベルとする。ま
た、これと同時にＡＮＤ回路２５からローレベルの信号
が取り出されてＥＸ−ＯＲ回路２７の出力信号をローレ
ベルとする。

【００３１】これにより、時刻ｔ₂ 直後のクロックの立
上り時点でフリップフロップ２１₁ の出力信号Ｑ１が図
３（Ｄ）に示す如くハイレベルとなる。また、ＥＸ−Ｏ
Ｒ回路２７の出力信号がローレベルとなり、ＡＮＤ回路
２８の出力信号もローレベルとなるため、ＥＸ−ＯＲ回
路２６₂ の出力信号はその時点でフリップフロップ２１
₂ の出力信号Ｑ２がローレベルのときにはローレベルと
なる。このため、時刻ｔ₂ 直後のクロックの立上り時点
でフリップフロップ２１₂ の出力信号Ｑ２は引続きロー
レベルとされる。

【００３２】また、フリップフロップ２１₃ 及び２１₄
の各出力信号Ｑ３及びＱ４は図３（Ｆ），（Ｇ）に示す
如く夫々ハイレベルとされる。前記出力信号Ｑ１がハイ
レベルになると、ＥＸ−ＯＲ回路２６₁ の出力信号がロ
ーレベルになるため、次のクロック入力立上り時点でフ
リップフロップ２１₁ の出力信号Ｑ１がローレベルにな
る。また、出力信号Ｑ１がハイレベルのときにはＡＮＤ
回路２８の出力信号もハイレベルとなり、このとき出力
信号Ｑ２がローレベルのときにはＥＸ−ＯＲ回路２６₂
からハイレベルの信号がフリップフロップ２１₂ のデー
タ入力端子に印加される。

【００３３】これにより、フリップフロップ２１₂ のＱ
出力端子からは時刻ｔ₂ の後２番目に入力されるクロッ
クの立上り時点で今度は図３（Ｅ）に示す如くハイレベ
ルとなる。一方、出力信号Ｑ３及びＱ４は引き続きハイ
レベルとされる。従って、４ビットのカウント値は図３
（Ｈ）に示す如く、時刻ｔ₂ からｔ₃ までの制御信号ロ
ーレベル期間は、フリップフロップ２１₁ の出力保持状
態が解除されてフリップフロップ２１₁ の出力信号Ｑ１
はクロック入力毎に反転するために、“１”ずつカウン
トアップする。

【００３４】以下、上記と同様にして、時刻ｔ₃ 〜ｔ₄
の制御信号ハイレベル期間は図３（Ｈ）に示す如く時刻
ｔ₃ 直後から時刻ｔ₄ 直後のクロック入力毎に“２”ず
つカウントアップするカウント値が得られ、時刻ｔ₄ 〜
ｔ₅ の制御信号ローレベル期間は時刻ｔ₄ 直後時刻ｔ₅
直後のクロック入力毎に“１”ずつカウントアップする
カウント値が得られる。

【００３５】本実施例では、このように２つのイネーブ
ル信号ＥＮ１及びＥＮ２から生成した制御信号の論理値
に応じて“１”又は“２”ずつカウントアップする４ビ
ットカウンタ回路であって、図６に示した従来回路に比
較して１／２倍の規模で回路を構成することができる。

【００３６】図４は本発明の第２実施例の回路図を示
す。同図中、図２と同一回路構成部分には同一符号を付
し、その説明を省略する。図４において、Ｄ型フリップ
フロップ２１₁ は、そのＸＱ出力端子がＤ型フリップフ
ロップ２１₂ の入力側のＥＸ−ＯＲ回路２６₂ 、ＡＮＤ
回路４２と共に入力側ゲート回路を構成している２入力
ＯＲ回路４１の入力端に接続されている。

【００３７】ＯＲ回路４１は他方の入力端子がＡＮＤ回
路２５の出力端子に接続され、出力端子がＡＮＤ回路４
２の一方の入力端子に接続されている。

【００３８】フリップフロップ２１₂ のＸＱ出力端子は
２入力ＡＮＤ回路４３の一方の入力端子に接続される一
方、フリップフロップ２１₃ のＸＱ出力端子及びフリッ
プフロップ２１₁ のＸＱ出力端子と共に３入力ＡＮＤ回
路４５の入力端子に夫々接続されている。

【００３９】２入力ＡＮＤ回路４４，４６は夫々ＯＲ回
路２２の出力端子が一方の入力端子に接続され、他方の
入力端子にはＡＮＤ回路４３，４５の出力端子が接続さ
れ、更に各出力端子はＥＸ−ＯＲ回路２６₃ ，２６₄ を
介してフリップフロップ２１ ₃ ，２１₄ のデータ入力端
子に接続されている。フリップフロップ２１₁ 〜２１ ₄
のＱ出力端子からは４ビットカウント値の各ビット値Ｑ
１〜Ｑ４が取り出される。

【００４０】次に本実施例の動作について図５を併せ参
照して説明する。図５（Ｂ）に示す如く時刻ｔ₁₁から時
刻ｔ₁₆までの期間、第１のイネーブル信号ＥＮ１がハイ
レベルで、第２のイネーブル信号ＥＮ２は時刻ｔ₁₁〜ｔ
₁₂，ｔ₁₃〜ｔ₁₄，ｔ₁₅〜ｔ₁₆の各期間で夫々ハイレベ
ル、それ以外の期間でローレベルであるものとする。す
ると、ＡＮＤ回路２３からは図３（Ｃ）に示す如く、時
刻ｔ₁₁〜ｔ₁₆の期間内で第２のイネーブル信号ＥＮ２と
同一波形の制御信号が取り出される。

【００４１】図５（Ａ）に示す一定周期のクロックがク
ロック入力端子に印加されるＤ型フリップフロップ２１
₁ 〜２１₄ の各々は、時刻ｔ₁₁以前にリセットされてい
るため、時刻ｔ₁₁では各Ｑ出力端子の出力信号Ｑ１〜Ｑ
４は図５（Ｄ），（Ｆ），（Ｇ），（Ｈ）に示す如くロ
ーレベルであり、フリップフロップ２１₁ のＸＱ出力端
子からの信号は同図（Ｅ）に示す如くハイレベルであ
る。

【００４２】また、時刻ｔ₁₁〜ｔ₁₂の期間はＥＸ−ＯＲ
回路２６₁ の出力信号がローレベルであるため、フリッ
プフロップ２６₁ のＱ，ＸＱの各出力端子はクロックが
入力されても変化せず固定保持される。従って、この時
刻ｔ₁₁〜ｔ₁₂の期間内ではＯＲ回路４１にはフリップフ
ロップ２１₁ のＸＱ出力端子からハイレベルの信号（図
５（Ｅ））とＡＮＤ回路２５からハイレベルの信号とが
夫々継続的に出力されるため、ＯＲ回路４１の出力信号
はハイレベルとなり、ＡＮＤ回路４２を通してＥＸ−Ｏ
Ｒ回路２６₂ の一方の入力端子に印加される。

【００４３】これにより、ＥＸ−ＯＲ回路２６₂ の出力
信号は時刻ｔ₁₁からハイレベルとなり、時刻ｔ₁₁の直後
に入力されるクロックパルスによりフリップフロップ２
１₂ のＱ出力端子の出力信号Ｑ２はハイレベルへ変化
し、それに伴ってＥＸ−ＯＲ回路２６₂ の出力はローレ
ベルへ変化する。従って、時刻ｔ₁₁の直後のクロックパ
ルス入力時点から時刻ｔ₁₂直後のクロックパルス入力時
点までの期間内では、クロックパルスが入力される毎に
フリップフロップ２１₂ の出力信号Ｑ２が図５（Ｆ）に
示す如く反転する。

【００４４】一方、時刻ｔ₁₁でＥＸ−ＯＲ回路２６₃ ，
２６₄ の各出力信号がハイレベルに変化するため、フリ
ップフロップ２１₃ 及び２１₄ の各Ｑ出力端子からは図
５（Ｇ）及び（Ｈ）に示す如く時刻ｔ₁₁直後のクロック
パルス入力時点でハイレベルとなる出力信号Ｑ３及びＱ
４が取り出される。このようにして、上記の期間内では
出力信号Ｑ１はローレベルに固定保持される一方、出力
信号Ｑ２，Ｑ３及びＱ４が夫々クロック入力毎に図５
（Ｆ），（Ｇ）及び（Ｈ）に示す如く変化するため、４
ビットカウント値は同図（Ｉ）に示す如く、初期値が
“１４“で以後クロック入力毎に“２”ずつカウントダ
ウンしていき“４”までカウントダウンする値が得られ
る。

【００４５】続く時刻ｔ₁₂からｔ₁₃までの制御信号ロー
レベル期間は前記第１実施例と同様に最下位ビットの信
号Ｑ１を出力するフリップフロップ２１₁ のＱ出力端子
から図５（Ｄ）に示す如くクロックパルスの立上り入力
毎に反転する信号が取り出される。また、出力信号Ｑ２
〜Ｑ４は図５（Ｆ）〜（Ｈ）に示す如く変化するため、
カウント値は同図（Ｉ）に示す如く“３”，“２”と変
化する。

【００４６】続く時刻ｔ₁₃からｔ₁₄までの制御信号ハイ
レベル期間は時刻ｔ₁₁からｔ₁₂までと同様にクロック入
力毎に“２”ずつカウントダウンする（ただし、“０”
の次は“１４”）。更に時刻ｔ₁₄から時刻ｔ₁₅までの制
御信号ローレベル期間は、期間ｔ₁₂からｔ₁₃までと同様
に、図５（Ｉ）に示す如くカウント値はクロック入力毎
に“１”ずつカウントダウンする。

【００４７】このように、本実施例によれば、２つのイ
ネーブル信号ＥＮ１及びＥＮ２から生成した制御信号
（図５（Ｃ））の論理値に応じて“１”又は“２”ずつ
カウントダウンするカウントダウン回路を、従来に比較
して１／２倍の規模で実現することができる。

【００４８】なお、本発明は以上の実施例に限定される
ものではなく、最下位よりｎ番目の桁のビット値を出力
するフリップフロップの出力を固定保持することによ
り、クロック入力毎に２ⁿ ずつカウントアップ又はカウ
ントダウンする回路を実現できる。

【００４９】

【発明の効果】上述の如く、本発明によれば、２つのイ
ネーブル信号から一つのイネーブル信号と一つの制御信
号を生成し、制御信号により最下位よりｎ番目の桁のビ
ット値を出力するフリップフロップの出力値を固定保持
するようにしたため、従来に比べて約半分の回路規模で
カウント値が１クロック入力毎に２ⁿ ずつ変化するカウ
ンタ回路を構成することができ、またカウント値の変化
単位を２ⁿ 及び“１”のいずれか一方に容易に変更でき
る等の特長を有するものである。

【図面の簡単な説明】

【図１】本発明の原理構成図である。

【図２】本発明の第１実施例の回路図である。

【図３】図２の動作説明用タイムチャートである。

【図４】本発明の第２実施例の回路図である。

【図５】図４の動作説明用タイムチャートである。

【図６】従来の一例の回路図である。

【図７】図６の各部のタイムチャートである。

【符号の説明】

１１₁ 〜１１_m フリップフロップ １２₁ 〜１２_m ゲート回路 １３ 保持手段 １４ イネーブル信号生成回路 ２１₁ 〜２１₄ Ｄ型フリップフロップ

Claims (3)

【特許請求の範囲】
1. 【請求項１】 ｍ個（ただし、ｍは２以上の整数）のフ
   リップフロップ（１１₁ 〜１１_m ）の各々が、入力側に
   設けられたゲート回路（１２₁ 〜１２_m ）を介して互い
   に縦続接続され、該ｍ個のフリップフロップ（１１₁ 〜
   １１_m ）に外部よりクロックを印加して、該ｍ個のフリ
   ップフロップ（１１₁ 〜１１_m ）からカウント値の各ビ
   ット出力を取り出す構成のｍビットのカウンタ回路にお
   いて、 前記ｍ個のフリップフロップ（１１₁ 〜１１_m ）のうち
   最下位よりｎ番目（但し、ｎ＝１，２，…，ｍ）の桁の
   ビット値を出力するフリップフロップの出力値を固定保
   持する保持手段（１３）と、 該ｍ個のフリップフロップ（１１₁ 〜１１_m ）のうち該
   保持手段（１３）により出力値が保持されるフリップフ
   ロップ以外のフリップフロップの入力側のゲート回路に
   イネーブル信号を供給するイネーブル信号生成回路（１
   ４）とを有することを特徴とするカウンタ回路。
2. 【請求項２】 前記ｍ個のフリップフロップ（１１₁ 〜
   １１_m ）はＤ型フリップフロップ（２１₁ 〜２１₄ ）で
   あり、１クロック入力毎に“１”又は”２”ずつカウン
   トアップするアップカウンタを構成することを特徴とす
   る請求項１記載のカウンタ回路。
3. 【請求項３】 前記ｍ個のフリップフロップ（１１₁ 〜
   １１_m ）はＤ型フリップフロップ（２１₁ 〜２１₄ ）で
   あり、１クロック入力毎に“１”又は“２”ずつカウン
   トダウンするダウンカウンタを構成することを特徴とす
   る請求項１記載のカウンタ回路。