JPH02113619A - パルス発生回路 - Google Patents
パルス発生回路Info
- Publication number
- JPH02113619A JPH02113619A JP63266333A JP26633388A JPH02113619A JP H02113619 A JPH02113619 A JP H02113619A JP 63266333 A JP63266333 A JP 63266333A JP 26633388 A JP26633388 A JP 26633388A JP H02113619 A JPH02113619 A JP H02113619A
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- JP
- Japan
- Prior art keywords
- signal
- circuit
- output
- composite register
- counter
- Prior art date
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- Pending
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- Manipulation Of Pulses (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、Ｎ分周された１クロック幅のタイミング信号
をつくるパルス発生回路に関するものである。
をつくるパルス発生回路に関するものである。
従来の技術
従来のパルス発生回路では、Ｎ分周された１クロック幅
のタイミング信号をつくるために、第５図に示すような
構成をとっていた（例えば、 「ディジタルＩＣ実用回
路マニュアル」横井与次部著うジオ技術社 ｐ１９４−
ｐ２０３）。
のタイミング信号をつくるために、第５図に示すような
構成をとっていた（例えば、 「ディジタルＩＣ実用回
路マニュアル」横井与次部著うジオ技術社 ｐ１９４−
ｐ２０３）。
すなわち、４ビツトで表現できる分周値として、８カウ
ント毎に１クロック幅のパルスを発生する回路を例にと
ると、カウンタ出力がＯから６のあいだはＮＡＮＤ回路
５ｄはＨｉｇｈ（以下、論理レベルをＨｉ ｇｈ＝ＨＬ
Ｌｏｗ＝Ｌｏで表す）であるため、Ｊ−にフリップ
・フロップ（以下、フリップ・フロップをＦＦとする）
５１〜５４はＡＮＤ回路５ａ〜５ｃで決る通常のカウン
トが行われ、カウント値７を検出したときのみＮＡＮＤ
回路５ｄはＬｏを出力するためＡＮＤ回路５５ａ〜５８
ａの出力はＬ ＯＮ ＯＲ回路５５ｂ〜５８ｂの出力
はＨｉとなり、カウント値はＯにリセットされる。
ント毎に１クロック幅のパルスを発生する回路を例にと
ると、カウンタ出力がＯから６のあいだはＮＡＮＤ回路
５ｄはＨｉｇｈ（以下、論理レベルをＨｉ ｇｈ＝ＨＬ
Ｌｏｗ＝Ｌｏで表す）であるため、Ｊ−にフリップ
・フロップ（以下、フリップ・フロップをＦＦとする）
５１〜５４はＡＮＤ回路５ａ〜５ｃで決る通常のカウン
トが行われ、カウント値７を検出したときのみＮＡＮＤ
回路５ｄはＬｏを出力するためＡＮＤ回路５５ａ〜５８
ａの出力はＬ ＯＮ ＯＲ回路５５ｂ〜５８ｂの出力
はＨｉとなり、カウント値はＯにリセットされる。
発明が解決しようとする課題
このような従来のパルス発生回路では、カウンタの出力
をすべてデコードしなければならず、出力ビット数が増
えるほど多入力の一致回路が必要となるため、回路の動
作速度の低下を招くほか、ＩＣ化を図るうえでも多入力
ゲートとその配線による回路面積の増加が問題点となっ
ていた。
をすべてデコードしなければならず、出力ビット数が増
えるほど多入力の一致回路が必要となるため、回路の動
作速度の低下を招くほか、ＩＣ化を図るうえでも多入力
ゲートとその配線による回路面積の増加が問題点となっ
ていた。
本発明はかかる点に鑑みてなされたもので、必要とする
分周値をＭｌ カウンタの段数をＮとして２Ｎ−Ｍ＋
１をリセットイ直（但し、２”−Ｍ＋１＜２卜１の時は
カウンタの段数をＮ＋１段とし２Ｎ−１−Ｍ＋１をリセ
ット値）とし、カウンタのオーバーフローを利用してス
イッチの切り替えをカウンタのＭＳＢのみで行うことに
よりデコード回路の不要なパルス発生回路を提供するこ
とを目的としている。
分周値をＭｌ カウンタの段数をＮとして２Ｎ−Ｍ＋
１をリセットイ直（但し、２”−Ｍ＋１＜２卜１の時は
カウンタの段数をＮ＋１段とし２Ｎ−１−Ｍ＋１をリセ
ット値）とし、カウンタのオーバーフローを利用してス
イッチの切り替えをカウンタのＭＳＢのみで行うことに
よりデコード回路の不要なパルス発生回路を提供するこ
とを目的としている。
課題を解決するための手段
本発明は上記問題点を解決するため、第１の信号と第２
の信号と第３の信号とクロックを入力とする複合レジス
タと複合レジスタの出力と第４の信号の一致をとるＡＮ
Ｄ回路よりより構成された１ビット同期カウンタをＮ段
（Ｎは正の整数）配置したＮビット同期カウンタに第１
．第４の信号は前段のＡＮＤ回路の出力、第２の信号は
初期値を与える固定データ、第３の信号は第Ｎ段目の複
合レジスタの出力が与えられるとともに、第１段目の複
合レジスタの第１の信号入力と第Ｎ段目の第２の信号入
力はともにＨｉｇｈレベルに固定されたものである。
の信号と第３の信号とクロックを入力とする複合レジス
タと複合レジスタの出力と第４の信号の一致をとるＡＮ
Ｄ回路よりより構成された１ビット同期カウンタをＮ段
（Ｎは正の整数）配置したＮビット同期カウンタに第１
．第４の信号は前段のＡＮＤ回路の出力、第２の信号は
初期値を与える固定データ、第３の信号は第Ｎ段目の複
合レジスタの出力が与えられるとともに、第１段目の複
合レジスタの第１の信号入力と第Ｎ段目の第２の信号入
力はともにＨｉｇｈレベルに固定されたものである。
作用
本発明は上記した構成により、カウンタのＭＳＢがＨｉ
の時は通常のカウントを行い、■、０の時は予め設定さ
れた固定値をロードすることにより任意の分周値を得る
。
の時は通常のカウントを行い、■、０の時は予め設定さ
れた固定値をロードすることにより任意の分周値を得る
。
実施例
第１図は本発明のパルス発生回路を示すブロック図であ
る。１１〜１４は複合レジスタ、１５〜１７はＡＮＤ回
路であり、ｄ （＋）、 ｄ （２）、 ・・・・
・・・・・ｄ（Ｎ−１）は固定データ、Ｑ（１）、
Ｑ（２）、 ・・・・・・・・・Ｑ（Ｎ）はカウンタ
出力であり、Ｑ（Ｎ）がパルス出力である。
る。１１〜１４は複合レジスタ、１５〜１７はＡＮＤ回
路であり、ｄ （＋）、 ｄ （２）、 ・・・・
・・・・・ｄ（Ｎ−１）は固定データ、Ｑ（１）、
Ｑ（２）、 ・・・・・・・・・Ｑ（Ｎ）はカウンタ
出力であり、Ｑ（Ｎ）がパルス出力である。
第２図は本発明のパルス発生回路の実施例を示す回路図
であり、８クロツク毎に１クロック幅のパルスを発生す
るものである。
であり、８クロツク毎に１クロック幅のパルスを発生す
るものである。
２１〜２４はＪ−ＫＦＦ、２５〜２８はスイッチ、２ａ
〜２ｃはＡＮＤ回路であり、固定値データとして１０進
数の９が設定されている。
〜２ｃはＡＮＤ回路であり、固定値データとして１０進
数の９が設定されている。
以下、本発明の回路動作を第２図に示した４ビツトの回
路と第４図に示したタイミングチャートで説明する。
路と第４図に示したタイミングチャートで説明する。
いま、カウンタのカウント値が１５であるとすルト、次
のクロックパルスでカウンタはＯに戻る。
のクロックパルスでカウンタはＯに戻る。
このときＱ（４）はＨｉからＬｏに変化するためスイッ
チ２５〜２８は固定値データを選択し、Ｊ入力はそのま
までに入力は反転したデータが与えられるため９からカ
ウントを始める。
チ２５〜２８は固定値データを選択し、Ｊ入力はそのま
までに入力は反転したデータが与えられるため９からカ
ウントを始める。
カウンタ出力が第４図に示すように９から１５であると
きはＱ（４）は常時Ｈｉであるのでスイッチ２５〜２８
は前段のＡＮＤ回路の出力が選択されており、カウンタ
は通常のカウント動作を行い、オーバーフローを起して
ＯになったときのみＱ４はＬＯになるため８クロツク毎
に１クロック幅のパルスを発生することになる。
きはＱ（４）は常時Ｈｉであるのでスイッチ２５〜２８
は前段のＡＮＤ回路の出力が選択されており、カウンタ
は通常のカウント動作を行い、オーバーフローを起して
ＯになったときのみＱ４はＬＯになるため８クロツク毎
に１クロック幅のパルスを発生することになる。
第３図は本発明のパルス発生回路の他の実施例を示す回
路図であり、第２図の回路と同様に８クロツク毎に１ク
ロック幅のパルスを発生するものである。
路図であり、第２図の回路と同様に８クロツク毎に１ク
ロック幅のパルスを発生するものである。
３１〜３４はＤＦＦ、３５〜３８はスイッチ、３ａ〜３
ｃはＡＮＤ回路であり、固定値データとして１０進数の
９が設定されている。
ｃはＡＮＤ回路であり、固定値データとして１０進数の
９が設定されている。
いま、カウンタのカウント値が１５であるとすると、次
のクロックパルスでカウンタは０に戻る。
のクロックパルスでカウンタは０に戻る。
このときＱ（４）はＨｉからＬｏに変化するためスイッ
チ３５〜３８は固定値データを選択し、Ｄ入力に与えら
れるため９からカウントを始める。
チ３５〜３８は固定値データを選択し、Ｄ入力に与えら
れるため９からカウントを始める。
カウンタ出力が第４図に示すように９から１５であると
きはＱ（４）は常時Ｈｉであるのでスイッチ３５〜３８
は前段のＡＮＤ回路の出力とＤＦＦの出力の排他的論理
和が選択されており、カウンタ出力常のカウント動作を
行い、オーバーフローラ起してＯになったときのみＱ（
４）はＬｏになるため８クロツク毎に１クロック幅のパ
ルスを発生することになる。
きはＱ（４）は常時Ｈｉであるのでスイッチ３５〜３８
は前段のＡＮＤ回路の出力とＤＦＦの出力の排他的論理
和が選択されており、カウンタ出力常のカウント動作を
行い、オーバーフローラ起してＯになったときのみＱ（
４）はＬｏになるため８クロツク毎に１クロック幅のパ
ルスを発生することになる。
発明の効果
以上述べてきたように、本発明によれば、固定データの
設定とカウンタのＭＳＢによるスイッチ制御により任意
の１クロック幅の分周パルスをつくることができるため
、デコーダ回路による動作速度の低下を招くことがなく
、シかも回路のレイアウトが非常に規則正しく行われて
いるため■Ｃ化を図るうえでも極めて仔用である。
設定とカウンタのＭＳＢによるスイッチ制御により任意
の１クロック幅の分周パルスをつくることができるため
、デコーダ回路による動作速度の低下を招くことがなく
、シかも回路のレイアウトが非常に規則正しく行われて
いるため■Ｃ化を図るうえでも極めて仔用である。
第１図は本発明のパルス発生回路のブロック図、第２図
は本発明のパルス発生回路の実施例を示す４ビツトの回
路図、第３図は本発明のパルス発生回路の他の実施例を
示す４ビツトの回路図、第４図は第２図、第３図の回路
動作を説明するタイミングチャート、第５図は従来のパ
ルス発生回路の具体な構成を示す４ビツトの回路図であ
る。
は本発明のパルス発生回路の実施例を示す４ビツトの回
路図、第３図は本発明のパルス発生回路の他の実施例を
示す４ビツトの回路図、第４図は第２図、第３図の回路
動作を説明するタイミングチャート、第５図は従来のパ
ルス発生回路の具体な構成を示す４ビツトの回路図であ
る。
Claims (3)
- （１）第１の信号と第２の信号と第３の信号とクロック
を入力とする複合レジスタと複合レジスタの出力と第４
の信号の一致をとるＡＮＤ回路よりより構成された１ビ
ット同期カウンタをＮ段（Ｎは正の整数）配置したＮビ
ット同期カウンタに第１、第４の信号は前段のＡＮＤ回
路の出力、第２の信号は初期値を与える固定データ、第
３の信号は第Ｎ段目の複合レジスタの出力が与えられる
とともに、第１段目の複合レジスタの第１の信号入力と
第Ｎ段目の第２の信号入力はともにＨｉｇｈレベルに固
定されたパルス発生回路。 - （２）複合レジスタはＪ−Ｋフリップ・フロップとＪ入
力とＫ入力のそれぞれに第１の信号と第２の信号を第３
の信号で切り換えるスイッチを有したことを特徴とする
請求項（１）記載のパルス発生回路。 - （３）複合レジスタはＤフリップ・フロップと第１の信
号とＤフリップ・フロップの出力の排他的論理和をとる
ＸＯＲ回路とＸＯＲ回路の出力と第２の信号を第３の信
号で切り換えるスイッチを有したことを特徴とする請求
項（１）記載のパルス発生回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63266333A JPH02113619A (ja) | 1988-10-21 | 1988-10-21 | パルス発生回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63266333A JPH02113619A (ja) | 1988-10-21 | 1988-10-21 | パルス発生回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02113619A true JPH02113619A (ja) | 1990-04-25 |
Family
ID=17429475
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63266333A Pending JPH02113619A (ja) | 1988-10-21 | 1988-10-21 | パルス発生回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02113619A (ja) |
-
1988
- 1988-10-21 JP JP63266333A patent/JPH02113619A/ja active Pending
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