JPH05183530A - 同期ペイロードポインタ処理方式 - Google Patents
同期ペイロードポインタ処理方式Info
- Publication number
- JPH05183530A JPH05183530A JP4145988A JP14598892A JPH05183530A JP H05183530 A JPH05183530 A JP H05183530A JP 4145988 A JP4145988 A JP 4145988A JP 14598892 A JP14598892 A JP 14598892A JP H05183530 A JPH05183530 A JP H05183530A
- Authority
- JP
- Japan
- Prior art keywords
- pointer
- signal
- payload
- unit
- synchronous
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04J—MULTIPLEX COMMUNICATION
- H04J3/00—Time-division multiplex systems
- H04J3/02—Details
- H04J3/06—Synchronising arrangements
- H04J3/062—Synchronisation of signals having the same nominal but fluctuating bit rates, e.g. using buffers
- H04J3/0623—Synchronous multiplexing systems, e.g. synchronous digital hierarchy/synchronous optical network (SDH/SONET), synchronisation with a pointer process
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04J—MULTIPLEX COMMUNICATION
- H04J3/00—Time-division multiplex systems
- H04J3/02—Details
- H04J3/08—Intermediate station arrangements, e.g. for branching, for tapping-off
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04J—MULTIPLEX COMMUNICATION
- H04J2203/00—Aspects of optical multiplex systems other than those covered by H04J14/05 and H04J14/07
- H04J2203/0001—Provisions for broadband connections in integrated services digital network using frames of the Optical Transport Network [OTN] or using synchronous transfer mode [STM], e.g. SONET, SDH
- H04J2203/0089—Multiplexing, e.g. coding, scrambling, SONET
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10S370/00—Multiplex communications
- Y10S370/901—Wide area network
- Y10S370/902—Packet switching
- Y10S370/903—Osi compliant network
- Y10S370/907—Synchronous optical network, SONET
Landscapes
- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Computer Hardware Design (AREA)
- Time-Division Multiplex Systems (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Abstract
(57)【要約】
【目的】 ペイロードポインタの処理を特定のグループ
単位で行い処理回路の規模を縮小させるとともに、メモ
リ部の共通化によりワンダやジッタの影響を避ける。 【構成】 同期ペイロードエンベロープを複数本多重化
したＶＴ−Ｇ信号状態で各エンベロープ内の余剰バイト
を抽出しエンベロープの先頭位置を検出するポインタ検
出部、該エンベロープをクロックに応じて書込み・読出
しを行うメモリ部、および上記ポインタ検出部で検出さ
れた同期ペイロードエンベロープ先頭位置と位相差カウ
ンタで計数した位相差との加算結果に応じて、メモリか
ら読出された複数のエンベロープに対し、基準フレーム
と同位相となるポインタ値をもつ余剰バイトを挿入して
エンベロープ信号を形成するポインタ挿入部とを備えた
同期光伝送装置の同期ペイロードポインタ処理方式。
単位で行い処理回路の規模を縮小させるとともに、メモ
リ部の共通化によりワンダやジッタの影響を避ける。 【構成】 同期ペイロードエンベロープを複数本多重化
したＶＴ−Ｇ信号状態で各エンベロープ内の余剰バイト
を抽出しエンベロープの先頭位置を検出するポインタ検
出部、該エンベロープをクロックに応じて書込み・読出
しを行うメモリ部、および上記ポインタ検出部で検出さ
れた同期ペイロードエンベロープ先頭位置と位相差カウ
ンタで計数した位相差との加算結果に応じて、メモリか
ら読出された複数のエンベロープに対し、基準フレーム
と同位相となるポインタ値をもつ余剰バイトを挿入して
エンベロープ信号を形成するポインタ挿入部とを備えた
同期光伝送装置の同期ペイロードポインタ処理方式。
Description
【０００１】
【産業上の利用分野】本発明はＣＣＩＴＴ(Comit′e Co
nsultatif International T ′el′egraphigue et T ′
el′ephonique)やＳＯＮＥＴ（Synchronous Optical Ne
twork)の規格に準拠したディジタル通信網において、同
期ペイロードエンベロープに付随するペイロードポイン
タの処理方式に関し、特にペイロードポインタの処理を
特定のグループ単位で実施することにより、ポインタ演
算挿入部の減少により処理回路の規模を著しく縮小させ
ることを可能にした同期ペイロードポインタ処理方式に
関する。
nsultatif International T ′el′egraphigue et T ′
el′ephonique)やＳＯＮＥＴ（Synchronous Optical Ne
twork)の規格に準拠したディジタル通信網において、同
期ペイロードエンベロープに付随するペイロードポイン
タの処理方式に関し、特にペイロードポインタの処理を
特定のグループ単位で実施することにより、ポインタ演
算挿入部の減少により処理回路の規模を著しく縮小させ
ることを可能にした同期ペイロードポインタ処理方式に
関する。
【０００２】
【従来技術および発明が解決しようとする課題】一般
に、ＣＣＩＴＴおよびＳＯＮＥＴにより国際標準化され
ている国際標準の同期光伝送装置等においては、「同期
ペイロードエンベロープ」を伝送単位として情報を伝送
するとともに、複数の同期ペイロードエンベロープに対
するタイムスロット（時間的位置）の割当てを行って多
重化できる装置構成が要望されている。この場合などに
必要な同期ペイロードエンベロープに付随するペイロー
ドポインタ処理回路の規模をできるだけ縮小させること
が要望されている。
に、ＣＣＩＴＴおよびＳＯＮＥＴにより国際標準化され
ている国際標準の同期光伝送装置等においては、「同期
ペイロードエンベロープ」を伝送単位として情報を伝送
するとともに、複数の同期ペイロードエンベロープに対
するタイムスロット（時間的位置）の割当てを行って多
重化できる装置構成が要望されている。この場合などに
必要な同期ペイロードエンベロープに付随するペイロー
ドポインタ処理回路の規模をできるだけ縮小させること
が要望されている。
【０００３】ペイロードポインタは、ＣＣＩＴＴおよび
ＳＯＮＥＴで国際標準化されている国際標準同期光伝送
装置等において、ペイロードエンベロープを時間的に
も、ハードウエ的にも効率よく処理できるようにするた
めに、国際標準勧告されているものである。
ＳＯＮＥＴで国際標準化されている国際標準同期光伝送
装置等において、ペイロードエンベロープを時間的に
も、ハードウエ的にも効率よく処理できるようにするた
めに、国際標準勧告されているものである。
【０００４】一般に、ペイロードポインタは網同期のと
れたネットワークにおいて、互いにフレーム位相を定義
しない複数個のペイロードエンベロープをバイト多重化
する際に、ペイロードエンベロープを伝送するためのス
ーパフレーム構成において定義される。即ち、この場合
のフレーム構成は、ペイロードエンベロープに加えて、
ペイロードエンベロープの先頭位置が指定のフレーム構
成即ちマッピング中のどこにあるかを示すペイロードポ
インタ値等を含んだ余剰バイト即ちオーバヘッド・バイ
ト（例えばＶＴスーパフレームの場合にはＶ１〜Ｖ４と
呼ばれる）で構成されている。
れたネットワークにおいて、互いにフレーム位相を定義
しない複数個のペイロードエンベロープをバイト多重化
する際に、ペイロードエンベロープを伝送するためのス
ーパフレーム構成において定義される。即ち、この場合
のフレーム構成は、ペイロードエンベロープに加えて、
ペイロードエンベロープの先頭位置が指定のフレーム構
成即ちマッピング中のどこにあるかを示すペイロードポ
インタ値等を含んだ余剰バイト即ちオーバヘッド・バイ
ト（例えばＶＴスーパフレームの場合にはＶ１〜Ｖ４と
呼ばれる）で構成されている。
【０００５】以下図面を参照してペイロードポインタと
その処理方式に関連して説明する。
その処理方式に関連して説明する。
【０００６】図５はＶＴペイロードエンベロープのスー
パフレームを示す図である。図においてＶＴペイロード
エンベロープを、ＳＯＮＥＴ勧告されているフローティ
ングＶＴ（Virtual Tributary)の多重化単位にマッピン
グした例を示している。フローティングＶＴの場合、Ｖ
Ｔマッピング上のＶＴポインタバイト（Ｖ１，Ｖ２）に
おいて、ＶＴペイロードエンベロープの先頭バイトＶ５
の位置を示す。またＶ３は調整用のバイト、Ｖ４は予備
バイトである。すなわち５００μs からなるｎバイトの
ＶＴペイロードエンベロープは、５００μs からなる
（ｎ＋４）バイトのＶＴマッピング内の余剰バイトＶ１
〜Ｖ４を除いたｎバイトで伝送されるが、この場合ＶＴ
マッピング内のＶ１〜Ｖ４バイトを除いたｎバイトのタ
イムスロットには、それぞれ番号が付けられており、Ｖ
Ｔペイロードエンベロープの先頭（Ｖ５）のある位置
を、その番号でＶＴポインタバイトにおいてポインタ値
として表示するようになっている。したがって、ＶＴマ
ッピング内のＶ５の位置は自由であって、容易に検出可
能なものである。
パフレームを示す図である。図においてＶＴペイロード
エンベロープを、ＳＯＮＥＴ勧告されているフローティ
ングＶＴ（Virtual Tributary)の多重化単位にマッピン
グした例を示している。フローティングＶＴの場合、Ｖ
Ｔマッピング上のＶＴポインタバイト（Ｖ１，Ｖ２）に
おいて、ＶＴペイロードエンベロープの先頭バイトＶ５
の位置を示す。またＶ３は調整用のバイト、Ｖ４は予備
バイトである。すなわち５００μs からなるｎバイトの
ＶＴペイロードエンベロープは、５００μs からなる
（ｎ＋４）バイトのＶＴマッピング内の余剰バイトＶ１
〜Ｖ４を除いたｎバイトで伝送されるが、この場合ＶＴ
マッピング内のＶ１〜Ｖ４バイトを除いたｎバイトのタ
イムスロットには、それぞれ番号が付けられており、Ｖ
Ｔペイロードエンベロープの先頭（Ｖ５）のある位置
を、その番号でＶＴポインタバイトにおいてポインタ値
として表示するようになっている。したがって、ＶＴマ
ッピング内のＶ５の位置は自由であって、容易に検出可
能なものである。
【０００７】図６と７は、複数のペイロードエンベロー
プをバイト多重する場合のペイロードポインタの処理の
概要を示したものであって、Ａ，Ｂ，Ｃ，Ｄの４本のペ
イロードエンベロープ（ＶＴ信号）を多重化する場合の
ＶＴマッピングについて説明している。図６は処理装置
であって図７は処理のタイムチャートである。
プをバイト多重する場合のペイロードポインタの処理の
概要を示したものであって、Ａ，Ｂ，Ｃ，Ｄの４本のペ
イロードエンベロープ（ＶＴ信号）を多重化する場合の
ＶＴマッピングについて説明している。図６は処理装置
であって図７は処理のタイムチャートである。
【０００８】図６において図５に示されたフレーム構成
を持ち、互いにフレーム位相を定義されない数本のペイ
ロードエンベロープをバイト多重化する場合には、ま
ず、前段処理としてそれぞれの余剰バイトに表示されて
いるペイロードポインタ値を抽出して認識する。なお、
余剰バイトはここで終端する。このペイロードポインタ
値と、基準となるフレーム位相位置との相対的位相差を
加算または減算によって求める。基準となるフレーム位
相位置としては、通常、多重化された後のフレーム位置
を用いる。この相対的位相差から求めたポインタ値をそ
のペイロードエンベロープの新しいペイロードポインタ
値として、他の余剰バイトと共に挿入し新たなフレーム
を構成する。このフレーム位相差の計算と、新しいペイ
ロードポインタ値の挿入とは、多重化するすべてのペイ
ロードエンベロープに対して行う。この処理によって、
多重化するすべてのペイロードエンベロープの位相位置
が基準のフレーム位置に一致したことになる。換言すれ
ば、多重化するすべてのペイロードエンベロープのペイ
ロードポインタ値の示す値は、基準フレーム位置に比較
したペイロードエンベロープの先頭位置を示しているこ
とになる。図６において、βはＡ入力と基準フレームと
の相対位相差を示している。
を持ち、互いにフレーム位相を定義されない数本のペイ
ロードエンベロープをバイト多重化する場合には、ま
ず、前段処理としてそれぞれの余剰バイトに表示されて
いるペイロードポインタ値を抽出して認識する。なお、
余剰バイトはここで終端する。このペイロードポインタ
値と、基準となるフレーム位相位置との相対的位相差を
加算または減算によって求める。基準となるフレーム位
相位置としては、通常、多重化された後のフレーム位置
を用いる。この相対的位相差から求めたポインタ値をそ
のペイロードエンベロープの新しいペイロードポインタ
値として、他の余剰バイトと共に挿入し新たなフレーム
を構成する。このフレーム位相差の計算と、新しいペイ
ロードポインタ値の挿入とは、多重化するすべてのペイ
ロードエンベロープに対して行う。この処理によって、
多重化するすべてのペイロードエンベロープの位相位置
が基準のフレーム位置に一致したことになる。換言すれ
ば、多重化するすべてのペイロードエンベロープのペイ
ロードポインタ値の示す値は、基準フレーム位置に比較
したペイロードエンベロープの先頭位置を示しているこ
とになる。図６において、βはＡ入力と基準フレームと
の相対位相差を示している。
【０００９】最後に、これらフレーム位置の一致した数
本のペイロードエンベロープを含んだフレームを、定義
されている順にバイト単位で多重化（バイトインタリー
ブ多重化）し、多重化後の定義されたフレームが構成さ
れる。ポインタ処理とは、この前段階で行うポインタ値
の認識ないし新しいポインタ値の挿入までの処理を指し
ている。
本のペイロードエンベロープを含んだフレームを、定義
されている順にバイト単位で多重化（バイトインタリー
ブ多重化）し、多重化後の定義されたフレームが構成さ
れる。ポインタ処理とは、この前段階で行うポインタ値
の認識ないし新しいポインタ値の挿入までの処理を指し
ている。
【００１０】図６は複数のＶＴ信号のフレームタイミン
グを内部フレームタイミングにマッチさせ調整するポイ
ンタ処理の概要を示す図である。図においてＭＡＰ部１
２から出力するデータのフレーム構成は規定されてい
る。然しながら入力されるＶＴ信号Ａ，Ｂ，Ｃ，Ｄの同
じフレーム周期をもつフレームタイミングはそれぞれ任
意であり定義できない。任意のフレームタイミングで入
力される４種類のＶＴ信号をポインタ処理部ＰＴＲ（１
１１〜１１４）でポインタ処理することにより内部フレ
ームタイミングにマッチングさせ、ＭＡＰ部１２に入力
し出力データのフレーム構成を形成することができる。
ここにおいて、ポインタ処理そのものは効率よくタイミ
ング調整を実現できる既知の技術であり図７に示されて
いる。本例ではＶＴ信号によるポインタ処理を解説した
が、高次群レベルの信号でも同様の結果が得られること
は云うまでもない。
グを内部フレームタイミングにマッチさせ調整するポイ
ンタ処理の概要を示す図である。図においてＭＡＰ部１
２から出力するデータのフレーム構成は規定されてい
る。然しながら入力されるＶＴ信号Ａ，Ｂ，Ｃ，Ｄの同
じフレーム周期をもつフレームタイミングはそれぞれ任
意であり定義できない。任意のフレームタイミングで入
力される４種類のＶＴ信号をポインタ処理部ＰＴＲ（１
１１〜１１４）でポインタ処理することにより内部フレ
ームタイミングにマッチングさせ、ＭＡＰ部１２に入力
し出力データのフレーム構成を形成することができる。
ここにおいて、ポインタ処理そのものは効率よくタイミ
ング調整を実現できる既知の技術であり図７に示されて
いる。本例ではＶＴ信号によるポインタ処理を解説した
が、高次群レベルの信号でも同様の結果が得られること
は云うまでもない。
【００１１】図７はポインタ処理によるフレームタイミ
ング乗せ換えを示す図である。任意のフレームタイミン
グで入力されるＶＴ信号（スーパフレーム）（図１４参
照）のＶ１，Ｖ２にて表示されるポインタ値Ｖ５Ａを内
部フレームタイミングに換算して新ポインタ値Ｖ５Ａ′
が得られる。すなわち、 Ｖ５Ａ′＝Ｖ５Ａ−β こゝにβはフレーム間の位相差をバイト数で表示した値
である。この換算によりスーパフレーム内のＶＴ信号
（図１２参照）の構成を操作せずに内部フレームタイミ
ングに乗せ換えることができる。
ング乗せ換えを示す図である。任意のフレームタイミン
グで入力されるＶＴ信号（スーパフレーム）（図１４参
照）のＶ１，Ｖ２にて表示されるポインタ値Ｖ５Ａを内
部フレームタイミングに換算して新ポインタ値Ｖ５Ａ′
が得られる。すなわち、 Ｖ５Ａ′＝Ｖ５Ａ−β こゝにβはフレーム間の位相差をバイト数で表示した値
である。この換算によりスーパフレーム内のＶＴ信号
（図１２参照）の構成を操作せずに内部フレームタイミ
ングに乗せ換えることができる。
【００１２】図８はペイロードの再配置を行うＳＯＮＥ
Ｔ光伝送装置の基本動作例を説明するシステム構成の概
略図である。このシステムは近距離局（ＣＯ局）１０
１、中間局（ＨＵＢ局）１０２、および遠距離局（ＲＴ
局）１０３より構成される。多重化音声信号ＴＥＬ１、
ＴＲＭ−１はＣＯ局１０１を介してＨＵＢ局１０２に達
し、ＴＥＬ１はＨＵＢ局１０２を介して出力され、ＣＯ
局１０１と通信可能であり、ＴＲＭ−１信号はＨＵＢ局
１０２、ＲＴ局１０３を介して出力されＣＯ局１０１と
通信可能であり、またＴＲＭ−２信号はＲＴ局１０３を
介してＨＵＢ局１０２より出力され、ＲＴ局１０３と通
信可能である。
Ｔ光伝送装置の基本動作例を説明するシステム構成の概
略図である。このシステムは近距離局（ＣＯ局）１０
１、中間局（ＨＵＢ局）１０２、および遠距離局（ＲＴ
局）１０３より構成される。多重化音声信号ＴＥＬ１、
ＴＲＭ−１はＣＯ局１０１を介してＨＵＢ局１０２に達
し、ＴＥＬ１はＨＵＢ局１０２を介して出力され、ＣＯ
局１０１と通信可能であり、ＴＲＭ−１信号はＨＵＢ局
１０２、ＲＴ局１０３を介して出力されＣＯ局１０１と
通信可能であり、またＴＲＭ−２信号はＲＴ局１０３を
介してＨＵＢ局１０２より出力され、ＲＴ局１０３と通
信可能である。
【００１３】ＣＯ局１０１は交換機ＥＸ−１、マルチプ
レクサＭＵＸ−１、同期光信号終端装置ＳＯＮＥＴ−Ｌ
ＴＥ−１より構成され、ＨＵＢ局１０２は同期光信号再
配置装置ＳＯＮＥＴ−ＡＤＭ、デイマルチプレクサＤＭ
ＵＸ−１、マルチプレクサＭＵＸ−２、および交換機Ｅ
Ｘ−２より構成され、ＲＴ局１０３は同期光信号終端装
置ＳＯＮＥＴ−ＬＴＥ−２、デイマルチプレクサＤＭＵ
Ｘ−２、および交換機ＥＸ−３より構成される。
レクサＭＵＸ−１、同期光信号終端装置ＳＯＮＥＴ−Ｌ
ＴＥ−１より構成され、ＨＵＢ局１０２は同期光信号再
配置装置ＳＯＮＥＴ−ＡＤＭ、デイマルチプレクサＤＭ
ＵＸ−１、マルチプレクサＭＵＸ−２、および交換機Ｅ
Ｘ−２より構成され、ＲＴ局１０３は同期光信号終端装
置ＳＯＮＥＴ−ＬＴＥ−２、デイマルチプレクサＤＭＵ
Ｘ−２、および交換機ＥＸ−３より構成される。
【００１４】図８において、ＬＴＥ−１，ＬＴＥ−２の
ＬＴＥモード装置はＳＯＮＥＴ光伝送装置の大きな動作
モードを操作するものであって、ＣＯ局１０１やＲＴ局
１０３などのＬＴＥモード装置では６４Ｋｂ／ｓにディ
ジタル処理された音声信号やデータ信号を同期のとれた
光伝送路にインタフェースする。またＨＵＢ局１０２の
ＡＤＭモード装置では光伝送路の信号を任意に挿入（ad
d ）又は抽出（drop）する再配置機能を備えている。し
たがってこのシステムの例ではＨＵＢ局１０２の再配置
機能によりＣＯ局１０１−ＨＵＢ局１０２間でＴＥＬ１
の伝送サービスを行い、ＨＵＢ局１０２−ＲＴ局１０３
間ではＴＲＭ−２の伝送サービスを行い、ＣＯ局１０１
−ＲＴ局１０３間ではＴＲＭ−１の伝送サービスが可能
である。
ＬＴＥモード装置はＳＯＮＥＴ光伝送装置の大きな動作
モードを操作するものであって、ＣＯ局１０１やＲＴ局
１０３などのＬＴＥモード装置では６４Ｋｂ／ｓにディ
ジタル処理された音声信号やデータ信号を同期のとれた
光伝送路にインタフェースする。またＨＵＢ局１０２の
ＡＤＭモード装置では光伝送路の信号を任意に挿入（ad
d ）又は抽出（drop）する再配置機能を備えている。し
たがってこのシステムの例ではＨＵＢ局１０２の再配置
機能によりＣＯ局１０１−ＨＵＢ局１０２間でＴＥＬ１
の伝送サービスを行い、ＨＵＢ局１０２−ＲＴ局１０３
間ではＴＲＭ−２の伝送サービスを行い、ＣＯ局１０１
−ＲＴ局１０３間ではＴＲＭ−１の伝送サービスが可能
である。
【００１５】図８においてＳＯＮＥＴ−ＬＴＥ−１は、
ＶＴ１．５ペイロード信号の低次群インターフェース信
号を多重し、同期光信号ＯＣ−３としてＨＵＢ局１０２
方向へ出力する。ＳＯＮＥＴ−ＡＤＭ２３は、ＯＣ−３
（Ｗ）を受信し、その信号に含まれるＶＴ１．５ペイロ
ード信号のうち、この装置で終端（ドロップ）してしま
う信号と、この装置で挿入（アッド）する信号とを結合
して任意に再配置したのち、規定の同期光信号ＯＣ−３
（１５５．５２Ｍｂ／ｓ）として構成しなおし、ＬＴＥ
−２２方向へ出力する。ＬＴＥ−２２は、このＯＣ−３
信号を終端し、低次群インターフェース信号として分離
する。ＳＯＮＥＴ−ＡＤＭ２３は、基本的にＬＴＥ−２
２とＬＴＥ−２１を背中合わせにしたものであって、低
次群インターフェース信号を運ぶペイロードエンベロー
プレベルでの再配置を行なう機能を付加した装置であ
る。ＳＯＮＥＴ−ＡＤＭ２３は、Ｅ方向に送信する信号
を構成する前段階として、Ｗ方向から受信した信号に対
して、ポインタ処理を行うことによって、新たなポイン
タ値を持ったＶＴ１．５ペイロードと、この装置で挿入
しようとするＶＴ１．５ペイロードとのフレーム位置
を、送信信号が持っている基準フレーム位置に一致させ
ることができ、ＶＴ１．５ペイロード単位の再配置が可
能となる。
ＶＴ１．５ペイロード信号の低次群インターフェース信
号を多重し、同期光信号ＯＣ−３としてＨＵＢ局１０２
方向へ出力する。ＳＯＮＥＴ−ＡＤＭ２３は、ＯＣ−３
（Ｗ）を受信し、その信号に含まれるＶＴ１．５ペイロ
ード信号のうち、この装置で終端（ドロップ）してしま
う信号と、この装置で挿入（アッド）する信号とを結合
して任意に再配置したのち、規定の同期光信号ＯＣ−３
（１５５．５２Ｍｂ／ｓ）として構成しなおし、ＬＴＥ
−２２方向へ出力する。ＬＴＥ−２２は、このＯＣ−３
信号を終端し、低次群インターフェース信号として分離
する。ＳＯＮＥＴ−ＡＤＭ２３は、基本的にＬＴＥ−２
２とＬＴＥ−２１を背中合わせにしたものであって、低
次群インターフェース信号を運ぶペイロードエンベロー
プレベルでの再配置を行なう機能を付加した装置であ
る。ＳＯＮＥＴ−ＡＤＭ２３は、Ｅ方向に送信する信号
を構成する前段階として、Ｗ方向から受信した信号に対
して、ポインタ処理を行うことによって、新たなポイン
タ値を持ったＶＴ１．５ペイロードと、この装置で挿入
しようとするＶＴ１．５ペイロードとのフレーム位置
を、送信信号が持っている基準フレーム位置に一致させ
ることができ、ＶＴ１．５ペイロード単位の再配置が可
能となる。
【００１６】図９は図８におけるＣＯ局１０１のＳＯＮ
ＥＴ−ＬＴＥ１（２１）の光伝送装置の具体的構成例を
示す図である。図においてＬＳ ＭＡＰ部２１１は挿入
データ１，５４４Ｍｂ／ｓのＤＳ１データを同期したＶ
Ｔ信号（図例ではＶＴ１．５）にマッピングする部分で
あって、ＬＳポインタ発生機能を含むとともに低速マッ
ピングを行うものである。ＴＳＡ部２１２はＬＳ ＭＡ
Ｐ部２１１からＶＴ信号のタイムスロットを任意の位置
に配置する部分でタイムスロットの指定を行うものであ
る。ＨＳ ＭＡＰ部２１３はＬＳ ＭＡＰ部２１１から
入力されるＶＴ信号群をＳＴＳ−３信号１５５．５２Ｍ
ｂ／ｓの電気レベルにマッピングする部分であり、ＨＳ
ポインタ発生機能を含むと共に高速マッピングを行うも
のである。またＥ／Ｏ部２１４は電気レベルのＳＴＳ−
３信号（１５５．５２Ｍｂ／ｓ）を光レベルのＯＣ−３
信号（１５５．５２Ｍｂ／ｓの光レベル）に変換するも
のである。このようなＳＯＮＥＴ光伝送装置（ＳＯＮＥ
Ｔ ＬＴＥ−１）は実際は双方向伝送を行うためＳＯＮ
ＥＴ光伝送装置（ＳＯＮＥＴ ＬＴＥ−２）（図１０参
照）と同様な構成を備えている。
ＥＴ−ＬＴＥ１（２１）の光伝送装置の具体的構成例を
示す図である。図においてＬＳ ＭＡＰ部２１１は挿入
データ１，５４４Ｍｂ／ｓのＤＳ１データを同期したＶ
Ｔ信号（図例ではＶＴ１．５）にマッピングする部分で
あって、ＬＳポインタ発生機能を含むとともに低速マッ
ピングを行うものである。ＴＳＡ部２１２はＬＳ ＭＡ
Ｐ部２１１からＶＴ信号のタイムスロットを任意の位置
に配置する部分でタイムスロットの指定を行うものであ
る。ＨＳ ＭＡＰ部２１３はＬＳ ＭＡＰ部２１１から
入力されるＶＴ信号群をＳＴＳ−３信号１５５．５２Ｍ
ｂ／ｓの電気レベルにマッピングする部分であり、ＨＳ
ポインタ発生機能を含むと共に高速マッピングを行うも
のである。またＥ／Ｏ部２１４は電気レベルのＳＴＳ−
３信号（１５５．５２Ｍｂ／ｓ）を光レベルのＯＣ−３
信号（１５５．５２Ｍｂ／ｓの光レベル）に変換するも
のである。このようなＳＯＮＥＴ光伝送装置（ＳＯＮＥ
Ｔ ＬＴＥ−１）は実際は双方向伝送を行うためＳＯＮ
ＥＴ光伝送装置（ＳＯＮＥＴ ＬＴＥ−２）（図１０参
照）と同様な構成を備えている。
【００１７】図１０は図８におけるＨＵＢ局１０２のＳ
ＯＮＥＴ−ＬＴＥ２（２２）のＳＯＮＥＴ光伝送装置の
構成図を示す。図において、Ｏ／Ｅ部２２１は光レベル
のＯＣ−３信号を電気レベルのＳＴＳ−３信号に変換す
る部分である。ＨＳ ＤＭＡＰ部２２２はＳＴＳ−３信
号からＨＳレベルのポインタ処理等を行った後、ＶＴ信
号に分離する部分であり、高速デマッピングを行うもの
である。ＬＳ ＰＴＲ部２２３は受信したＳＴＳ−３信
号のフレームタイミングから内部処理し易くするために
内部のフレームタイミングにタイミングを乗り換えるた
めのポインタ処理部分でＶＴ信号（図示例ではＶＴ１．
５信号）レベルでポインタ処理を行う。ＴＳＡ部２２４
は高速デマッピング部２２２からのＶＴ信号群のタイム
スロットを任意の位置に配置する部分で、タイムスロッ
ト指定を行うものである。またＬＳ ＤＭＡＰ部２２５
は低速デマッピングを行うもので、ＶＴ信号から挿入デ
ータのＤＳ−１信号を抽出して出力する部分であり、低
速ＬＳレベルのポインタ処理も同時に行うものである。
この光伝送装置では実際は双方向伝送を行うのでＳＯＮ
ＥＴ光伝送装置ＬＴＥ−２でも図９のＬＴＥ−１と同様
な構成を設けている。
ＯＮＥＴ−ＬＴＥ２（２２）のＳＯＮＥＴ光伝送装置の
構成図を示す。図において、Ｏ／Ｅ部２２１は光レベル
のＯＣ−３信号を電気レベルのＳＴＳ−３信号に変換す
る部分である。ＨＳ ＤＭＡＰ部２２２はＳＴＳ−３信
号からＨＳレベルのポインタ処理等を行った後、ＶＴ信
号に分離する部分であり、高速デマッピングを行うもの
である。ＬＳ ＰＴＲ部２２３は受信したＳＴＳ−３信
号のフレームタイミングから内部処理し易くするために
内部のフレームタイミングにタイミングを乗り換えるた
めのポインタ処理部分でＶＴ信号（図示例ではＶＴ１．
５信号）レベルでポインタ処理を行う。ＴＳＡ部２２４
は高速デマッピング部２２２からのＶＴ信号群のタイム
スロットを任意の位置に配置する部分で、タイムスロッ
ト指定を行うものである。またＬＳ ＤＭＡＰ部２２５
は低速デマッピングを行うもので、ＶＴ信号から挿入デ
ータのＤＳ−１信号を抽出して出力する部分であり、低
速ＬＳレベルのポインタ処理も同時に行うものである。
この光伝送装置では実際は双方向伝送を行うのでＳＯＮ
ＥＴ光伝送装置ＬＴＥ−２でも図９のＬＴＥ−１と同様
な構成を設けている。
【００１８】図１１は図８におけるＨＵＢ局１０２のＳ
ＯＮＥＴ ＡＤＭ（２３）装置の構成図である。図にお
いて２３１は光・電気変換部（Ｏ／Ｅ）、２３２は分離
部（高速デマッピング部）ＨＳ ＤＭＡＰ、２３３はポ
インタ処理部ＬＳ ＰＴＲ（低速ポインタ部）、２３４
は配量部ＴＳＡ、２３５は挿入データ割付け部（ＬＳＭ
ＡＰ部）、２３５′はデータ抽出部（ＬＳ ＤＭＡＰ
部）、２３６は多重部（ＨＳ ＭＡＰ部）、２３７は電
気・光変換部（Ｅ／Ｏ）である。光レベルのＷ方向から
伝送されてきた同期光信号（ＯＣ−３）は、Ｏ／Ｅ２３
１において電気信号に変換され同期検出が行われ、電気
レベルの信号ＳＴＳ−３のフレームを構成した信号とし
て認識可能となる。このＳＴＳ−３信号は、規定された
多重変換手順を踏んで構成されている。ＨＳ ＤＭＡＰ
部２３２はこの信号を分離してＶＴ１．５ペイロード信
号に分離する。ＬＳ−ＰＴＲ２３３は、分離されたＶＴ
１．５ペイロード信号に対するペイロードポインタの処
理を行い、ＴＳＡ２３４はＬＳ−ＭＡＰ２３５のデータ
割りつけに応じてＶＴ１．５ペイロード信号の再配置を
行い、ＨＳ ＭＡＰ２３６は、再配置されたＶＴ１．５
ペイロード信号を多重して、再びＳＴＳ−３信号を構成
し、Ｅ／Ｏ２３７はこの信号を同期光信号（ＯＣ−３）
に変換して出力する。本ＡＤＭ装置２３は図９，１０と
同機能を具備し、通常ＬＴＥの構成とＡＤＭの構成の両
方が可能な装置構成をとっている。
ＯＮＥＴ ＡＤＭ（２３）装置の構成図である。図にお
いて２３１は光・電気変換部（Ｏ／Ｅ）、２３２は分離
部（高速デマッピング部）ＨＳ ＤＭＡＰ、２３３はポ
インタ処理部ＬＳ ＰＴＲ（低速ポインタ部）、２３４
は配量部ＴＳＡ、２３５は挿入データ割付け部（ＬＳＭ
ＡＰ部）、２３５′はデータ抽出部（ＬＳ ＤＭＡＰ
部）、２３６は多重部（ＨＳ ＭＡＰ部）、２３７は電
気・光変換部（Ｅ／Ｏ）である。光レベルのＷ方向から
伝送されてきた同期光信号（ＯＣ−３）は、Ｏ／Ｅ２３
１において電気信号に変換され同期検出が行われ、電気
レベルの信号ＳＴＳ−３のフレームを構成した信号とし
て認識可能となる。このＳＴＳ−３信号は、規定された
多重変換手順を踏んで構成されている。ＨＳ ＤＭＡＰ
部２３２はこの信号を分離してＶＴ１．５ペイロード信
号に分離する。ＬＳ−ＰＴＲ２３３は、分離されたＶＴ
１．５ペイロード信号に対するペイロードポインタの処
理を行い、ＴＳＡ２３４はＬＳ−ＭＡＰ２３５のデータ
割りつけに応じてＶＴ１．５ペイロード信号の再配置を
行い、ＨＳ ＭＡＰ２３６は、再配置されたＶＴ１．５
ペイロード信号を多重して、再びＳＴＳ−３信号を構成
し、Ｅ／Ｏ２３７はこの信号を同期光信号（ＯＣ−３）
に変換して出力する。本ＡＤＭ装置２３は図９，１０と
同機能を具備し、通常ＬＴＥの構成とＡＤＭの構成の両
方が可能な装置構成をとっている。
【００１９】図１２は図１１のＡＤＭ２３の多重部にお
けるＳＯＮＥＴ多重変換手順を説明する機能ブロック図
である。図において１．５４４Ｍb/s のディジタル信号
ＤＳ１は、ＶＴレベルのパスオーバヘッド（ＰＯＨ）を
付加されて、ＶＴ１．５ペイロードを形成し、ＶＴ１．
５ＰＴＲ４１においてポインタ処理を行われたのち４多
重されて、６．９１２Ｍb/s のＶＴ−Ｇ信号を形成す
る。この信号は７多重され、ＳＴＳレベルのパスオーバ
ヘッド（ＰＯＨ）を付加されて、ＳＴＳ同期ペイロード
エンベロープ（ＳＰＥ）を形成し、さらにＰＴＲ４２に
おいてポインタ処理ならびに余剰バイトの仮の付加が行
われて、５１．８４Ｍb/s のＳＴＳ−１信号を形成す
る。この信号は３多重され、セクションオーバヘッド
（ＳＯＨ）およびラインオーバヘッド（ＬＯＨ）が付加
されて、１５５．５２Ｍb/s のＳＴＳ−３信号を形成
し、Ｅ／Ｏ４３において光信号（ＯＣ−３）に変換され
て出力される。
けるＳＯＮＥＴ多重変換手順を説明する機能ブロック図
である。図において１．５４４Ｍb/s のディジタル信号
ＤＳ１は、ＶＴレベルのパスオーバヘッド（ＰＯＨ）を
付加されて、ＶＴ１．５ペイロードを形成し、ＶＴ１．
５ＰＴＲ４１においてポインタ処理を行われたのち４多
重されて、６．９１２Ｍb/s のＶＴ−Ｇ信号を形成す
る。この信号は７多重され、ＳＴＳレベルのパスオーバ
ヘッド（ＰＯＨ）を付加されて、ＳＴＳ同期ペイロード
エンベロープ（ＳＰＥ）を形成し、さらにＰＴＲ４２に
おいてポインタ処理ならびに余剰バイトの仮の付加が行
われて、５１．８４Ｍb/s のＳＴＳ−１信号を形成す
る。この信号は３多重され、セクションオーバヘッド
（ＳＯＨ）およびラインオーバヘッド（ＬＯＨ）が付加
されて、１５５．５２Ｍb/s のＳＴＳ−３信号を形成
し、Ｅ／Ｏ４３において光信号（ＯＣ−３）に変換され
て出力される。
【００２０】ＤＳ１inＦはＤＳ１信号をインタフェース
する段階を示し、ＶＴ１．５ＭＡＰはインタフェースさ
れたＤＳ１信号をＶＴ１．５信号にマッピングする段階
であり、ＶＴ１．５ＰＴＲはＶＴ１．５信号にポインタ
バイトを付加し、ＶＴ１．５スーパフレームを構成する
ことによりＶＴ１．５信号が同期信号として取扱うこと
が可能になる段階である。ＶＴ−ＧＢｉＭはＶＴ１．５
スーパフレームを４本バイトインタリーブ多重すること
によりシリアルＶＴ−Ｇ信号（中間フレーム）を構成す
る段階である。ＳＰＥＭＡＰ／ＰＯＨinＳは７本のＶＴ
−Ｇ信号をＳＴＳ−ＳＰＥ信号にマッピングする段階で
あり、ＳＴＳ−ＳＰＥ信号に必要な余剰バイトやＳＴＳ
−ＰＯＨもここで挿入される。次にＰＴＲinＳはＳＴＳ
−ＳＰＥ信号にポインタバイト等を付加し、ＳＴＳ−１
信号を構成する段階である。またＳＴＳ−３ＢｉＭは３
本のＳＴＳ−１信号をバイトインタリーブ多重し、ＳＴ
Ｓ−３信号の基本構造を形成する。更にＳ／ＬＯＨinＳ
はＳＯＨおよびＬＯＨを挿入する段階であり、ＳＣＲは
ＳＴＳ−３信号に構成済みの信号に規定のスクランブル
を施す段階である。最後にＥ／Ｏは電気レベルのＳＴＳ
−３信号を光レベルのＯＣ−３信号に変換する段階であ
る。
する段階を示し、ＶＴ１．５ＭＡＰはインタフェースさ
れたＤＳ１信号をＶＴ１．５信号にマッピングする段階
であり、ＶＴ１．５ＰＴＲはＶＴ１．５信号にポインタ
バイトを付加し、ＶＴ１．５スーパフレームを構成する
ことによりＶＴ１．５信号が同期信号として取扱うこと
が可能になる段階である。ＶＴ−ＧＢｉＭはＶＴ１．５
スーパフレームを４本バイトインタリーブ多重すること
によりシリアルＶＴ−Ｇ信号（中間フレーム）を構成す
る段階である。ＳＰＥＭＡＰ／ＰＯＨinＳは７本のＶＴ
−Ｇ信号をＳＴＳ−ＳＰＥ信号にマッピングする段階で
あり、ＳＴＳ−ＳＰＥ信号に必要な余剰バイトやＳＴＳ
−ＰＯＨもここで挿入される。次にＰＴＲinＳはＳＴＳ
−ＳＰＥ信号にポインタバイト等を付加し、ＳＴＳ−１
信号を構成する段階である。またＳＴＳ−３ＢｉＭは３
本のＳＴＳ−１信号をバイトインタリーブ多重し、ＳＴ
Ｓ−３信号の基本構造を形成する。更にＳ／ＬＯＨinＳ
はＳＯＨおよびＬＯＨを挿入する段階であり、ＳＣＲは
ＳＴＳ−３信号に構成済みの信号に規定のスクランブル
を施す段階である。最後にＥ／Ｏは電気レベルのＳＴＳ
−３信号を光レベルのＯＣ−３信号に変換する段階であ
る。
【００２１】図１３はＶＴ１．５信号のフレーム構成を
示す図、図１４はＶＴ１．５スーパフレームの構成図を
それぞれ示している。図１３においてＶ５は先頭バイト
で２６バイトより構成され、Ｒは余剰バイトで同様に２
６バイトより構成され、全体のＶＴ１．５信号（ＶＴ
１．５ペイロード）は５００μs のタイミングを有す
る。
示す図、図１４はＶＴ１．５スーパフレームの構成図を
それぞれ示している。図１３においてＶ５は先頭バイト
で２６バイトより構成され、Ｒは余剰バイトで同様に２
６バイトより構成され、全体のＶＴ１．５信号（ＶＴ
１．５ペイロード）は５００μs のタイミングを有す
る。
【００２２】図１４は余剰バイト（Ｖ１〜Ｖ４）をポイ
ンタバイトとして周期的に挿入したＶＴ１．５のスーパ
フレームを示している。図１３のどこに位置するか定義
されず、どこにでも挿入され得る。先頭バイトをどこに
するかを示すＮo.をＶ１，Ｖ２を使用し、かつスーパフ
レームも使用して、Ｖ５をＶ１，Ｖ２でポインタ値とし
て定義するようになっている。図１４は２７×４＝１０
８バイトより形成され、タイミングは５００μs であ
る。
ンタバイトとして周期的に挿入したＶＴ１．５のスーパ
フレームを示している。図１３のどこに位置するか定義
されず、どこにでも挿入され得る。先頭バイトをどこに
するかを示すＮo.をＶ１，Ｖ２を使用し、かつスーパフ
レームも使用して、Ｖ５をＶ１，Ｖ２でポインタ値とし
て定義するようになっている。図１４は２７×４＝１０
８バイトより形成され、タイミングは５００μs であ
る。
【００２３】図１５は、ＶＴ−Ｇ信号のシリアルバイト
・インタリーブされた状態での構成を示すもので、２７
×４×４＝４３２バイトより形成されている。即ちＶＴ
１．５信号を４多重した場合の例である。図１６はＳＴ
Ｓ−ＳＰＥのフレーム構成を示す図で、８７バイトの９
行より形成され、先のＶＴ−Ｇ信号を７本収容できる容
量を持ちＶＴ−Ｇ信号を規定に従い順次マッピングする
ことで構成され、ＰＯＨ，Ｒ．Ｒバイトの余剰バイトが
挿入されている。
・インタリーブされた状態での構成を示すもので、２７
×４×４＝４３２バイトより形成されている。即ちＶＴ
１．５信号を４多重した場合の例である。図１６はＳＴ
Ｓ−ＳＰＥのフレーム構成を示す図で、８７バイトの９
行より形成され、先のＶＴ−Ｇ信号を７本収容できる容
量を持ちＶＴ−Ｇ信号を規定に従い順次マッピングする
ことで構成され、ＰＯＨ，Ｒ．Ｒバイトの余剰バイトが
挿入されている。
【００２４】図１７は図１６の８７バイトに３バイトを
追加して９０バイトとし、９行よりなるＳＴＳ−１信号
のフレーム構成を示す図である。図１７（Ａ）は伝送路
上でＳＴＳ−１信号が１〜９行目まで１２５μs に達
し、各行は３バイトの先頭バイトを含めて９０バイトよ
り構成されることを示している。図１７（Ｂ）は余剰バ
イトＳＯＨ，ＬＯＨを付加したＳＴＳ−１信号のフレー
ム構成を示し、このフレームを伝送路上にシリアル伝送
する場合、（Ａ）に示すように方向に９０バイト分伝
送しその後方向に改行して更に方向に９０バイト分
伝送する過程を示している。全体として９０バイトの９
行分で８１０バイトが１２５μs で伝送され５１．８４
Ｍｂ／ｓとなる。
追加して９０バイトとし、９行よりなるＳＴＳ−１信号
のフレーム構成を示す図である。図１７（Ａ）は伝送路
上でＳＴＳ−１信号が１〜９行目まで１２５μs に達
し、各行は３バイトの先頭バイトを含めて９０バイトよ
り構成されることを示している。図１７（Ｂ）は余剰バ
イトＳＯＨ，ＬＯＨを付加したＳＴＳ−１信号のフレー
ム構成を示し、このフレームを伝送路上にシリアル伝送
する場合、（Ａ）に示すように方向に９０バイト分伝
送しその後方向に改行して更に方向に９０バイト分
伝送する過程を示している。全体として９０バイトの９
行分で８１０バイトが１２５μs で伝送され５１．８４
Ｍｂ／ｓとなる。
【００２５】図１８は図１７のＳＴＳ−１信号３本をバ
イトインタリーブ多重化することで２７０バイトとして
方向２７０バイトとして構成されている。ＳＯＨとＬ
ＯＨの余剰バイトの存在および全フレーム１２５μs で
伝送することは図１７と同様である。したがって全体と
してＳＴＳ−３信号は２７０×９＝２４３０バイトが１
２５μs で伝送され、１５５．５２Ｍｂ／ｓの速度を有
する。
イトインタリーブ多重化することで２７０バイトとして
方向２７０バイトとして構成されている。ＳＯＨとＬ
ＯＨの余剰バイトの存在および全フレーム１２５μs で
伝送することは図１７と同様である。したがって全体と
してＳＴＳ−３信号は２７０×９＝２４３０バイトが１
２５μs で伝送され、１５５．５２Ｍｂ／ｓの速度を有
する。
【００２６】図１９は従来のポインタ処理回路の構成
図、図２０，２１は図１９の動作を説明するタイムチャ
ートである。６１１〜６１４はポインタ演算挿入部、６
２はＶＴ−Ｇ信号を分離するＶＴ−Ｇ分離部、６３はＶ
Ｔ−Ｇ信号の分離のためのクロックＡ（６．９１２ＭＨ
z ）とタイミング信号Ａ（５００μs ）を入力し分離信
号を発生する分離パルス発生部、６４はＶＴ−Ｇ信号を
多重化するＶＴ−Ｇ多重化部、６５はＶＴ−Ｇ信号の多
重化のためのタイミング信号を発生する多重化パルス発
生部である。各ポインタ演算挿入部６１１〜６１４にお
いて、７１はペイロードポインタを検出するポインタ検
出部、７２はメモリ、７３はメモリに対する書込みタイ
ミングパルス発生部、７４はメモリに対する読出しタイ
ミングパルス発生部、７５は書込み側のフレームと読出
し側のフレームとの位相差を計数する位相差カウンタ、
７６は書込みアドレスと読出しアドレスとの位相差を検
出する位相比較部、７７はポインタ値を挿入するポイン
タ挿入部である。
図、図２０，２１は図１９の動作を説明するタイムチャ
ートである。６１１〜６１４はポインタ演算挿入部、６
２はＶＴ−Ｇ信号を分離するＶＴ−Ｇ分離部、６３はＶ
Ｔ−Ｇ信号の分離のためのクロックＡ（６．９１２ＭＨ
z ）とタイミング信号Ａ（５００μs ）を入力し分離信
号を発生する分離パルス発生部、６４はＶＴ−Ｇ信号を
多重化するＶＴ−Ｇ多重化部、６５はＶＴ−Ｇ信号の多
重化のためのタイミング信号を発生する多重化パルス発
生部である。各ポインタ演算挿入部６１１〜６１４にお
いて、７１はペイロードポインタを検出するポインタ検
出部、７２はメモリ、７３はメモリに対する書込みタイ
ミングパルス発生部、７４はメモリに対する読出しタイ
ミングパルス発生部、７５は書込み側のフレームと読出
し側のフレームとの位相差を計数する位相差カウンタ、
７６は書込みアドレスと読出しアドレスとの位相差を検
出する位相比較部、７７はポインタ値を挿入するポイン
タ挿入部である。
【００２７】ＶＴ−Ｇ分離部６２はＷ方向（Waste 方
向）からのＶＴ−Ｇ信号Ａ（６．９１２Ｍｂ／ｓ）を４
本のＶＴ１．５スーパフレームａ，ｂ，ｃ，ｄに分離し
てそれぞれポインタ演算挿入部６１１〜６１４に供給す
る。上記ＶＴ−Ｇ信号Ａは図２０，２１に示す如くＶ１
群〜Ｖ４群，Ｖ１′群〜Ｖ４′群，…より構成されてお
り、上記分離作用によりＶＴ１．５スーパフレームａ…
ｄにおいては移動しないＶ５バイトの位置（Ｖ５ａ，Ｖ
５ｂ，Ｖ５ｃ，Ｖ５ｄ）；（Ｖ５ａ′，Ｖ５ｂ′，Ｖ５
ｃ′，Ｖ５ｄ′）；…が確立される。このＶＴ１．５ス
ーパフレームはタイミング信号Ｂ（５００μs ）を発生
させ、ＶＴ１．５単位でタイミングＡとタイミングＢと
の差などを基にポインタ処理を行い、フレームタイミン
グの乗せ換えを行う。ＶＴ１．５スーパフレームａｎ，
ｂｎ，ｃｎ，ｄｎは（Ｖ１ｎ，Ｖ２ｎ，Ｖ３ｎ，Ｖ４
ｎ），（Ｖ１ｎ′，Ｖ２ｎ′，Ｖ３ｎ′，Ｖ４ｎ′），
…と（Ｖ５ａ，Ｖ５ｂ，Ｖ５ｃ，Ｖ５ｄ），（Ｖ５
ａ′，Ｖ５ｂ′，Ｖ５ｃ′，Ｖ５ｄ′），…より構成さ
れており、更にＶＴ−Ｇ信号にバイトインタリーブ多重
化することにより、ＶＴ−Ｇ信号Ｂ（６．９１２Ｍｂ／
ｓ）とタイミング信号Ｂとが得られる。茲にＶＴ−Ｇ信
号Ｂは（Ｖ１ｎ群，Ｖ２ｎ群，Ｖ３ｎ群，Ｖ４ｎ群），
（Ｖ１ｎ′群，Ｖ２ｎ′群，Ｖ３ｎ′群，Ｖ４ｎ′
群），…および（Ｖ５ａ，Ｖ５ｂ，Ｖ５ｃ，Ｖ５ｄ），
（Ｖ５ａ′，Ｖ５ｂ′，Ｖ５ｃ′，Ｖ５ｄ′），…より
構成されている。したがって、ＶＴ−Ｇ信号ＡをＶＴ
１．５スーパフレームに４分離し、各ＶＴ１．５スーパ
フレームレベルで個別にポインタ処理を行う。またメモ
リに書込み／読出し動作を行うのはＶＴ１．５信号レベ
ルで行うようになっている。
向）からのＶＴ−Ｇ信号Ａ（６．９１２Ｍｂ／ｓ）を４
本のＶＴ１．５スーパフレームａ，ｂ，ｃ，ｄに分離し
てそれぞれポインタ演算挿入部６１１〜６１４に供給す
る。上記ＶＴ−Ｇ信号Ａは図２０，２１に示す如くＶ１
群〜Ｖ４群，Ｖ１′群〜Ｖ４′群，…より構成されてお
り、上記分離作用によりＶＴ１．５スーパフレームａ…
ｄにおいては移動しないＶ５バイトの位置（Ｖ５ａ，Ｖ
５ｂ，Ｖ５ｃ，Ｖ５ｄ）；（Ｖ５ａ′，Ｖ５ｂ′，Ｖ５
ｃ′，Ｖ５ｄ′）；…が確立される。このＶＴ１．５ス
ーパフレームはタイミング信号Ｂ（５００μs ）を発生
させ、ＶＴ１．５単位でタイミングＡとタイミングＢと
の差などを基にポインタ処理を行い、フレームタイミン
グの乗せ換えを行う。ＶＴ１．５スーパフレームａｎ，
ｂｎ，ｃｎ，ｄｎは（Ｖ１ｎ，Ｖ２ｎ，Ｖ３ｎ，Ｖ４
ｎ），（Ｖ１ｎ′，Ｖ２ｎ′，Ｖ３ｎ′，Ｖ４ｎ′），
…と（Ｖ５ａ，Ｖ５ｂ，Ｖ５ｃ，Ｖ５ｄ），（Ｖ５
ａ′，Ｖ５ｂ′，Ｖ５ｃ′，Ｖ５ｄ′），…より構成さ
れており、更にＶＴ−Ｇ信号にバイトインタリーブ多重
化することにより、ＶＴ−Ｇ信号Ｂ（６．９１２Ｍｂ／
ｓ）とタイミング信号Ｂとが得られる。茲にＶＴ−Ｇ信
号Ｂは（Ｖ１ｎ群，Ｖ２ｎ群，Ｖ３ｎ群，Ｖ４ｎ群），
（Ｖ１ｎ′群，Ｖ２ｎ′群，Ｖ３ｎ′群，Ｖ４ｎ′
群），…および（Ｖ５ａ，Ｖ５ｂ，Ｖ５ｃ，Ｖ５ｄ），
（Ｖ５ａ′，Ｖ５ｂ′，Ｖ５ｃ′，Ｖ５ｄ′），…より
構成されている。したがって、ＶＴ−Ｇ信号ＡをＶＴ
１．５スーパフレームに４分離し、各ＶＴ１．５スーパ
フレームレベルで個別にポインタ処理を行う。またメモ
リに書込み／読出し動作を行うのはＶＴ１．５信号レベ
ルで行うようになっている。
【００２８】図１９において各構成の動作は次の如くで
ある。分離パルス発生部６３は、Ａ信号に対する６．９
１２ＭＨz のクロックＡと、フレーム長を示す５００μ
s のタイミング信号Ａとから、分離時における各ＶＴ
１．５スーパフレームに対するタイミング信号Ａ′を発
生して、各ポインタ演算挿入部６１１〜６１４に供給す
る。ポインタ演算挿入部６１１においては、分離された
ＶＴ１．５信号の１つを、メモリ部７２に順次書き込
む。ここでメモリ部７２に書き込むデータは、ＶＴ１．
５スーパフレームの余剰ビットを除いたＶＴ１．５ペイ
ロードデータ（ＶＴ信号）であり、書き込みタイミング
パルス発生部７３は、分離パルス発生部６３から与えら
れたタイミング信号に応じて、この余剰ビットを除いた
ＶＴ１．５ペイロードデータに対する書き込みクロック
を供給する。一方、ポインタ検出部７１は、分離された
ＶＴ１．５スーパフレームにおけるポインタバイトをモ
ニタして、ポインタ値を認識する。メモリ部７２に書き
込まれたＶＴ１．５ペイロードデータは、読み出しタイ
ミングパルス発生部７４からの読み出しクロックに応じ
て読み出され、ポインタ挿入部７７において、新しいポ
インタ値を計算して新しい余剰ビット（Ｖ１〜Ｖ４）を
挿入し、ＶＴ１．５スーパフレームを形成する。このと
き、位相差カウンタ７５は、ＶＴ−Ｇ信号Ａのフレーム
位置を示すタイミングパルスＡと、基準となるフレーム
位置を示すタイミングパルスＢ′との位相差をバイト単
位で計数し、ポインタ挿入部７７は、ポインタ検出部７
１で認識したポインタ値（バイト単位）に、位相差カウ
ンタ７５で計数した位相差を示すバイト単位の値を加算
するとともに、加算結果を位相比較部７６における、書
き込みタイミングパルス発生部７３からの書き込みクロ
ックと読み出しタイミングパルス発生部７４からの読み
出しクロックとの位相差に応じて増減することによっ
て、新しいポインタ値を得て、読み出されたＶＴ１．５
信号に挿入して、ＶＴ１．５スーパフレームを形成す
る。他のポインタ演算挿入部６１２〜６１４の動作も同
様である。
ある。分離パルス発生部６３は、Ａ信号に対する６．９
１２ＭＨz のクロックＡと、フレーム長を示す５００μ
s のタイミング信号Ａとから、分離時における各ＶＴ
１．５スーパフレームに対するタイミング信号Ａ′を発
生して、各ポインタ演算挿入部６１１〜６１４に供給す
る。ポインタ演算挿入部６１１においては、分離された
ＶＴ１．５信号の１つを、メモリ部７２に順次書き込
む。ここでメモリ部７２に書き込むデータは、ＶＴ１．
５スーパフレームの余剰ビットを除いたＶＴ１．５ペイ
ロードデータ（ＶＴ信号）であり、書き込みタイミング
パルス発生部７３は、分離パルス発生部６３から与えら
れたタイミング信号に応じて、この余剰ビットを除いた
ＶＴ１．５ペイロードデータに対する書き込みクロック
を供給する。一方、ポインタ検出部７１は、分離された
ＶＴ１．５スーパフレームにおけるポインタバイトをモ
ニタして、ポインタ値を認識する。メモリ部７２に書き
込まれたＶＴ１．５ペイロードデータは、読み出しタイ
ミングパルス発生部７４からの読み出しクロックに応じ
て読み出され、ポインタ挿入部７７において、新しいポ
インタ値を計算して新しい余剰ビット（Ｖ１〜Ｖ４）を
挿入し、ＶＴ１．５スーパフレームを形成する。このと
き、位相差カウンタ７５は、ＶＴ−Ｇ信号Ａのフレーム
位置を示すタイミングパルスＡと、基準となるフレーム
位置を示すタイミングパルスＢ′との位相差をバイト単
位で計数し、ポインタ挿入部７７は、ポインタ検出部７
１で認識したポインタ値（バイト単位）に、位相差カウ
ンタ７５で計数した位相差を示すバイト単位の値を加算
するとともに、加算結果を位相比較部７６における、書
き込みタイミングパルス発生部７３からの書き込みクロ
ックと読み出しタイミングパルス発生部７４からの読み
出しクロックとの位相差に応じて増減することによっ
て、新しいポインタ値を得て、読み出されたＶＴ１．５
信号に挿入して、ＶＴ１．５スーパフレームを形成す
る。他のポインタ演算挿入部６１２〜６１４の動作も同
様である。
【００２９】各ポインタ演算挿入部６１１〜６１４から
出力されたＶＴ１．５スーパフレームは、ＶＴ−Ｇ多重
部６４において多重される。この際、多重パルス発生部
６５は、Ｅ側のＶＴ−Ｇ信号Ｂに対する６．９１２ＭＨ
z のクロックＢと、フレーム長を示す５００μs のタイ
ミングＢとから、多重時におけるタイミング信号を発生
して、各ポインタ演算挿入部６１１〜６１４に供給す
る。したがって内部フレームタイミングに乗せ換えが完
了したＶＴ−Ｇ信号として扱える。
出力されたＶＴ１．５スーパフレームは、ＶＴ−Ｇ多重
部６４において多重される。この際、多重パルス発生部
６５は、Ｅ側のＶＴ−Ｇ信号Ｂに対する６．９１２ＭＨ
z のクロックＢと、フレーム長を示す５００μs のタイ
ミングＢとから、多重時におけるタイミング信号を発生
して、各ポインタ演算挿入部６１１〜６１４に供給す
る。したがって内部フレームタイミングに乗せ換えが完
了したＶＴ−Ｇ信号として扱える。
【００３０】
【発明が解決しようとする課題】ポインタ処理を実行す
る回路は、そのペイロードの数だけ必要となるので、多
数のペイロードを多重変換する場合や、受信したペイロ
ード群と、新たに挿入するペイロードとを合わせて再割
り当てするような伝送装置の場合には、ポインタ処理回
路が多数必要となり、そのため回路規模が増大すること
が避けられないという問題がある。さらに同期網に適用
する伝送装置であっても、実際には、ワンダやジッタ等
の揺らぎが存在するため、単純なペイロードポインタ値
の加算，減算の処理では、ペイロードポインタの処理を
行って多重装置や再配置装置を実現することは困難であ
るという問題がある。
る回路は、そのペイロードの数だけ必要となるので、多
数のペイロードを多重変換する場合や、受信したペイロ
ード群と、新たに挿入するペイロードとを合わせて再割
り当てするような伝送装置の場合には、ポインタ処理回
路が多数必要となり、そのため回路規模が増大すること
が避けられないという問題がある。さらに同期網に適用
する伝送装置であっても、実際には、ワンダやジッタ等
の揺らぎが存在するため、単純なペイロードポインタ値
の加算，減算の処理では、ペイロードポインタの処理を
行って多重装置や再配置装置を実現することは困難であ
るという問題がある。
【００３１】本発明はこのような従来技術の課題を解決
しようとするものであって、ポインタ処理をペイロード
単位に行うのでなく、複数のペイロードをまとめて適当
なグループ単位で実行することによって、ポインタ処理
回路に必須のワンダやジッタ等の周波数の揺らぎの影響
を避けるためのメモリ部を共通化するとともに、分離部
が不要になるので、多重変換部を簡略化することがで
き、従ってポインタ処理回路の回路規模を縮小すること
が可能な、同期ペイロードポインタ処理方式を提供する
ことを目的としている。
しようとするものであって、ポインタ処理をペイロード
単位に行うのでなく、複数のペイロードをまとめて適当
なグループ単位で実行することによって、ポインタ処理
回路に必須のワンダやジッタ等の周波数の揺らぎの影響
を避けるためのメモリ部を共通化するとともに、分離部
が不要になるので、多重変換部を簡略化することがで
き、従ってポインタ処理回路の回路規模を縮小すること
が可能な、同期ペイロードポインタ処理方式を提供する
ことを目的としている。
【００３２】
【課題を解決するための手段】本発明は、ＳＯＮＥＴや
ＣＣＩＴＴで技術勧告されている情報を同期ペイロード
エンベロープを伝送単位として送受する同期光伝送装置
において、受信信号に対して、同期ペイロードエンベロ
ープを処理する最小レベルまで分離せしめて複数本多重
した情報（例えばＶＴ−Ｇ信号）で各同期ペイロードエ
ンベロープにおける余剰バイトを抽出してこの余剰バイ
トに含まれるポインタ値から各同期ペイロードエンベロ
ープの先頭位置を認識するポインタ検出部と、各同期ペ
イロードエンベロープを書き込みクロックに応じて書き
込み／読み出しクロックに応じて読み出すメモリ部と、
受信信号のフレームタイミングと基準フレームタイミン
グとの位相差を計数する位相差カウンタと、ポインタ検
出部で認識された受信信号の同期ペイロードエンベロー
プの先頭位置と位相差カウンタで計数した位相差とを加
算した結果に応じてメモリ部から読み出された複数本の
同期ペイロードエンベロープに対して基準フレームと同
位相になるようなポインタ値を持つ新たな余剰バイトを
挿入して同期ペイロードエンベロープ信号を形成するポ
インタ挿入部とを備えたことを特徴とするものである。
ＣＣＩＴＴで技術勧告されている情報を同期ペイロード
エンベロープを伝送単位として送受する同期光伝送装置
において、受信信号に対して、同期ペイロードエンベロ
ープを処理する最小レベルまで分離せしめて複数本多重
した情報（例えばＶＴ−Ｇ信号）で各同期ペイロードエ
ンベロープにおける余剰バイトを抽出してこの余剰バイ
トに含まれるポインタ値から各同期ペイロードエンベロ
ープの先頭位置を認識するポインタ検出部と、各同期ペ
イロードエンベロープを書き込みクロックに応じて書き
込み／読み出しクロックに応じて読み出すメモリ部と、
受信信号のフレームタイミングと基準フレームタイミン
グとの位相差を計数する位相差カウンタと、ポインタ検
出部で認識された受信信号の同期ペイロードエンベロー
プの先頭位置と位相差カウンタで計数した位相差とを加
算した結果に応じてメモリ部から読み出された複数本の
同期ペイロードエンベロープに対して基準フレームと同
位相になるようなポインタ値を持つ新たな余剰バイトを
挿入して同期ペイロードエンベロープ信号を形成するポ
インタ挿入部とを備えたことを特徴とするものである。
【００３３】
【作用】図１は本発明の原理的構成を示したものであ
る。本発明は、情報を同期ペイロードエンベロープを伝
送単位として網同期のとれたネットワークを介して送受
する同期光伝送装置において、ポインタ検出部１を設け
て、受信信号に対して、同期ペイロードエンベロープを
複数本多重化した状態で各同期ペイロードエンベロープ
における余剰バイトを抽出して、この余剰バイトに含ま
れるポインタ値から各同期ペイロードエンベロープの先
頭位置を認識する。そして、メモリ部２に、各同期ペイ
ロードエンベロープを書き込みクロックに応じて書き込
み、読み出しクロックに応じて読み出す。さらに、位相
差カウンタ５を設けて、受信信号のフレームタイミング
と基準フレームタイミングとの位相差を計数し、ポイン
タ挿入部７を設けて、ポインタ検出部１で認識された受
信信号の同期ペイロードエンベロープの先頭位置と、位
相差カウンタ５で計数した位相差とを加算した結果に応
じて、メモリ部２から読み出された多重化されたままの
複数本の同期ペイロードエンベロープに対して、これら
が基準フレームと同位相になるようなポインタ値を持
つ、新たな余剰バイトを挿入して新たな同期ペイロード
エンベロープを形成する。
る。本発明は、情報を同期ペイロードエンベロープを伝
送単位として網同期のとれたネットワークを介して送受
する同期光伝送装置において、ポインタ検出部１を設け
て、受信信号に対して、同期ペイロードエンベロープを
複数本多重化した状態で各同期ペイロードエンベロープ
における余剰バイトを抽出して、この余剰バイトに含ま
れるポインタ値から各同期ペイロードエンベロープの先
頭位置を認識する。そして、メモリ部２に、各同期ペイ
ロードエンベロープを書き込みクロックに応じて書き込
み、読み出しクロックに応じて読み出す。さらに、位相
差カウンタ５を設けて、受信信号のフレームタイミング
と基準フレームタイミングとの位相差を計数し、ポイン
タ挿入部７を設けて、ポインタ検出部１で認識された受
信信号の同期ペイロードエンベロープの先頭位置と、位
相差カウンタ５で計数した位相差とを加算した結果に応
じて、メモリ部２から読み出された多重化されたままの
複数本の同期ペイロードエンベロープに対して、これら
が基準フレームと同位相になるようなポインタ値を持
つ、新たな余剰バイトを挿入して新たな同期ペイロード
エンベロープを形成する。
【００３４】したがって本発明によれば、ポインタ処理
をペイロード単位に行うのでなく、複数のペイロードを
まとめて適当なグループ単位で実行するようにしたの
で、ポインタ処理回路のワンダやジッタ等の周波数の揺
らぎの影響を避けるためのメモリ部を共通化するととも
に、分離部が不要になるので、多重変換部を簡略化する
ことができ、従ってポインタ処理回路の回路規模を縮小
することが可能となる。
をペイロード単位に行うのでなく、複数のペイロードを
まとめて適当なグループ単位で実行するようにしたの
で、ポインタ処理回路のワンダやジッタ等の周波数の揺
らぎの影響を避けるためのメモリ部を共通化するととも
に、分離部が不要になるので、多重変換部を簡略化する
ことができ、従ってポインタ処理回路の回路規模を縮小
することが可能となる。
【００３５】
【実施例】図２は、本発明の一実施例のポインタ処理回
路の構成を示したものであって、図中１はＶＴ−Ｇ信号
におけるポインタバイトをモニタして、ポインタ値を認
識するポインタ検出部（ＰＴＲ−ＤＥＴ）、２はＶＴ−
Ｇ信号を構成する４つのＶＴ１．５スーパフレームにお
ける余剰ビットを除いたＶＴペイロードデータ（ＶＴ信
号）を書き込み、読み出すメモリ部（ＭＥＭ−Ｓ）、３
はＭＥＭ−Ｓ２に対するＶＴ１．５ペイロードデータ×
４の書き込みクロックを発生する書き込みタイミングパ
ルス発生部（ＰＧ−ＷＴ）、４はＭＥＭ−Ｓ２に書き込
まれたＶＴ１．５ペイロードデータ×４の読み出しクロ
ックを発生する読み出しタイミングパルス発生部（ＰＧ
−ＲＤ）、５は書き込み側のフレームと読み出し側のフ
レームとの位相差を計数する位相差カウンタ（ＤＩＦ−
ＣＮＴＲ）、６は書き込みアドレスと読み出しアドレス
との位相差を検出する位相比較部（ＰＣ）、７はポイン
タ値を挿入するポインタ挿入部である。
路の構成を示したものであって、図中１はＶＴ−Ｇ信号
におけるポインタバイトをモニタして、ポインタ値を認
識するポインタ検出部（ＰＴＲ−ＤＥＴ）、２はＶＴ−
Ｇ信号を構成する４つのＶＴ１．５スーパフレームにお
ける余剰ビットを除いたＶＴペイロードデータ（ＶＴ信
号）を書き込み、読み出すメモリ部（ＭＥＭ−Ｓ）、３
はＭＥＭ−Ｓ２に対するＶＴ１．５ペイロードデータ×
４の書き込みクロックを発生する書き込みタイミングパ
ルス発生部（ＰＧ−ＷＴ）、４はＭＥＭ−Ｓ２に書き込
まれたＶＴ１．５ペイロードデータ×４の読み出しクロ
ックを発生する読み出しタイミングパルス発生部（ＰＧ
−ＲＤ）、５は書き込み側のフレームと読み出し側のフ
レームとの位相差を計数する位相差カウンタ（ＤＩＦ−
ＣＮＴＲ）、６は書き込みアドレスと読み出しアドレス
との位相差を検出する位相比較部（ＰＣ）、７はポイン
タ値を挿入するポインタ挿入部である。
【００３６】図２の実施例においては、ＶＴ１．５ペイ
ロード（ＶＴ１．５信号）まで分離することなく、ＶＴ
１．５信号を４多重したＶＴ−Ｇレベルで、まとめてポ
インタ処理を行う。
ロード（ＶＴ１．５信号）まで分離することなく、ＶＴ
１．５信号を４多重したＶＴ−Ｇレベルで、まとめてポ
インタ処理を行う。
【００３７】Ｗ方向から受信したＳＴＳ−３信号を、図
１２において説明した多重変換手順の逆変換を順次行う
ことによって、ＶＴ−Ｇレベルまで分離した信号がＡか
ら入力される（ＶＴ−Ｇ信号Ａ）。ここで、ＶＴ−Ｇレ
ベルの信号は、ＶＴ１．５信号を４本束ねた状態で存在
し、後段での多重変換処理を行いやすいように、ＶＴ
１．５信号のペイロードの先頭位置は一致している（図
１４参照）。従って、ＶＴ−Ｇレベルの信号の中にある
個々のＶＴ１．５信号の時間的位置（タイムスロット）
は固定であり、ＶＴ１．５信号の中に周期的に現れるペ
イロードポインタ値を示す余剰バイトであるポインタバ
イトをＶＴ−Ｇレベル信号で抽出し、認識することは容
易である。
１２において説明した多重変換手順の逆変換を順次行う
ことによって、ＶＴ−Ｇレベルまで分離した信号がＡか
ら入力される（ＶＴ−Ｇ信号Ａ）。ここで、ＶＴ−Ｇレ
ベルの信号は、ＶＴ１．５信号を４本束ねた状態で存在
し、後段での多重変換処理を行いやすいように、ＶＴ
１．５信号のペイロードの先頭位置は一致している（図
１４参照）。従って、ＶＴ−Ｇレベルの信号の中にある
個々のＶＴ１．５信号の時間的位置（タイムスロット）
は固定であり、ＶＴ１．５信号の中に周期的に現れるペ
イロードポインタ値を示す余剰バイトであるポインタバ
イトをＶＴ−Ｇレベル信号で抽出し、認識することは容
易である。
【００３８】まず、ＰＴＲ−ＤＥＴ１において、ＶＴ−
Ｇレベル信号Ａを分離することなくそのままで、ポイン
タバイトをモニタして、ポインタ値を認識する。
Ｇレベル信号Ａを分離することなくそのままで、ポイン
タバイトをモニタして、ポインタ値を認識する。
【００３９】ＶＴ−Ｇ信号Ａを、ＰＧ−ＷＴ３において
クロックＡから作成したタイミング信号によって、ＭＥ
Ｍ−Ｓ２に順次書き込みを行う。ＭＥＭ−Ｓ２に書き込
むデータは、ＶＴ１．５信号における余剰ビットを除い
たＶＴ１．５ペイロード×４のみのデータであり、ＰＧ
−ＷＴ３は、この余剰ビットを除いたデータに対応する
書き込みクロックを作成する。
クロックＡから作成したタイミング信号によって、ＭＥ
Ｍ−Ｓ２に順次書き込みを行う。ＭＥＭ−Ｓ２に書き込
むデータは、ＶＴ１．５信号における余剰ビットを除い
たＶＴ１．５ペイロード×４のみのデータであり、ＰＧ
−ＷＴ３は、この余剰ビットを除いたデータに対応する
書き込みクロックを作成する。
【００４０】一方、ＭＥＭ−Ｓ２に書き込まれたＶＴ
１．５ペイロード×４のデータの読み出しも、ＰＧ−Ｒ
Ｄ４においてクロックＢから作成したタイミング信号に
よって行われる。ＰＧ−ＲＤ４は、クロックＢに同期し
て、余剰ビット位置を考慮した、基準フレームに構成し
やすいような読み出しタイミングを与えるように、読み
出しクロックを作成する。したがって、ＭＥＭ−Ｓ２に
よって、ＶＴ−ＧデータＡをクロックＢに乗り換えるこ
とができ、ＭＥＭ−Ｓ２から読み出したデータに対する
以後の処理は、すべてクロックＢによって行うことがで
きる。
１．５ペイロード×４のデータの読み出しも、ＰＧ−Ｒ
Ｄ４においてクロックＢから作成したタイミング信号に
よって行われる。ＰＧ−ＲＤ４は、クロックＢに同期し
て、余剰ビット位置を考慮した、基準フレームに構成し
やすいような読み出しタイミングを与えるように、読み
出しクロックを作成する。したがって、ＭＥＭ−Ｓ２に
よって、ＶＴ−ＧデータＡをクロックＢに乗り換えるこ
とができ、ＭＥＭ−Ｓ２から読み出したデータに対する
以後の処理は、すべてクロックＢによって行うことがで
きる。
【００４１】また、ＶＴ−Ｇ信号Ａのフレーム位置を示
すタイミングパルスＡを、ＤＩＦ−ＣＮＴＲ５に入力し
て、基準となるフレーム位置を示すタイミングパルスＢ
との位置を比較して、基準フレーム位置との位相差をバ
イト単位で計数する。
すタイミングパルスＡを、ＤＩＦ−ＣＮＴＲ５に入力し
て、基準となるフレーム位置を示すタイミングパルスＢ
との位置を比較して、基準フレーム位置との位相差をバ
イト単位で計数する。
【００４２】ＰＴＲ−ＩＮＳ７は、ＰＴＲ−ＤＥＴ１で
モニタしたポインタ値（バイト単位）に、ＤＩＦ−ＣＮ
ＴＲ５で計数したバイト単位の位相差を示す値を加算す
ることによって、新しいポインタ値（バイト単位）を計
算して、ＭＥＭ−Ｓ２から読み出したデータ余剰バイト
として挿入する。
モニタしたポインタ値（バイト単位）に、ＤＩＦ−ＣＮ
ＴＲ５で計数したバイト単位の位相差を示す値を加算す
ることによって、新しいポインタ値（バイト単位）を計
算して、ＭＥＭ−Ｓ２から読み出したデータ余剰バイト
として挿入する。
【００４３】一方、ペイロードポインタは、ＶＴ１．５
単位の周波数調整を可能にしているので、それぞれのポ
インタ値は固定ではなく、ダイナミックに変化してい
る。そこで、ＶＴ１．５単位で、あるルールに従ってダ
イナミックに処理する必要があり、ＶＴ１．５単位のポ
インタ値の変化をリニアにＷ方向からＥ方向に伝達する
必要がある。ＰＴＲ−ＩＮＳ７では、ＶＴ−Ｇデータ内
のＶＴ１．５信号のポインタ値×４の変化を、ＰＴＲ−
ＤＥＴ１でＶＴ１．５単位で独立に検出し、その変化を
考慮したポインタ値を新たなポインタ値とするように、
計算を行う。この際、受信した信号から作成されたクロ
ックＡと、送信する信号のクロックＢとの周波数差は、
ＰＣ６で位相比較を行って、ＶＴ１．５信号×４をまと
めてＶＴ−Ｇ単位で、ポインタ値を変化更新することに
よって、吸収することが可能である。なお同期網の場合
は、この位相差は最小限に抑えられている。
単位の周波数調整を可能にしているので、それぞれのポ
インタ値は固定ではなく、ダイナミックに変化してい
る。そこで、ＶＴ１．５単位で、あるルールに従ってダ
イナミックに処理する必要があり、ＶＴ１．５単位のポ
インタ値の変化をリニアにＷ方向からＥ方向に伝達する
必要がある。ＰＴＲ−ＩＮＳ７では、ＶＴ−Ｇデータ内
のＶＴ１．５信号のポインタ値×４の変化を、ＰＴＲ−
ＤＥＴ１でＶＴ１．５単位で独立に検出し、その変化を
考慮したポインタ値を新たなポインタ値とするように、
計算を行う。この際、受信した信号から作成されたクロ
ックＡと、送信する信号のクロックＢとの周波数差は、
ＰＣ６で位相比較を行って、ＶＴ１．５信号×４をまと
めてＶＴ−Ｇ単位で、ポインタ値を変化更新することに
よって、吸収することが可能である。なお同期網の場合
は、この位相差は最小限に抑えられている。
【００４４】図３と図４は図２の本発明のポインタ処理
方式の実施例の動作を示すタイムチャートである。先づ
処理前のＶＴ−Ｇ信号ＡからタイミングＡとクロックＡ
によって４本束ねられたまゝでＶ１〜Ｖ４バイトを抽出
して、それぞれのポインタ値Ｖ１ａ〜Ｖ４ｄを得る（４
本分ある）。ＶＴ−Ｇ信号ＡからＶ１ａ〜Ｖ４ｄバイト
（余剰バイト）を除いたＶＴ１．５信号４本分（ａｂｃ
ｄ，ａ′ｂ′ｃ′ｄ′，ａ″ｂ″ｃ″ｄ″，ａ″′…）
を束ねられたまゝでクロックＡに同期してメモリに書き
込む。一方タイミングＢ，クロックＢもポインタ処理部
に入力されており、タイミングＡとＢの位相差と抽出し
たポインタ値（Ｖ１ａ〜Ｖ１ｄ）〜（Ｖ４ａ〜Ｖ４ｄ）
から新しいポインタ値（Ｖ１ａ′〜Ｖ１ｄ′）〜（Ｖ４
ａ′〜Ｖ４ｄ′）を得る。又タイミングＢとクロックＢ
に同期したＶＴ−Ｇ信号Ｂを構成する時、先の新ポイン
タ値等の余剰バイトを挿入するタイミング（Ｖ１ａ′〜
Ｖ４ｄ′）位置を読み出さないように制御されたクロッ
クにてメモリ内のＶＴ１．５信号（４本分）を（ａ〜
ｄ″′）の如く読出す。したがって新ポインタ値を挿入
するタイミングではＶＴ１．５信号は読み出されずに新
ポインタ値（Ｖ１ａ′〜Ｖ１ｄ′）が挿入できる。その
後先のクロックによりＶＴ１．５信号を再び読み出す
（ｅ″′〜ｊ″′）。このようなプロセスを繰返すこと
により本発明のポインタ処理方式が継続する。尚メモリ
を読み出し／書き込みするクロックは通常同期している
のでＶＴ１．５信号の欠落はしないようになっている。
方式の実施例の動作を示すタイムチャートである。先づ
処理前のＶＴ−Ｇ信号ＡからタイミングＡとクロックＡ
によって４本束ねられたまゝでＶ１〜Ｖ４バイトを抽出
して、それぞれのポインタ値Ｖ１ａ〜Ｖ４ｄを得る（４
本分ある）。ＶＴ−Ｇ信号ＡからＶ１ａ〜Ｖ４ｄバイト
（余剰バイト）を除いたＶＴ１．５信号４本分（ａｂｃ
ｄ，ａ′ｂ′ｃ′ｄ′，ａ″ｂ″ｃ″ｄ″，ａ″′…）
を束ねられたまゝでクロックＡに同期してメモリに書き
込む。一方タイミングＢ，クロックＢもポインタ処理部
に入力されており、タイミングＡとＢの位相差と抽出し
たポインタ値（Ｖ１ａ〜Ｖ１ｄ）〜（Ｖ４ａ〜Ｖ４ｄ）
から新しいポインタ値（Ｖ１ａ′〜Ｖ１ｄ′）〜（Ｖ４
ａ′〜Ｖ４ｄ′）を得る。又タイミングＢとクロックＢ
に同期したＶＴ−Ｇ信号Ｂを構成する時、先の新ポイン
タ値等の余剰バイトを挿入するタイミング（Ｖ１ａ′〜
Ｖ４ｄ′）位置を読み出さないように制御されたクロッ
クにてメモリ内のＶＴ１．５信号（４本分）を（ａ〜
ｄ″′）の如く読出す。したがって新ポインタ値を挿入
するタイミングではＶＴ１．５信号は読み出されずに新
ポインタ値（Ｖ１ａ′〜Ｖ１ｄ′）が挿入できる。その
後先のクロックによりＶＴ１．５信号を再び読み出す
（ｅ″′〜ｊ″′）。このようなプロセスを繰返すこと
により本発明のポインタ処理方式が継続する。尚メモリ
を読み出し／書き込みするクロックは通常同期している
のでＶＴ１．５信号の欠落はしないようになっている。
【００４５】本発明の同期ペイロードポインタ処理方式
は、中間レベルでポインタ処理を行うものであり、上述
の実施例で説明したＶＴ１．５信号に対するポインタ処
理をＶＴ−Ｇレベルで行う方式をさらに拡張して、他の
信号レベルに適用することもできる。例えば、ＳＴＳ−
Ｎ信号内のＳＴＳ−１信号のポインタ処理を、ＳＴＳ−
１信号のレベルで実行すれば、Ｎ個以上のポインタ処理
回路が必要となるが、分離せずにＳＴＳ−Ｎレベルのま
まで実施すれば、ポインタ処理回路は１個だけで済むこ
とになる。さらに、ＳＴＳ−Ｎ信号よりさらに上位の多
重化信号の段階で同様なポインタ処理を行うことも可能
であり、またこれらとは異なる多重化システムにおける
各多重化信号の段階で実施することもできる。
は、中間レベルでポインタ処理を行うものであり、上述
の実施例で説明したＶＴ１．５信号に対するポインタ処
理をＶＴ−Ｇレベルで行う方式をさらに拡張して、他の
信号レベルに適用することもできる。例えば、ＳＴＳ−
Ｎ信号内のＳＴＳ−１信号のポインタ処理を、ＳＴＳ−
１信号のレベルで実行すれば、Ｎ個以上のポインタ処理
回路が必要となるが、分離せずにＳＴＳ−Ｎレベルのま
まで実施すれば、ポインタ処理回路は１個だけで済むこ
とになる。さらに、ＳＴＳ−Ｎ信号よりさらに上位の多
重化信号の段階で同様なポインタ処理を行うことも可能
であり、またこれらとは異なる多重化システムにおける
各多重化信号の段階で実施することもできる。
【００４６】また、ペイロードポインタの処理を上位の
レベルで実現する方式をとることにより、連鎖的ペイロ
ードポインタ処理に対しても、容易に対処できることが
理解できよう。ＣＣＩＴＴ，ＳＯＮＥＴ等で勧告されて
いる連鎖的ペイロードポインタとは、複数本のペイロー
ドを合わせて１つのペイロードとして扱えるように、複
数本のペイロードを連鎖的につないだ構成として、ペイ
ロードポインタも連鎖ペイロードポインタとして、１つ
のものとして処理する方式であるが、本発明によれば、
もともとポインタ処理回路は複数本集まった状態で処理
しているため、容易に実現できる。
レベルで実現する方式をとることにより、連鎖的ペイロ
ードポインタ処理に対しても、容易に対処できることが
理解できよう。ＣＣＩＴＴ，ＳＯＮＥＴ等で勧告されて
いる連鎖的ペイロードポインタとは、複数本のペイロー
ドを合わせて１つのペイロードとして扱えるように、複
数本のペイロードを連鎖的につないだ構成として、ペイ
ロードポインタも連鎖ペイロードポインタとして、１つ
のものとして処理する方式であるが、本発明によれば、
もともとポインタ処理回路は複数本集まった状態で処理
しているため、容易に実現できる。
【００４７】本発明の方式と従来方式の場合とを比較し
て示せば、図１２において、従来方式における信号を再
配置するレベルは、（１）に示すＶＴ１．５−ＳＰＥの
出力における（Ａ）の位置、または（２）に示すＳＴＳ
−ＳＰＥの出力における（Ｄ）の位置であったが、本発
明の方式では、（３）に示すＰＴＲ４１の出力（Ｂ）、
または（４）に示すＰＴＲ４２の出力（Ｅ）であり、い
ずれの場合も、複数の信号について、まとめてグループ
単位でポインタ処理を実行することによって、ポインタ
処理回路の数を少なくし、回路規模を縮小することがで
きる。
て示せば、図１２において、従来方式における信号を再
配置するレベルは、（１）に示すＶＴ１．５−ＳＰＥの
出力における（Ａ）の位置、または（２）に示すＳＴＳ
−ＳＰＥの出力における（Ｄ）の位置であったが、本発
明の方式では、（３）に示すＰＴＲ４１の出力（Ｂ）、
または（４）に示すＰＴＲ４２の出力（Ｅ）であり、い
ずれの場合も、複数の信号について、まとめてグループ
単位でポインタ処理を実行することによって、ポインタ
処理回路の数を少なくし、回路規模を縮小することがで
きる。
【００４８】
【発明の効果】以上説明したように本発明によれば、同
期ペイロードエンベロープに付随するペイロードポイン
タの処理回路において、ペイロードの多重化の段階にお
いて複数の信号について、まとめてグループ単位でポイ
ンタ処理を実行するようにしたので、ポインタ処理回路
の数を少なくし、回路規模を縮小することができるよう
になる。
期ペイロードエンベロープに付随するペイロードポイン
タの処理回路において、ペイロードの多重化の段階にお
いて複数の信号について、まとめてグループ単位でポイ
ンタ処理を実行するようにしたので、ポインタ処理回路
の数を少なくし、回路規模を縮小することができるよう
になる。
【図１】本発明の原理的構成を示す図である。
【図２】本発明の一実施例としてのポインタ処理回路の
構成図である。
構成図である。
【図３】図２の本発明のポインタ処理回路の動作を示す
タイムチャートである（その１）。
タイムチャートである（その１）。
【図４】図２のポインタ処理方式を表わすタイムチャー
トである（その２）。
トである（その２）。
【図５】ＶＴペイロードエンベロープのマッピングの説
明図である。
明図である。
【図６】複数のフレームタイミングを内部フレームタイ
ミングに合わせるポインタ処理の説明図である。
ミングに合わせるポインタ処理の説明図である。
【図７】ポインタ処理によるフレームタイミングの乗せ
換えの説明図である。
換えの説明図である。
【図８】ペイロードの再配置を行うＳＯＮＥＴ光伝送装
置システムの概略構成図である。
置システムの概略構成図である。
【図９】図８におけるＳＯＮＥＴ光伝送装置の第１の同
期光信号終端装置ＬＴＥ−１の概略構成図である。
期光信号終端装置ＬＴＥ−１の概略構成図である。
【図１０】図８におけるＳＯＮＥＴ光伝送装置の第２の
同期光信号終端装置ＬＴＥ−２の概略構成図である。
同期光信号終端装置ＬＴＥ−２の概略構成図である。
【図１１】図８におけるＳＯＮＥＴ光伝送装置の同期光
信号再配置装置ＡＤＭの概略構成図である。
信号再配置装置ＡＤＭの概略構成図である。
【図１２】ＳＯＮＥＴ光伝送装置の多重変換手順を説明
する機能ブロック図である。
する機能ブロック図である。
【図１３】図１２におけるＶＴ１．５信号のフレーム構
成図である。
成図である。
【図１４】図１２におけるＶＴ１．５スーパフレームの
構成図である。
構成図である。
【図１５】図１２におけるＶＴ−Ｇ信号のシリアル・バ
イトインタリーブされた状態での構成を示す図である。
イトインタリーブされた状態での構成を示す図である。
【図１６】図１２におけるＳＴＳ−ＳＰＥのフレーム構
成を示す図である。
成を示す図である。
【図１７】図１２におけるＳＴＳ−１の動作とフレーム
構成を示す図である。
構成を示す図である。
【図１８】図１２におけるＳＴＳ−３信号のフレーム構
成を示す図である。
成を示す図である。
【図１９】従来のポインタ回路の概略構成図である。
【図２０】図１９のポインタ回路を説明するタイムチャ
ートである（その１）。
ートである（その１）。
【図２１】図１９のポインタ回路を説明するタイムチャ
ートである（その２）。
ートである（その２）。
１…ポインタ検出部 ２…メモリ部 ３…書込みタイミングパルス発生部 ４…読出しタイミングパルス発生部 ５…位相差カウンタ ６…位相比較部 ７…ポインタ挿入部
Claims (3)
- 【請求項１】 ＳＯＮＥＴやＣＣＩＴＴで技術勧告され
ている、同期ペイロードエンベロープを伝送単位として
情報を送受する同期光伝送装置における同期ペイロード
ポインタ処理方式であって、該処理方式は：受信信号に
対して同期ペイロードエンベロープを複数本多重化した
ＶＴ−Ｇ信号の状態で各同期ペイロードエンベロープに
おける余剰バイトを抽出して該余剰バイトに含まれるポ
インタ値から該各同期ペイロードエンベロープの先頭位
置を認識するポインタ検出部と；該各同期ペイロードエ
ンベロープを書込みクロックに応じて書込み・読出しク
ロックに応じて読出すメモリと；受信信号のフレームタ
イミングと基準フレームタイミングとの位相差を計数す
る位相差カウンタと；前記ポインタ検出部で認識された
受信信号の同期ペイロードエンベロープの先頭位置と前
記位相差カウンタで計数した位相差とを加算した結果に
応じて前記メモリ部から読出された複数本の同期ペイロ
ードエンベロープに対して基準フレームと同位相になる
ようなポインタ値を持つ新たな余剰バイトを挿入してＶ
Ｔ−Ｇ信号等を形成するポインタ検出部；とを備えた同
期ペイロードポインタ処理回路を具備することを特徴と
する同期ペイロードポインタ処理方式。 - 【請求項２】 前記メモリ部に対する書き込みクロック
と読出しクロックの位相差を検出する位相比較部を設
け、両クロックの位相差に応じて前記ポインタ挿入部に
おいて挿入する余剰ビットにおけるポインタ値を変更す
ることを特徴とする、請求項１記載の同期ペイロードポ
インタ処理方式。 - 【請求項３】 前記ＶＴ−Ｇ信号を複数本多重化した
（ＳＴＳ−Ｎ）信号の段階または更に上位の多重化信号
の段階でポインタ検出が行われるポインタ検出部を具備
することを特徴とする、請求項１記載の同期ペイロード
ポインタ処理方式。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4145988A JPH05183530A (ja) | 1991-06-06 | 1992-06-05 | 同期ペイロードポインタ処理方式 |
| US08/283,657 US5471476A (en) | 1991-06-05 | 1994-08-01 | Synchronous payload pointer processing system in digital data transmission network |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3-135119 | 1991-06-06 | ||
| JP13511991 | 1991-06-06 | ||
| JP4145988A JPH05183530A (ja) | 1991-06-06 | 1992-06-05 | 同期ペイロードポインタ処理方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05183530A true JPH05183530A (ja) | 1993-07-23 |
Family
ID=26469056
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4145988A Withdrawn JPH05183530A (ja) | 1991-06-05 | 1992-06-05 | 同期ペイロードポインタ処理方式 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5471476A (ja) |
| JP (1) | JPH05183530A (ja) |
Families Citing this family (22)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2502263B2 (ja) * | 1993-06-18 | 1996-05-29 | 日本電気株式会社 | エラ―検出方式 |
| US5623357A (en) * | 1993-08-18 | 1997-04-22 | Grc International, Inc. | Method and apparatus for the monitoring and demarcation of synchronous digital hierarchy networks |
| FR2711435B1 (fr) * | 1993-10-20 | 1995-12-29 | Cit Alcatel | Dispositif pour justifier à intervalles réguliers un train numérique. |
| ATE244965T1 (de) * | 1994-02-25 | 2003-07-15 | Koninkl Philips Electronics Nv | Verfahren und anordnung zur datenpaketübertragung |
| US5535219A (en) * | 1995-06-14 | 1996-07-09 | National Semiconductor Corp. | Sonet/SDH pointer calculation circuit |
| US5917815A (en) * | 1995-12-29 | 1999-06-29 | Lucent Technologies Inc. | Method and apparatus for converting synchronous narrowband signals into a SONET virtual tributary group for combining with broadband asynchronous transfer mode signals in an integrated telecommunications network |
| US6876624B1 (en) * | 1996-01-30 | 2005-04-05 | Hitachi, Ltd. | Multiplex conversion unit |
| JP3859268B2 (ja) * | 1996-07-11 | 2006-12-20 | 富士通株式会社 | Ｓｄｈ伝送方式におけるポインタ処理装置 |
| US6912201B1 (en) | 1996-07-12 | 2005-06-28 | Fujitsu Limited | Pointer processing apparatus, POH terminating process apparatus, method of POH terminating process and pointer/POH terminating process apparatus in SDH transmission system |
| US7301953B1 (en) | 1996-10-22 | 2007-11-27 | Sprint Communications Company L.P. | Method and system for transporting a secondary communication signal with a primary communication signal |
| US7643500B1 (en) | 1996-10-22 | 2010-01-05 | Sprint Communications Company L.P. | Overhead replication for SONET signals |
| JP3425046B2 (ja) | 1996-11-29 | 2003-07-07 | 富士通株式会社 | 受信ポインタ処理装置 |
| US6014708A (en) * | 1998-02-19 | 2000-01-11 | Alcatel | Adaptor and method for mapping a fast ethernet payload input signal to a synchronous payload envelope, as well as a clock selector for use therewith |
| JP2000031948A (ja) * | 1998-07-13 | 2000-01-28 | Fujitsu Ltd | クロック乗り換え装置 |
| US6751219B1 (en) | 2000-04-20 | 2004-06-15 | Aztech Partners, Inc. | Multicast packet duplication at random node or at egress port with frame synchronization |
| US6751238B1 (en) | 2000-04-20 | 2004-06-15 | Aztech Partners, Inc. | Phase re-alignment of SONET/SDH network switch without pointer manipulation |
| JP4685326B2 (ja) * | 2000-06-14 | 2011-05-18 | ビテッセ セミコンダクター コーポレイション | トランスペアレントなトランスポート・オーバヘッドのマッピング |
| US6973041B1 (en) * | 2000-06-15 | 2005-12-06 | Cisco Technology, Inc. | Path AIS insertion for concatenated payloads across multiple processors |
| WO2002017580A1 (en) * | 2000-08-23 | 2002-02-28 | Geyser Networks, Inc. | Dual switch architecture for mixed packet and circuit transports over sonet and sdh and dwdm |
| US6738395B1 (en) * | 2000-09-15 | 2004-05-18 | Nortel Networks Limited | Pointer processing and path BIP-8 computation for large concatenated payloads |
| US7447239B2 (en) * | 2002-09-19 | 2008-11-04 | Nortel Networks Limited | Transmission path monitoring |
| US7924938B2 (en) | 2007-09-24 | 2011-04-12 | Wally Haas | Context-sensitive overhead processor |
Family Cites Families (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5142529A (en) * | 1988-12-09 | 1992-08-25 | Transwitch Corporation | Method and means for transferring a data payload from a first SONET signal to a SONET signal of different frequency |
| JPH02193430A (ja) * | 1989-01-23 | 1990-07-31 | Fujitsu Ltd | 周波数網同期方式 |
| CA1326719C (en) * | 1989-05-30 | 1994-02-01 | Telecommunications Research Laboratories | Ds3 to 28 vt1.5 sonet interface circuit |
| US5113395A (en) * | 1989-09-14 | 1992-05-12 | Nec Corporation | Frame phase aligning system using a buffer memory with a reduced capacity |
| JPH03230651A (ja) * | 1990-02-05 | 1991-10-14 | Nec Corp | ポインタ処理方式 |
| JPH03278734A (ja) * | 1990-03-28 | 1991-12-10 | Mitsubishi Electric Corp | ポインタ処理装置 |
| JPH0771058B2 (ja) * | 1990-03-28 | 1995-07-31 | 三菱電機株式会社 | ポインタ処理回路 |
| US5111485A (en) * | 1990-05-18 | 1992-05-05 | Northern Telecom Limited | Method of and circuit for synchronizing data |
| GB9012436D0 (en) * | 1990-06-04 | 1990-07-25 | Plessey Telecomm | Sdh rejustification |
-
1992
- 1992-06-05 JP JP4145988A patent/JPH05183530A/ja not_active Withdrawn
-
1994
- 1994-08-01 US US08/283,657 patent/US5471476A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| US5471476A (en) | 1995-11-28 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5001711A (en) | Complex multiplexer/demultiplexer apparatus | |
| EP0437197A2 (en) | Digital cross connection apparatus | |
| JPH04211534A (ja) | データ伝送方法 | |
| JP3290534B2 (ja) | パスプロテクションスイッチ装置 | |
| US6765933B1 (en) | Inter-chip port and method for supporting high rate data streams in SDH and SONET transport networks | |
| US20030118058A1 (en) | Variable length packet switching system | |
| JP3429307B2 (ja) | 同期デジタル遠隔通信システムにおけるエラスティックバッファ方法及び装置 | |
| US7085293B2 (en) | Scaleable transport of TDM channels in a synchronous frame | |
| CA2087048C (en) | Derivation of vt group clock from sonet sts-1 payload clock and vt group bus definition | |
| US5265095A (en) | Method for inputting signals into and outputting signals out from subareas of the auxiliary signals of transport modules of a synchronous digital signal hierarchy | |
| JPH1028102A (ja) | Ｓｄｈ伝送方式におけるポインタ処理装置 | |
| EP0543327B1 (en) | A synchronous optical multiplexing system | |
| US7688833B2 (en) | Synchronous transmission network node | |
| US7016357B1 (en) | Methods and apparatus for arbitrary concatenation in a switch | |
| US7031351B2 (en) | Serial data mapping apparatus for synchronous digital hierarchy | |
| US7016344B1 (en) | Time slot interchanging of time slots from multiple SONET signals without first passing the signals through pointer processors to synchronize them to a common clock | |
| JP2002300130A (ja) | Ｓｏｎｅｔ／ｓｄｈのオーバヘッド挿入／抽出方式及び装置 | |
| JP3722748B2 (ja) | 多数の通信回線からのオーバーヘッドデータの伝送に適した多重化方法および装置 | |
| US6888826B1 (en) | Pointer generator design that provides multiple outputs that can be synchronized to different clocks | |
| JPWO2001026266A1 (ja) | 多数の通信回線からのオーバーヘッドデータの伝送に適した多重化方法および装置 | |
| JPH08265286A (ja) | 同期信号源選択方式 | |
| KR100460514B1 (ko) | 에스디에이취 전송장치 | |
| KR0153688B1 (ko) | 동기식 전송장치에 있어서 dram을 이용한 tu신호 정렬장치 | |
| KR100382696B1 (ko) | Ｄｓ-1ｅ와 ｄｓ-1을 수용하는 유럽방식의 비동기식다중화 시스템 | |
| JPH1032554A (ja) | 伝送／中継装置の信号処理回路 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19990831 |