JPH0771058B2 - ポインタ処理回路 - Google Patents
ポインタ処理回路Info
- Publication number
- JPH0771058B2 JPH0771058B2 JP2079485A JP7948590A JPH0771058B2 JP H0771058 B2 JPH0771058 B2 JP H0771058B2 JP 2079485 A JP2079485 A JP 2079485A JP 7948590 A JP7948590 A JP 7948590A JP H0771058 B2 JPH0771058 B2 JP H0771058B2
- Authority
- JP
- Japan
- Prior art keywords
- counter
- frame
- pointer
- value
- processing circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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- Time-Division Multiplex Systems (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、同期ディジタルハイアラーキによる通信網
を構成するデータ通信装置のポインタ処理回路に関する
ものである。
を構成するデータ通信装置のポインタ処理回路に関する
ものである。
第５図は例えば山下他、「NNI信号処理に関する一検
討」，電子情報通信学会1989秋季大会論文集Ｂ−332に
示された従来のポインタ処理回路の構成を示すブロック
図であり、図において、１は受信データのフレーム同期
位相を示すフレームパルスにより計数を開始し、同期フ
レームの固定長を周期として第６図に示す範囲の計数を
続け、制御パルスを出力するフレームカウンタ、２は前
記フレームカウンタ１の計数値が所定の値に達したとき
に計数を開始し、第６図に示す範囲を計数するアドレス
カウンタ、３は受信データのポインタ値（情報ペイロー
ドの先頭位置を示すアドレス）を格納するポインタ記憶
回路、４は前記アドレスカウンタ２の計数値と前記ポイ
ンタ記憶回路３に格納されたポインタ値を比較して、一
致したときにリセットパルスを出力する比較回路、５は
前記比較回路４が出力したリセットパルスにより計数を
開始し、第６図に示す範囲の情報ペイロードの固定長を
周期として計数するペイロードカウンタ、６は前記ペイ
ロードカウンタ５が巡回して０の値となる状態を検出し
て情報ペイロードの先頭位置を示すパルスを出力する０
検出回路である。
討」，電子情報通信学会1989秋季大会論文集Ｂ−332に
示された従来のポインタ処理回路の構成を示すブロック
図であり、図において、１は受信データのフレーム同期
位相を示すフレームパルスにより計数を開始し、同期フ
レームの固定長を周期として第６図に示す範囲の計数を
続け、制御パルスを出力するフレームカウンタ、２は前
記フレームカウンタ１の計数値が所定の値に達したとき
に計数を開始し、第６図に示す範囲を計数するアドレス
カウンタ、３は受信データのポインタ値（情報ペイロー
ドの先頭位置を示すアドレス）を格納するポインタ記憶
回路、４は前記アドレスカウンタ２の計数値と前記ポイ
ンタ記憶回路３に格納されたポインタ値を比較して、一
致したときにリセットパルスを出力する比較回路、５は
前記比較回路４が出力したリセットパルスにより計数を
開始し、第６図に示す範囲の情報ペイロードの固定長を
周期として計数するペイロードカウンタ、６は前記ペイ
ロードカウンタ５が巡回して０の値となる状態を検出し
て情報ペイロードの先頭位置を示すパルスを出力する０
検出回路である。
次に動作について説明する。
まずフレームパルスが入力されるとフレームカウンタ１
は計数を開始し、アドレスカウンタ２及びポインタ記憶
回路３に制御パルスを出力する。アドレスカウンタ２は
前記フレームカウンタの計数値が所定の値に達すると計
数を開始し、該計数値と前記ポインタ記憶回路３に格納
される受信データのポインタ値とを比較回路４が比較し
て、一致したときにペイロードカウンタ５にリセットパ
ルスを出力する。ペイロードカウンタ５は前記リセット
パルスを入力することで、以後情報ペイロードの固定長
を周期として計数を開始し、０検出回路６が該ペイロー
ドカウンタ５の計数値が０に巡回したことを検出して、
情報ペイロードの先頭位置を示すパルスを出力する。
は計数を開始し、アドレスカウンタ２及びポインタ記憶
回路３に制御パルスを出力する。アドレスカウンタ２は
前記フレームカウンタの計数値が所定の値に達すると計
数を開始し、該計数値と前記ポインタ記憶回路３に格納
される受信データのポインタ値とを比較回路４が比較し
て、一致したときにペイロードカウンタ５にリセットパ
ルスを出力する。ペイロードカウンタ５は前記リセット
パルスを入力することで、以後情報ペイロードの固定長
を周期として計数を開始し、０検出回路６が該ペイロー
ドカウンタ５の計数値が０に巡回したことを検出して、
情報ペイロードの先頭位置を示すパルスを出力する。
従って、従来のポインタ処理回路は計数範囲の異なる３
種類のカウンタにより情報ペイロードの先頭位置を識別
するようになっている。
種類のカウンタにより情報ペイロードの先頭位置を識別
するようになっている。
従来のポインタ処理回路は以上のように構成されている
ので、同期フレーム内に多重化される情報ペイロード数
が増加するに連れて、アドレスカウンタ及びペイロード
カウンタの制御が複雑になる。また、ペイロードカウン
タ、ポインタ記憶回路、比較回路、及び０検出回路の各
構成要素を、多重化される情報ペイロードと同数必要と
するので回路規模が増大するという課題があった。
ので、同期フレーム内に多重化される情報ペイロード数
が増加するに連れて、アドレスカウンタ及びペイロード
カウンタの制御が複雑になる。また、ペイロードカウン
タ、ポインタ記憶回路、比較回路、及び０検出回路の各
構成要素を、多重化される情報ペイロードと同数必要と
するので回路規模が増大するという課題があった。
この発明は上記のような課題を解消するためになされた
もので、前記各構成要素の機能を一種類のカウンタのみ
で実現し、回路規模の小さいポインタ処理回路を得るこ
とを目的とする。
もので、前記各構成要素の機能を一種類のカウンタのみ
で実現し、回路規模の小さいポインタ処理回路を得るこ
とを目的とする。
この発明に係るポインタ処理回路は、フレームパルスを
入力して、同期フレームの固定長を周期として計数を開
始するフレームカウンタから出力される制御パルスに従
って、オフセットカウンタにより基準位相の位置で読み
込んだ受信データのポインタ値から情報ペイロードの固
定長を周期としたダウンカウントを開始し、以後、この
情報ペイロードの固定長を周期としてダウンカウントを
繰り返して、０検出回路によって前記オフセットカウン
タが巡回して０の値となる状態を検出するようにしたも
のである。
入力して、同期フレームの固定長を周期として計数を開
始するフレームカウンタから出力される制御パルスに従
って、オフセットカウンタにより基準位相の位置で読み
込んだ受信データのポインタ値から情報ペイロードの固
定長を周期としたダウンカウントを開始し、以後、この
情報ペイロードの固定長を周期としてダウンカウントを
繰り返して、０検出回路によって前記オフセットカウン
タが巡回して０の値となる状態を検出するようにしたも
のである。
〔作用〕 この発明におけるポインタ処理回路は、オフセットカウ
ンタが基準位相の位置で受信データのポインタ値を読み
込み、このポインタ値から情報ペイロードの固定長を周
期としたダウンカウントを開始するようにしたので、０
検出回路で前記オフセットカウンタが巡回して０の値と
なる状態を検出することにより情報ペイロードの先頭位
置を識別する。
ンタが基準位相の位置で受信データのポインタ値を読み
込み、このポインタ値から情報ペイロードの固定長を周
期としたダウンカウントを開始するようにしたので、０
検出回路で前記オフセットカウンタが巡回して０の値と
なる状態を検出することにより情報ペイロードの先頭位
置を識別する。
以下、この発明の一実施例を図について説明する。
第１図はこの発明の一実施例によるポインタ処理回路の
構成を示すブロック図であり、従来のポインタ処理回路
（第５図）と同一又は相当部分には同一符号を付して説
明を省略する。
構成を示すブロック図であり、従来のポインタ処理回路
（第５図）と同一又は相当部分には同一符号を付して説
明を省略する。
図において、７はフレームカウンタ１から出力される制
御パルスに従って、基準位相の位置で受信データのポイ
ンタ値を読み込み、このポインタ値から情報ペイロード
の固定長を周期としたダウンカウントを開始するオフセ
ットカウンタである。また、図中、ａは受信データのフ
レーム同期位相を示すフレームパルス、ｂは受信デー
タ、ｃはオフセットカウンタの計数値、ｄは情報ペイロ
ードの先頭位置を示すパルスである。
御パルスに従って、基準位相の位置で受信データのポイ
ンタ値を読み込み、このポインタ値から情報ペイロード
の固定長を周期としたダウンカウントを開始するオフセ
ットカウンタである。また、図中、ａは受信データのフ
レーム同期位相を示すフレームパルス、ｂは受信デー
タ、ｃはオフセットカウンタの計数値、ｄは情報ペイロ
ードの先頭位置を示すパルスである。
また、第２図は各カウンタの計数範囲を示す。
次に動作について第３図の各部のタイミングチャートを
用いて説明する。なお、受信データのポインタ値は６
で、同期フレーム内で情報ペイロードの先頭はアドレス
６の位置に配置されているものとする。フレームパルス
ａにより計数を開始したフレームカウンタ１から出力さ
れる制御パルスに従って、オフセットカウンタ７は受信
データｂのポインタ値を基準位相の位置（図中、アドレ
ス０の位置）で読み込み、該ポインタ値からダウンカウ
ントする。従って、情報ペイロードの先頭位置（アドレ
ス６）でオフセットカウンタ７の計数値ｃは０となり、
この計数値が０検出回路６で検出され、情報ペイロード
の先頭位置を示すパルスｄが出力される。オフセットカ
ウンタ７は一旦先頭位置が識別されると、以後情報ペイ
ロードの固定長を周期として計数（ダウンカウント）を
続け、この計数値ｃが０に巡回したときに情報ペイロー
ドの先頭位置が識別できる。また、異なる新たなポイン
タ値を読み込んだ場合には、そのポインタ値に対応する
位置でオフセットカウンタ７の計数値が０の値となるよ
うにこのポインタ値から情報ペイロードの固定長を周期
としたダウンカウントを開始することで、新たな情報ペ
イロードの最初の先頭位置を識別する。
用いて説明する。なお、受信データのポインタ値は６
で、同期フレーム内で情報ペイロードの先頭はアドレス
６の位置に配置されているものとする。フレームパルス
ａにより計数を開始したフレームカウンタ１から出力さ
れる制御パルスに従って、オフセットカウンタ７は受信
データｂのポインタ値を基準位相の位置（図中、アドレ
ス０の位置）で読み込み、該ポインタ値からダウンカウ
ントする。従って、情報ペイロードの先頭位置（アドレ
ス６）でオフセットカウンタ７の計数値ｃは０となり、
この計数値が０検出回路６で検出され、情報ペイロード
の先頭位置を示すパルスｄが出力される。オフセットカ
ウンタ７は一旦先頭位置が識別されると、以後情報ペイ
ロードの固定長を周期として計数（ダウンカウント）を
続け、この計数値ｃが０に巡回したときに情報ペイロー
ドの先頭位置が識別できる。また、異なる新たなポイン
タ値を読み込んだ場合には、そのポインタ値に対応する
位置でオフセットカウンタ７の計数値が０の値となるよ
うにこのポインタ値から情報ペイロードの固定長を周期
としたダウンカウントを開始することで、新たな情報ペ
イロードの最初の先頭位置を識別する。
なお、上記実施例では、フレームカウンタ１を受信デー
タのフレーム同期位相を示すフレームパルスにより計数
を開始するように構成したが、第４図に示すように、フ
レーム同期回路８内のフレームカウンタと共用してもよ
く、また、受信データがマルチフレーム構成となってい
る場合でも、フレームカウンタの替わりにマルチフレー
ムカウンタを用いても同様の効果を奏する。
タのフレーム同期位相を示すフレームパルスにより計数
を開始するように構成したが、第４図に示すように、フ
レーム同期回路８内のフレームカウンタと共用してもよ
く、また、受信データがマルチフレーム構成となってい
る場合でも、フレームカウンタの替わりにマルチフレー
ムカウンタを用いても同様の効果を奏する。
以上のようにこの発明によれば、オフセットカウンタで
基準位相の位置で読み込んだ受信データのポインタ値か
ら情報ペイロードの固定長を周期としたダウンカウント
を開始し、０検出回路で前記オフセットカウンタが巡回
して０の値となる状態を検出するようにしたので、二種
類のカウンタで情報ペイロードの先頭位置を識別できる
とともに、回路規模の小さいポインタ処理回路が得られ
る効果がある。
基準位相の位置で読み込んだ受信データのポインタ値か
ら情報ペイロードの固定長を周期としたダウンカウント
を開始し、０検出回路で前記オフセットカウンタが巡回
して０の値となる状態を検出するようにしたので、二種
類のカウンタで情報ペイロードの先頭位置を識別できる
とともに、回路規模の小さいポインタ処理回路が得られ
る効果がある。
第１図はこの発明の一実施例によるポインタ処理回路の
構成を示すブロック図、第２図はこの発明における各カ
ウンタの計数範囲を示す図、第３図はこの発明によるポ
インタ処理回路の動作を説明するタイミングチャート、
第４図はこの発明の他の実施例によるポインタ処理回路
の構成を示すブロック図、第５図は従来のポインタ処理
回路の構成を示すブロック図、第６図は従来のポインタ
処理回路における各カウンタの計数範囲を示す図であ
る。 図において、１はフレームカウンタ、６は０検出回路、
７はオフセットカウンタである。 なお、図中、同一符号は同一、又は相当部分を示す。
構成を示すブロック図、第２図はこの発明における各カ
ウンタの計数範囲を示す図、第３図はこの発明によるポ
インタ処理回路の動作を説明するタイミングチャート、
第４図はこの発明の他の実施例によるポインタ処理回路
の構成を示すブロック図、第５図は従来のポインタ処理
回路の構成を示すブロック図、第６図は従来のポインタ
処理回路における各カウンタの計数範囲を示す図であ
る。 図において、１はフレームカウンタ、６は０検出回路、
７はオフセットカウンタである。 なお、図中、同一符号は同一、又は相当部分を示す。
Claims (1)
- 【請求項１】同期フレーム内で浮動する情報ペイロード
の位相を受信データのポインタ値により識別するポイン
タ処理回路において、前記受信データのフレーム同期位
相を示すフレームパルスにより計数を開始し、前記同期
フレームの固定長を周期として制御パルスを出力するフ
レームカウンタと、前記フレームカウンタが出力する制
御パルスに従って、基準位相の位置で受信データのポイ
ンタ値を読み込み、該ポインタ値から前記情報ペイロー
ドの固定長を周期としたダウンカウントを開始するオフ
セットカウンタと、前記オフセットカウンタが巡回して
０の値となる状態を検出して前記情報ペイロードの先頭
位置を示すパルスを出力する０検出回路とを備えたこと
を特徴とするポインタ処理回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2079485A JPH0771058B2 (ja) | 1990-03-28 | 1990-03-28 | ポインタ処理回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2079485A JPH0771058B2 (ja) | 1990-03-28 | 1990-03-28 | ポインタ処理回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03278735A JPH03278735A (ja) | 1991-12-10 |
| JPH0771058B2 true JPH0771058B2 (ja) | 1995-07-31 |
Family
ID=13691200
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2079485A Expired - Lifetime JPH0771058B2 (ja) | 1990-03-28 | 1990-03-28 | ポインタ処理回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0771058B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05183530A (ja) * | 1991-06-06 | 1993-07-23 | Fujitsu Ltd | 同期ペイロードポインタ処理方式 |
-
1990
- 1990-03-28 JP JP2079485A patent/JPH0771058B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH03278735A (ja) | 1991-12-10 |
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Legal Events
| Date | Code | Title | Description |
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| FPAY | Renewal fee payment (prs date is renewal date of database) |
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Free format text: PAYMENT UNTIL: 20080731 Year of fee payment: 13 |
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