JPH05189328A - メモリ試験回路 - Google Patents

Abstract

(57)【要約】 【目的】 中央演算処理装置に結合したメモリを有する
情報処理装置において、システムの立ち上げ時のメモリ
試験に要する時間を短縮できるようにする。 【構成】 システム立ち上げ時に、ソフトウェアにより
メモリ試験用のデータをレジスタ６にセットし、メモリ
試験回路７はこのレジスタ６の内容を用いて中央演算処
理装置の動作と独立にメモリ３のライト／リードを行
い、そして、コンパレータ８はレジスタ６にセットされ
たデータとメモリ３のリードデータとを比較し、不一致
を検出したとき、不一致信号を割り込み制御回路９に出
力し、この割り込み制御回路９はこの不一致信号の入力
により中央演算処理装置に割り込み信号を出力する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明はコンピュータシステムの
立ち上げ時のメモリ試験に要する時間を短縮することが
できるメモリ試験回路に関する。

【０００２】

【従来の技術】図２は従来のメモリ試験方法を説明する
ための、メモリおよびメモリ制御回路を有するコンピュ
ータシステムである。同図において、１は図示せぬ中央
演算処理装置（以下、ＣＰＵと言う）に接続するデータ
バス、２はＣＰＵ（図示せず）に接続するアドレスバ
ス、３はアドレスバス２で送られてくるアドレスにより
データバス１に接続するメモリ、４はこのメモリ３を制
御するメモリ制御信号（ＲＡＳ、ＣＡＳ、〜）５を出力
するメモリ制御回路である。

【０００３】上記構成によるコンピュータシステムの立
ち上げ時のメモリ試験は、パワーオン後、テストファー
ムウェアによる各回路の試験と併せて、メモリのマーチ
ング試験を行う。したがって、メモリの容量が大きくな
ると、このマーチング試験に要する時間が非常に大きな
ものとなり、システムの立ち上げに多大な時間を要して
いた。

【０００４】

【発明が解決しようとする課題】しかしながら、上述し
た従来のメモリ試験回路はメモリがＣＰＵに直接接続さ
れているだけのため、メモリ容量が非常に大きくなる
と、システムの立ち上げ時にメモリのダミーライト、お
よびリード／ライト試験で多大なる時間を要し、結果と
して、システムの立ち上げ時間が遅くなるという問題点
がある。

【０００５】

【課題を解決するための手段】本発明に係るメモリ試験
回路はシステム立ち上げ時に、ソフトウェアによりメモ
リ試験用のデータをレジスタにセットし、メモリ試験回
路はこのレジスタの内容を用いて中央演算処理装置の動
作と独立にメモリのライト／リードを行い、そして、コ
ンパレータはレジスタにセットされたデータとメモリの
リードデータとを比較し、不一致を検出したとき、不一
致信号を割り込み制御回路に出力し、この割り込み制御
回路はこの不一致信号の入力により割り込みを通知する
割り込み信号を中央演算処理装置に出力するものであ
る。

【０００６】

【作用】本発明はコンピュータシステムの立ち上げ時の
メモリ試験を、コンピュータの動作に無関係に行うこと
ができ、メモリ試験に要する時間を短縮することができ
る。

【０００７】

【実施例】図１は本発明に係るメモリ試験回路の一実施
例を示すブロック図である。同図において、６はソフト
ウェアにより設定可能であり、メモリ試験用のデータを
格納するために使用されるメモリ書き込み用のレジス
タ、７は通常のメモリアクセス時では、アドレスバス１
のアドレスをメモリ３に与え、メモリ３の出力データを
データバス２にダイレクトに接続するが、メモリ試験時
では、レジスタ６の内容を用いてＣＰＵ（図示せず）と
独立にメモリのライト／リード試験を行うメモリ試験回
路である。

【０００８】８はメモリ試験時、メモリ３の出力データ
とメモリ書き込みデータであるレジスタ６のデータとを
比較し、データの不一致を検出したとき、不一致信号を
出力するコンパレータ、９はこのコンパレータ８から出
力する不一致信号を受け、ＣＰＵ（図示せず）への割り
込み信号に変換して、ＣＰＵ（図示せず）に対して割り
込みを通知する割り込み制御回路、１０はメモリ試験回
路７から出力するメモリアドレス信号をメモリ３に供給
するためのメモリアドレス線である。

【０００９】１１はメモリ３の出力データをメモリ試験
回路７に送るためのメモリデータ線、１２はメモリ試験
回路７から出力する制御信号をコンパレータ８に供給
し、コンパレータ８を制御するための制御信号線、１３
はコンパレータ８から出力する不一致信号を割り込み制
御回路９に供給するための不一致信号線、１４は割り込
み制御回路９から出力する割り込み信号をＣＰＵ（図示
せず）に供給するための割り込み信号線である。

【００１０】次に、上記構成によるメモリ試験回路の動
作について説明する。まず、システムの立ち上げ時に、
ソフトウェアによりメモリ試験用のデータをメモリ書き
込み用のレジスタ６にセットすると共に、メモリ試験回
路７をＣＰＵ（図示せず）とは独立に動作する。そこ
で、このメモリ試験回路７は、メモリアドレス線１０を
介してメモリアドレスをメモリ３に出力する一方、メモ
リ制御回路４を駆動制御する。このため、メモリ制御回
路４はメモリ制御信号５をメモリ３に出力する。

【００１１】したがって、メモリ３はこのメモリ制御信
号５の入力により読み出し制御され、メモリアドレス信
号１０を介して入力するメモリアドレスによりリードデ
ータが読み出されてコンパレータ８に出力される。そこ
で、コンパレータ８はレジスタ６にセットされたデータ
とメモリ３から読み出されたリードデータを比較し、不
一致を検出したとき、不一致信号を割り込み制御回路９
に出力する。

【００１２】このため、割り込み制御回路９はこの不一
致信号の入力により動作し、ＣＰＵ（図示せず）に割り
込み信号を出力する。そこで、このＣＰＵ（図示せず）
はこの割り込み信号の入力によりエラー処理を行い、直
ちにシステムの立ち上げを強制的に終了することができ
る。

【００１３】なお、上述のメモリ試験動作はＯＳの立ち
上げに最低必要なメモリ領域以外に対し行うことはもち
ろんである。このことは、メモリ全域を試験対象にする
と、メモリ試験終了までＯＳブートができず、ＣＰＵ動
作と、並列的にメモリを試験する時間が短くなるためで
ある。

【００１４】また、上述の実施例では、メモリ試験回路
を１個設けた場合を示したが、これに限定せず、複数個
設け、並列的に動作させて、メモリ試験してもよいこと
はもちろんである。

【００１５】

【発明の効果】以上詳細に説明したように、本発明に係
るメモリ試験回路によれば、メモリの容量が非常に大き
い場合でも、メモリのダミーライト、およびメモリチェ
ックを中央演算処理装置とは独立で行うことができ、シ
ステムの立ち上げ時間を高速化することができる効果が
ある。

【図面の簡単な説明】

【図１】本発明に係るメモリ試験回路の一実施例を示す
ブロック図である。

【図２】従来のメモリ試験方法を説明するためのメモリ
およびメモリ制御回路を示すブロック図である。

【符号の説明】

６ レジスタ ７ メモリ試験回路 ８ コンパレータ ９ 割り込み制御回路

Claims (1)

【特許請求の範囲】
1. 【請求項１】 中央演算処理装置に結合したメモリを有
   する情報処理装置において、ソフトウェアにより設定可
   能であり、メモリ試験用のデータを格納するメモリ書き
   込み用のレジスタと、このレジスタの内容を用いて、中
   央演算処理装置の動作と独立にメモリのライト／リード
   試験を行うメモリ試験回路と、レジスタにセットされた
   データとメモリからのリードデータとを比較し、データ
   の不一致を検出したとき、不一致信号を出力するコンパ
   レータと、この不一致信号の入力により、中央演算処理
   装置に割り込み信号を出力する割り込み制御回路とを備
   えたことを特徴とするメモリ試験回路。