JPH05190565A

JPH05190565A - 半導体装置の製造方法

Info

Publication number: JPH05190565A
Application number: JP4002164A
Authority: JP
Inventors: Toshiyuki Otsuka; 俊之大塚; Hiromi Hayashi; 浩美林; Kazuyuki Kawaguchi; 和志川口; Keiko Kawakami; 圭子川上; Wataru Nunofuji; 渉布藤
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1992-01-09
Filing date: 1992-01-09
Publication date: 1993-07-30

Abstract

(57)【要約】【目的】本発明は、半導体装置の製造方法に関し、ゲ
ート絶縁膜の信頼性が高く、アスペクト比の高いゲート
電極が容易に形成可能であって、ゲート電極上の平坦化
が容易にできる、高信頼性で高集積化や高速化を図るこ
とを目的とする。【構成】シリコン基板１０上にシリコン酸化膜１１を
形成し、その上にＳｉ₃Ｎ₄からなる層間絶縁膜２０を
形成する。そして、層間絶縁膜２０のゲート電極形成領
域にゲート開口部２３を形成した後、そのゲート開口部
２３内にゲート電極材料となるドープトポリシリコンを
埋め込み、層間絶縁膜２０をストッパとしてポリッシン
グすることにより、層間絶縁膜２０中に埋め込まれたゲ
ート電極２４を形成する。ゲート電極２４を形成する際
には、ゲート絶縁膜１１をエッチングストッパとして用
いることなく、所望の形状のゲート電極２４が形成で
き、ゲート電極上が容易に平坦できるように構成する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、半導体装置の製造方法
に関し、特にＭＯＳ型トランジスタのゲート電極を埋め
込み形成して高速化と高信頼性が得られるようにした半
導体装置の製造方法に関する。近年、半導体装置におい
ては、高集積化、高速化及び高信頼性が要求されてお
り、特にＣＭＯＳのロジックなどではこの傾向が顕著で
ある。今までのＭＯＳ型トランジスタのゲート電極は、
基板表面のゲート絶縁膜上にゲート電極材料を堆積さ
せ、ゲート絶縁膜をエッチングストッパとしてゲート電
極材料を所望の形状にパターニング形成するものであっ
た。

【０００２】しかし、ＭＯＳ型トランジスタのゲート絶
縁膜は、高集積化に伴って薄膜化する傾向にあり、ゲー
ト電極をパターニング形成する際に、ストッパとなるゲ
ート絶縁膜が薄いと一緒に削られて無くなってしまい、
エッチッグストッパとしての用を為さない上、ゲート絶
縁膜の信頼性が低下するという問題があった。また、Ｃ
ＭＯＳロジック等を高速化する場合は、ゲート電極の厚
みを厚くしてアスペクト比を高くする必要があるが、ゲ
ート電極材料をパターニングする際のエッチング量が増
えるに従ってゲート絶縁膜上でエッチングを制御性良く
止めることが一層難しくなり、ゲート絶縁膜が薄膜化し
つつある現状ではアスペクト比が高くとれないという問
題があった。

【０００３】このため、ゲート絶縁膜の信頼性が高く、
高速化するためにアスペクト比の高いゲート電極を容易
に形成することができる半導体装置の製造方法が要請さ
れている。

【０００４】

【従来の技術】図９は従来の半導体装置の構成を示す図
である。図９に示されるように、従来のＭＯＳ型トラン
ジスタは、基板１上の素子形成領域の両側にＬＯＣＯＳ
技術を用いてフィールド酸化膜２を形成し、基板１の表
面を熱酸化して１００〜１５０Å程度のゲート絶縁膜と
なるシリコン酸化膜３を形成し、その上に２０００〜３
０００ÅのドープトポリシリコンをＣＶＤ法により堆積
させてポリシリコン層を形成する。そして、このポリシ
リコン層の表面には、レジストをパターニングしてエッ
チングマスクを形成し、シリコン酸化膜３をストッパと
してＲＩＥ等でエッチングを行ってゲート電極４を形成
していた。

【０００５】次に、このゲート電極４をマスクとして、
基板１が例えばｎ型の場合は、イオン注入の不純物とし
て例えばＡｓ⁺を導入し、その後アニール処理してソー
ス拡散領域５及びドレイン拡散領域６をセルフアライン
で形成していた。従来のＭＯＳ型トランジスタのゲート
電極の形状は、図９に示されるように、例えば６４メガ
ビットのＣＭＯＳメモリの場合、ゲート厚（ｔ₁）が２
５００Åに対してゲート幅（ｗ）が３０００Å程度あっ
て、ＣＭＯＳロジック場合、ゲート厚（ｔ₁）が４００
０Åに対してゲート幅（ｗ）が３０００Å程度であっ
た。そして、これらのＭＯＳ型トランジスタに形成され
るシリコン酸化膜３の膜厚（ｔ₂）は、１００Å程度あ
ったので、ポリシリコン層に対してエッチング選択比の
小さいシリコン酸化膜であってもエッチングストッパと
して用いることが可能であった。

【０００６】

【発明が解決しようとする課題】上記したように、従来
のＭＯＳ型トランジスタにあっては、ゲート絶縁膜の膜
厚が１００Å以上あるため、ポリシリコン層をエッチン
グしてゲート電極４を形成する際に、シリコン酸化膜３
をエッチングストッパとして用いることができると共
に、形成したゲート電極４をマスクとして不純物をイオ
ン注入することにより、ソース拡散領域５及びドレイン
拡散領域６をセルフアラインで形成できるという利点が
ある。

【０００７】しかしながら、６４メガビット以降の高集
積化されたＣＭＯＳメモリやＣＭＯＳロジックを形成す
る場合は、シリコン酸化膜３の膜厚が従来の半分の５０
〜６０Åあるいはそれ以下となる。このため、従来のよ
うにエッチング選択比の小さいシリコン酸化膜３をエッ
チングストッパとして使い、ゲート電極材料のポリシリ
コン層をエッチングする場合は、シリコン酸化膜３が薄
膜化（１００Å以下）すると、エッチング時にシリコン
酸化膜３も削られて無くなってしまい、ストッパとして
の用を為さなくなる上、ゲート絶縁膜の信頼性が低下す
るという問題があった。

【０００８】特に、ＣＭＯＳロジックの場合は、高速化
のためにゲート幅（ｗ）に対するゲート厚（ｔ₁）、す
なわちアスペクト比（ｔ₁／ｗ）を高くする必要がある
が、従来のようにエッチングによってゲート電極４のパ
ターンを形成する場合は、ゲート厚（ｔ₁）が厚くなる
につれてエッチング量も多くなり、シリコン酸化膜３上
で止めるエッチング制御が一層難しくなるという問題が
あった。

【０００９】さらに、従来のＭＯＳ型トランジスタは、
図９に示すように、シリコン酸化膜３上のポリシリコン
層を所望のパターンにエッチングしてゲート電極４を形
成していたため、ゲート電極４の形成時には表面に起伏
が残っている。従って、その上に上層配線や素子を形成
して多層化するような場合は、表面にＳｉＯ₂などの層
間絶縁膜を厚く堆積させた後で平坦化するという工程が
別に必要となるという問題があった。

【００１０】そこで、本発明は、このような従来の課題
に鑑みてなされたものであり、ゲート絶縁膜の信頼性が
高く、アスペクト比の高いゲート電極が容易に形成可能
であって、ゲート電極上が平坦化でき、高信頼性で高集
積化や高速化が図れるＭＯＳ構造の半導体装置の製造方
法を提供することを目的とする。

【００１１】

【課題を解決するための手段】請求項１記載の発明によ
る半導体装置の製造方法は、上記目的を達成するため、
ＭＯＳ構造を有する半導体装置の製造方法において、シ
リコン基板上の素子形成領域にゲート絶縁膜を形成する
工程と、該ゲート絶縁膜上に形成するゲート電極とほぼ
同じ厚さであって、前記ゲート絶縁膜に対してエッチン
グ選択比の高い層間絶縁膜を形成する工程と、該層間絶
縁膜のゲート電極形成領域を除去してゲート開口部を形
成する工程と、該ゲート開口部内に導電材料を埋め込ん
でゲート電極を形成する工程と、を含むものである。

【００１２】請求項２記載の発明による半導体装置の製
造方法は、前記ゲート開口部を形成後、さらに、該ゲー
ト開口部の両側壁部に絶縁材料からなるサイドウォール
を形成する工程と、該サイドウォールが形成されたゲー
ト開口部内に導電材料を埋め込んでゲート電極を形成す
る工程と、を含むものである。請求項３記載の発明によ
る半導体装置の製造方法は、ＭＯＳ構造を有する半導体
装置の製造方法において、シリコン基板上の素子形成領
域にゲート絶縁膜を形成する工程と、前記ゲート絶縁膜
上にゲート絶縁膜に対してエッチング選択比の高い第１
の層間絶縁膜を薄く形成する工程と、該第１の層間絶縁
膜上に第２の層間絶縁膜を形成し、両膜厚の合計が形成
するゲート電極とほぼ同じ厚さになるように形成する工
程と、前記第１の層間絶縁膜と前記第２の層間絶縁膜と
にわたるゲート電極形成領域を除去してゲート開口部を
形成する工程と、該ゲート開口部内に導電材料を埋め込
んでゲート電極を形成する工程と、前記第２の層間絶縁
膜を除去してゲート電極及び第１の層間絶縁膜を露出さ
せる工程と、前記ゲート電極をマスクとし、第１の層間
絶縁膜を通してゲート絶縁膜下のシリコン基板中にソー
ス／ドレイン拡散層を形成する不純物をイオン注入する
工程と、を含むものである。

【００１３】

【作用】請求項１記載の発明では、図１〜図３に示され
るように、ＭＯＳ型トランジスタのシリコン基板１０の
表面に形成されたゲート絶縁膜となるシリコン酸化膜１
１上には、エッチング選択比が高くとれる窒化膜（Ｓｉ
₃Ｎ₄）などからなる層間絶縁膜２０を所望の厚さに形
成し、その層間絶縁膜２０のゲート形成領域部分に開口
部２２を有するレジストマスクをパターニングした後、
層間絶縁膜２０を異方性エッチングしてシリコン酸化膜
１１を露出させ、ゲート開口部２３を形成する。そし
て、このゲート開口部２３内には、導電性を有するドー
プトポリシリコンなどをＣＶＤ法によって埋め込み形成
し、前記層間絶縁膜２０をストッパとしてポリッシング
して、ゲート電極２４を形成する。

【００１４】このため、請求項１記載の発明では、従来
のようにゲート絶縁膜をエッチングストッパに用いてゲ
ート電極を形成する必要がなくなり、ゲート絶縁膜への
ダメージが少なく、素子の信頼性が向上する。また、本
発明におけるゲート電極２４の形状は、層間絶縁膜２０
の抜きパターンに導電材料を埋め込み形成するため、例
えば高アスペクト比のゲート電極であっても容易に形成
することが可能となり、ＣＭＯＳロジックなどの高速化
に適したゲート電極を形成することができる。そして、
層間絶縁膜２０に抜きパターンのゲート開口部２３を形
成する場合は、窒化膜はシリコン酸化膜に対してエッチ
ング選択比がとれるので、シリコン酸化膜が薄膜化して
もゲート絶縁膜へのダメージが少なくて済み、ゲート絶
縁膜の信頼性が維持される。

【００１５】さらに、請求項１記載の発明では、図３
（ｈ）に示されるように、層間絶縁膜２０のゲート開口
部２３にポリシリコンを埋め込んでゲート電極２４を形
成すると同時にゲート電極２４の上部が平坦化されてい
るため、特別な平坦化工程を要せず、その上に容易に上
層配線や素子を形成して多層化することができる。次
に、請求項２記載の発明では、図６に示されるように、
層間絶縁膜２０のゲート開口部２３の両側壁部２３ａ，
２３ｂには、絶縁材料からなるサイドウォール２９ａ，
２９ｂが形成され、そのゲート開口部２３内に導電材料
を埋め込んでゲート電極２４が形成される。

【００１６】このため、ゲートの実効長は、形成するサ
イドウォール２９ａ，２９ｂの大きさを変えるだけで、
自由に制御することができる。次に、請求項３記載の発
明では、図７、８に示されるように、シリコン酸化膜１
１上に第１の層間絶縁膜２０−１と第２の層間絶縁膜２
０−２とを形成し、ゲート電極形成領域を除去してゲー
ト開口部２３を形成して、そのゲート開口部２３にポリ
シリコンを埋め込んでゲート電極２４を形成し、第２の
層間絶縁膜２０−２を除去後、イオン注入を行ってソー
ス／ドレイン拡散層１８、１９が形成される。

【００１７】このため、請求項３記載の発明では、ゲー
ト電極２４を形成するにあたって、ゲート絶縁膜へのダ
メージが少なくて済み、高い信頼性が得られると共に、
ソース／ドレイン拡散層１８、１９を形成するにあたっ
て、セルフアラインで容易に形成することができる。

【００１８】

【実施例】以下、本発明を図面に基づいて説明する。第１実施例図１〜図３は本発明の第１実施例に係る半導体装置の製
造工程を説明する図である。

【００１９】これらの図において、１０は例えばＳｉか
らなる基板、１１はゲート絶縁膜となるシリコン基板１
０が熱酸化されたＳｉＯ₂等のシリコン酸化膜、１２は
シャロートレンチ形成用のエッチングマスクとなるシリ
コン酸化膜１１上に形成したシリコン窒化膜（Ｓｉ₃Ｎ
₄）、１３はシリコン窒化膜１２をパターニングしたマ
スク開口部、１４は素子分離領域形成用のシャロートレ
ンチ、１５は例えばＳｉ（ＯＣ₂Ｈ₅）₄（略称ＴＥＯ
Ｓ）ＣＶＤ法やスピン・オン・グラス（ＳＯＧ）などを
スピンコートにより予め形成したシャロートレンチに埋
め込んで形成した素子分離領域、１６はイオン注入用の
レジストマスク、１７はレジストマスク１６のマスク開
口部、１８はソース拡散層、１９はドレイン拡散層、２
０はゲート絶縁膜１１に対するエッチング選択比が高く
とれる例えばシリコン窒化膜（Ｓｉ₃Ｎ₄）などからな
る層間絶縁膜、２１は層間絶縁膜２０上に形成したレジ
ストマスク、２２はレジストマスク２１のマスク開口
部、２３は層間絶縁膜２０のゲート形成領域に形成され
たゲート開口部、２４は不純物がドーピングされた導電
性を有するポリシリコンなどからなるゲート電極であ
る。

【００２０】次に、その製造方法について説明する。ま
ず、図１（ａ）に示すように、シリコン基板１０を熱酸
化して膜厚５０〜６０Å程度のＳｉＯ₂からなるシリコ
ン酸化膜１１を形成し、図１（ｂ）に示すように、ＣＶ
Ｄ法によりＳｉ₃Ｎ₄をシリコン酸化膜１１上に堆積し
て膜厚２０００Å程度のシリコン窒化膜１２を形成した
後、図１（ｃ）に示すように、ＣＦ₄＋ＣＨＦ₃（Ｎ₂
換算体積比１：１、ガス圧０．２ｔｏｒｒ）の化合物気
体を使って、出力４５０ＷのＲＩＥによりシリコン窒化
膜１２及びシリコン酸化膜１１を異方性エッチングし
て、トレンチを形成するためのマスク開口部１３を形成
し、シリコン基板１０を露出させる。そして、マスク開
口部１３が形成されたシリコン窒化膜１２をエッチング
マスクとしてＳｉＣｌ₄＋ＳＦ₆＋Ｎ₂（Ｎ₂換算体積
比２０：３：３、ガス圧０．１ｔｏｒｒ）の化合物気体
を使い、出力４００ＷのＲＩＥによりシリコン基板１０
の表面から３０００〜４０００Åの深さのまで異方性エ
ッチングを行って、素子分離領域を形成するシャロート
レンチ１４を形成する。そして、上記シリコン窒化膜１
２は、リン酸ボイルによって除去し、さらにその下のシ
リコン酸化膜１１は、バッファふっ酸等でウエットエッ
チングして除去する。次いで、シャロートレンチ１４内
には、ＴＥＯＳのＣＶＤ法やＳＯＧのスピンコートなど
を使って埋め込み、素子分離領域１５を形成する。そし
て、シリコン基板１０の表面は、再び熱酸化して膜圧５
０〜６０Å程度のシリコン酸化膜１１を形成する（図１
（ｄ）参照）。

【００２１】次に、図２（ｅ）に示すように、シリコン
酸化膜１１上にレジストを塗布した後、レジストを露
光、現像によりパターニングしてシリコン酸化膜１１が
露出されたマスク開口部１７を形成する。そして、この
レジストマスク１６を使い、マスク開口部１７内のシリ
コン酸化膜１１を通してｐ型のシリコン基板１０の場合
は、例えばＡｓ⁺をイオン注入して、アニール処理を行
い、ｎ型のソース拡散層１８及びドレイン拡散層１９が
形成される。

【００２２】次に、図２（ｆ）に示すように、レジスト
マスク１６を除去した後、ＣＶＤ法によりＳｉ₃Ｎ₄を
基板１０表面を覆うように全面に堆積させて膜厚４００
０Å程度の層間絶縁膜２０を形成する。次いで、その層
間絶縁膜２０上には、さらにエッチングマスクとなるレ
ジストを塗布した後、ゲート電極を形成する位置に層間
絶縁膜２０が露出するようにゲート電極幅と同じ０．２
５〜０．３５μｍのマスク開口部２２を有するレジスト
マスク２１を形成する。

【００２３】次に、図２（ｇ）に示すように、ＣＦ₄＋
Ｏ₂などのガスを用いたＲＩＥ等により、Ｓｉ₃Ｎ₄の
層間絶縁膜２０を異方性エッチングしてシリコン酸化膜
１１を露出させ、ゲート開口部２３を形成する。そし
て、この露出したシリコン酸化膜１１部分を再酸化して
膜厚を５０〜６０Åに制御した後、ゲート開口部２３内
をゲート電極材料で埋め込むように、ＣＶＤ法によりド
ープトポリシリコンを成長させ、層間絶縁膜２０をスト
ッパとしてポリッシングを行って、図３（ｈ）に示すよ
うな所望の形状のゲート電極２４を形成することができ
る。

【００２４】そして、図３（ｉ）に示すように、ソース
拡散層１８とドレイン拡散層１９上の層間絶縁膜２０に
それぞれスルーホール２５、２６を開口して導電材料を
埋め込み、ソース引出電極２７、ドレイン引出電極２８
及びゲート引出電極２９を形成して、図に示すようなＭ
ＯＳ型トランジスタを形成することができる。このよう
に、本第１実施例における半導体装置は、ゲート電極２
４を形成した時点（図３（ｈ））でゲート電極２４が層
間絶縁膜２０のゲート開口部２３内に埋め込まれている
ため、ゲート電極２４上に凹凸が無く、表面の平坦性が
良好であって、その上に上層配線や多層構造の素子を容
易に形成することができる。

【００２５】また、本第１実施例のゲート電極２４は、
ゲート絶縁膜１１に対するエッチング選択比（８〜１
０）が高くとれる窒化膜などからなる層間絶縁膜２０に
ゲート開口部２３を形成し、そのゲート開口部２３内に
ゲート電極材料を埋め込んで形成するため、従来のよう
にゲート電極２４下のゲート絶縁膜１１がエッチングス
トッパとして削り取られることがなくなり、集積化によ
りゲート絶縁膜１１が薄膜化してもゲート絶縁膜の信頼
性を維持することができる。

【００２６】さらに、本第１実施例のゲート電極２４
は、ゲート電極材料を層間絶縁膜２０に形成したゲート
開口部２３内に埋め込み形成することから、ゲート開口
部２３を所望の形状に形成することにより、例えば、従
来は形成するのが難しかったアスペクト比（ゲート厚／
ゲート幅）の高いゲート電極などを容易に形成すること
ができる。このため、ＣＭＯＳロジックなどの高速化が
図れる。

【００２７】第２実施例図４及び図５各図は本発明の第２実施例に係る半導体装
置の製造工程を説明する図である。なお、符号の１〜２
４までは、上記第１実施例と同様であるので重複説明を
省略する。これらの図において、２５はレジストマスク
２６をパターニングして形成したマスク開口部、２７は
レジストマスク２６により層間絶縁膜２０及びシリコン
酸化膜１１をエッチング除去して形成したシャロートレ
ンチ１４を形成するためのマスク開口部、２８はシャロ
ートレンチ１４内に埋め込んで素子分離領域を形成する
ためのシリコン酸化膜（ＳｉＯ₂）２８である。

【００２８】次に、その製造方法について説明する。ま
ず、図４（ａ）に示されるように、Ｓｉ基板１０を熱酸
化して膜厚５０〜８０Å程度のＳｉＯ₂からなるシリコ
ン酸化膜１１を形成し、その上にＣＶＤ法によりＳｉ₃
Ｎ₄をシリコン酸化膜１１上に堆積して膜厚２０００Å
程度の層間絶縁膜２０を形成する。そして、さらにその
上にレジストを全面に塗布した後、レジストを露光、現
像によりパターニングして層間絶縁膜２０が露出された
マスク開口部２５を有するレジストマスク２６を形成す
る。そして、レジストマスク２６をマスクとしてマスク
開口部２５内の層間絶縁膜２０及びシリコン酸化膜１１
を通してｐ型基板１０内にＡｓ⁺をイオン注入した後、
アニール処理を行ってソース拡散層１８とドレイン拡散
層１９とを形成する。

【００２９】次に、図４（ｂ）に示すように、レジスト
マスク２６のマスク開口部２５を使ってＣＦ₄＋ＣＨＦ
₃（Ｎ₂換算体積比１：１、ガス圧０．２ｔｏｒｒ）の
化合物気体を使い、出力４５０ＷのＲＩＥにより層間絶
縁膜１２及びシリコン酸化膜１１を異方性エッチングし
て、シャロートレンチを形成するためのマスク開口部２
７を形成し、基板１０を露出させた後、レジストマスク
２６をアッシング除去する。

【００３０】次に、図４（ｃ）に示すように、マスク開
口部２７が形成された層間絶縁膜１２は、これをエッチ
ングマスクとしてＳｉＣｌ₄＋ＳＦ₆＋Ｎ₂（Ｎ₂換算
体積比２０：３：３、ガス圧０．１ｔｏｒｒ）の化合物
気体を使い、出力４００ＷのＲＩＥにより基板１０の表
面から３０００〜４０００Åの深さのまで異方性エッチ
ングを行って、素子分離領域を形成するシャロートレン
チ１４を形成する。

【００３１】次に、図４（ｄ）に示すように、シャロー
トレンチ１４内には、ＳｉＯ₂を埋め込むべく、ＣＶＤ
法によりＳｉＯ₂のシリコン酸化膜２８を３０００〜５
０００Å程度の厚さで全面に堆積させる。次に、図５
（ｅ）に示すように、Ｓｉ₃Ｎ₄からなる層間絶縁膜２
０をストッパとしてＳｉＯ₂をポリッシングして表面を
平坦化し、素子分離領域１５を形成する。

【００３２】次に、図５（ｆ）に示すように、層間絶縁
膜２０上にゲート電極の形成領域に開口部を有するレジ
ストマスクをパターニング形成した後、ＣＦ₄＋Ｏ₂な
どのガスを用いてＲＩＥ等により、層間絶縁膜２０を異
方性エッチングしてシリコン酸化膜１１を露出させて、
ゲート開口部２３を形成する。そして、この露出したシ
リコン酸化膜１１部分は、再酸化して膜厚を５０〜６０
Åに制御した後、ゲート開口部２３内をゲート電極材料
で埋め込むように、ＣＶＤ法によりｎ型のドープトポリ
シリコンを成長させ、層間絶縁膜２０をストッパとして
ポリッシングが行われる。

【００３３】このようにして得られた図５（ｇ）に示す
本第２実施例のＭＯＳ型トランジスタは、上記第１実施
例の場合と同様に、埋め込みによってゲート電極２４を
形成した時点でゲート電極２４上が平坦化されており、
上層配線や多層構造の素子を容易に形成できると共に、
ゲート電極２４下のシリコン酸化膜１１からなるゲート
絶縁膜をエッチングストッパとして用いないため、集積
化によってゲート絶縁膜が薄膜化してもゲート絶縁膜の
信頼性を維持することが可能となり、ゲート電極を所望
の形状のゲート電極に形成することができる。このた
め、ゲート電極を高アスペクト比とすれば、ＣＭＯＳロ
ジックなどの高速化を図ることができる。

【００３４】第３実施例図６は本発明の第３実施例に係る半導体装置の製造工程
を説明する図である。図６（ａ）の前工程は、上記第２
実施例の図５（ｆ）までと同様であり、また同一の符号
については上記実施例と同様であるので重複説明を省略
する。図６において、２３ａ、２３ｂはゲート開口部２
３の両側壁部、２９ａ、２９ｂはその両側壁部２３ａ、
２３ｂに形成されたサイドウォールである。

【００３５】次に、その製造方法について説明する。ま
ず、図６（ａ）に示されるように、層間絶縁膜２０のゲ
ート開口部２３の側壁部２３ａ、２３ｂにサイドウォー
ルを形成するため、ゲート開口部２３を覆うようにＣＶ
Ｄ法によりＳｉ₃Ｎ₄を所定の膜厚（例えば１０００〜
２０００Å）で堆積させる。そして、このＳｉ₃Ｎ₄膜
をＣＦ₄＋Ｏ₂などのガスを用いてＲＩＥ等によりシリ
コン酸化膜１１が露出するように異方性エッチングを行
って、サイドウォール２９ａ、２９ｂを形成する。この
サイドウォール２９ａ、２９ｂの大きさは、堆積させる
Ｓｉ₃Ｎ₄の膜厚によって適宜制御することが可能であ
る。その後、再酸化してＳｉＯ₂を５０〜６０Åに制御
する。

【００３６】次に、図６（ｂ）に示すように、ゲート開
口部２３内にゲート電極材料であるドープトポリシリコ
ンを埋め込むようにＣＶＤ法で堆積させた後、層間絶縁
膜２０をストッパとしてポリッシングを行い、表面を平
坦化させると共に、ゲート電極２４が形成される。この
ように、本第３実施例の場合は、ゲート開口部２３内に
形成するサイドウォール２９ａ、２９ｂの大きさによっ
てゲート絶縁膜１１上のゲート幅を非常に小さく形成す
ることができるため、ゲートの実効長を短くすることに
より、高速化が図れる。そして、このゲートの実効長
は、形成するサイドウォール２９ａ、２９ｂの大きさを
変えるだけで容易に制御することができる。また、本第
３実施例におけるソース拡散層１８及びドレイン拡散層
１９の形成は、ゲート電極２４幅に応じた位置に不純物
を導入し、所定の領域に形成されるようにする。

【００３７】第４実施例図７及び図８は本発明の第４実施例に係る半導体装置の
製造工程を説明する図である。図７（ａ）の前の工程
は、上記第２実施例の図５（ｅ）までとほぼ同様である
が、図４（ａ）で不純物導入を行わないため、シリコン
基板１０中にはまだソース拡散層１８及びドレイン拡散
層１９が形成されていない。また、同一の符号について
は上記実施例と同様であるため、重複説明を省略する。

【００３８】これらの図において、２０−１はシリコン
酸化膜１１とのエッチング選択比が高くとれる、例えば
シリコン窒化膜（Ｓｉ₃Ｎ₄）などからなる第１の層間
絶縁膜、２０−２は例えばＰＳＧなどからなる第２の層
間絶縁膜である。次に、その製造方法について説明す
る。まず、図７（ａ）に示されるように、Ｓｉ₃Ｎ₄か
らなる膜厚２０００Å程度の第１の層間絶縁膜２０−１
上に、ここではＰＳＧからなる第２の層間絶縁膜２０−
２を例えばプラズマＣＶＤ法により膜厚５０００Å程度
堆積させ、これらの層間絶縁膜２０−１、２０−２の膜
厚の合計（７０００Å）が形成するゲート電極２４の厚
さとほぼ同じになるようにする。

【００３９】次に、図７（ｂ）に示されるように、ゲー
ト電極材料を埋め込んで形成するためのゲート開口部２
３を形成する。具体的には、第２の層間絶縁膜２０−２
上にゲート電極幅（ここでは０．２５〜０．３５μｍ）
の開口部を有する図示しないレジストマスクをパターニ
ング形成し、これをマスクとしてＣＦ₄＋ＣＨＦ₃（Ｎ
₂換算体積比３：７、ガス圧０．１５〜０．２０ｔｏｒ
ｒ）の化合物気体を使って、出力４００ＷのＲＩＥによ
りＰＳＧ膜を異方性エッチングする。そして、アッシン
グなどで上記レジストマスクを除去した後、開口部を有
する第２の層間絶縁膜２０−２をマスクとして、その下
の第１の層間絶縁膜２０−１をＣＦ₄＋Ｏ₂などのガス
を用いてＲＩＥ等によりシリコン酸化膜１１が露出する
ように異方性エッチングを行う。この場合、シリコン窒
化膜とゲート酸化膜とは、エッチング選択比（８〜１
０）が高くとれるため、ゲート絶縁膜１１に与えるダメ
ージが少なくて済むという利点がある。そして、露出し
たゲート絶縁膜１１は、再酸化して膜厚を５０〜８０Å
とする。

【００４０】次に、図７（ｃ）に示されるように、ゲー
ト開口部２３内をゲート電極材料で埋め込むように、ｎ
型の不純物をドープした導電性のポリシリコンをＣＶＤ
法により成長させた後、第２の層間絶縁膜２０−２をス
トッパとしてポリッシングを行って、図示した形状のゲ
ート電極２４を形成することができる。次に、図８
（ｄ）に示すように、第２の層間絶縁膜２０−２をバッ
ファードふっ酸（ＢＨＦ）などを使ってエッチバックさ
せてＰＳＧ膜を除去する。そして、その後、ゲート電極
２４をマスクとしてｐ型のシリコン基板中に、第１の層
間絶縁膜２０−１及びゲート絶縁膜１１を通して例えば
Ａｓ⁺をイオン注入し、不純物が導入された領域（破線
部分）をアニール処理によって活性化し、ソース拡散層
１８とドレイン拡散層とを形成する（図８（ｅ））。

【００４１】次に、図８（ｆ）に示すように、ＳＯＧを
全面に厚く塗布した後、熱処理を行ってＳｉＯ₂からな
る平坦な層間絶縁膜３０を形成する。そして、その層間
絶縁膜３０及び第１の層間絶縁膜２０−１には、それぞ
れソース、ゲート、ドレインの各コンタクトホール３
１、３２、３３を形成した後、それぞれに引出電極３
４、３５、３６を形成して、図に示すようなＭＯＳ型ト
ランジスタを形成する。

【００４２】このように、本第４実施例の場合は、ゲー
ト絶縁膜１１がダメージを受けることなくゲート電極２
４を形成することができると共に、形成したゲート電極
２４をマスクとしてソース／ドレイン拡散層１８、１９
をセルフアラインで容易に形成することができる。

【００４３】

【発明の効果】以上説明したように、請求項１記載の発
明によれば、ゲート絶縁膜上に、ゲート絶縁膜とエッチ
ング選択比の高くとれる層間絶縁膜を形成し、層間絶縁
膜のゲート形成領域にゲート開口部を形成し、その中に
ゲート電極材料を埋め込んでゲート電極を形成するよう
にしたので、従来のようにゲート絶縁膜をエッチングス
トッパに用いる必要がなく、ゲート絶縁膜へのダメージ
が少なくなって、集積化によりゲート絶縁膜が薄膜化し
ても、素子の信頼性を維持することができる。また、ゲ
ート電極は、層間絶縁膜の抜きパターンによって形成で
きるので、例えば高アスペクト比を持ったゲート電極を
容易に形成することができ、ＣＭＯＳロジックなどを高
速化することができる。さらに、ゲート電極は埋め込み
により形成されるので、ゲート電極の形成と同時にゲー
ト電極上部が平坦化されており、その上の上層配線や素
子などを容易に形成することができる。

【００４４】請求項２記載の発明によれば、請求項１記
載の効果に加えて、層間絶縁膜のゲート開口部の両側壁
部にサイドウォールを形成し、そのゲート開口部内に導
電材料を埋め込んでゲート電極を形成するので、形成す
るサイドウォールの大きさを変えるだけで、ゲートの実
効長を容易に制御することができる。請求項３記載の発
明によれば、ゲート絶縁膜上に第１の層間絶縁膜と第２
の層間絶縁膜とを形成した後、ゲート電極形成領域にゲ
ート開口部を形成し、ゲート電極材料を埋め込んでゲー
ト電極を形成した後、第２の層間絶縁膜を除去してゲー
ト電極をマスクとしてイオン注入を行い、ソース／ドレ
イン拡散層を形成するので、ゲート電極形成時にゲート
絶縁膜へのダメージが少なくて済み、高い信頼性が得ら
れると共に、ソース／ドレイン拡散層をセルフアライン
で容易に形成することができる。

【図面の簡単な説明】

【図１】本発明の第１実施例に係る半導体装置の製造工
程を説明する図である。

【図２】本発明の第１実施例に係る半導体装置の製造工
程を説明する図である。

【図３】本発明の第１実施例に係る半導体装置の製造工
程を説明する図である。

【図４】本発明の第２実施例に係る半導体装置の製造工
程を説明する図である。

【図５】本発明の第２実施例に係る半導体装置の製造工
程を説明する図である。

【図６】本発明の第３実施例に係る半導体装置の製造工
程を説明する図である。

【図７】本発明の第４実施例に係る半導体装置の製造工
程を説明する図である。

【図８】本発明の第４実施例に係る半導体装置の製造工
程を説明する図である。

【図９】従来の半導体装置の構成を示す図である。

【符号の説明】

１０シリコン基板１１シリコン酸化膜（ゲート絶縁膜）１５素子分離領域（ＬＯＣＯＳ）１８ソース拡散層１９ドレイン拡散層２０層間絶縁膜２０−１第１の層間絶縁膜２０−２第２の層間絶縁膜２３ゲート開口部２４ゲート電極２９ａ、２９ｂサイドウォール

───────────────────────────────────────────────────── フロントページの続き (72)発明者川上圭子神奈川県川崎市中原区上小田中1015番地富士通株式会社内 (72)発明者布藤渉神奈川県川崎市中原区上小田中1015番地富士通株式会社内

Claims

【特許請求の範囲】

【請求項１】ＭＯＳ構造を有する半導体装置の製造方法
において、シリコン基板（１０）上の素子形成領域にゲート絶縁膜
（１１）を形成する工程と、該ゲート絶縁膜（１１）上に形成するゲート電極とほぼ
同じ厚さであって、前記ゲート絶縁膜（１１）に対して
エッチング選択比の高い層間絶縁膜（２０）を形成する
工程と、該層間絶縁膜（２０）のゲート電極形成領域を除去して
ゲート開口部（２３）を形成する工程と、該ゲート開口部（２３）内に導電材料を埋め込んでゲー
ト電極（２４）を形成する工程と、を含むことを特徴とする半導体装置の製造方法。
【請求項２】前記ゲート開口部（２３）を形成後、さらに、該ゲート開口部（２３）の両側壁部（２３
ａ），（２３ｂ）に絶縁材料からなるサイドウォール
（２９ａ），（２９ｂ）を形成する工程と、該サイドウォール（２９ａ），（２９ｂ）が形成された
ゲート開口部（２３）内に導電材料を埋め込んでゲート
電極（２４）を形成する工程と、を含むことを特徴とする請求項１記載の半導体装置の製
造方法。
【請求項３】ＭＯＳ構造を有する半導体装置の製造方法
において、シリコン基板（１０）上の素子形成領域にゲート絶縁膜
（１１）を形成する工程と、前記ゲート絶縁膜（１１）上にゲート絶縁膜（１１）に
対してエッチング選択比の高い第１の層間絶縁膜（２０
−１）を薄く形成する工程と、該第１の層間絶縁膜（２０−１）上に第２の層間絶縁膜
（２０−２）を形成し、両膜厚の合計が形成するゲート
電極とほぼ同じ厚さになるように形成する工程と、前記第１の層間絶縁膜（２０−１）と前記第２の層間絶
縁膜（２０−２）とにわたるゲート電極形成領域を除去
してゲート開口部（２３）を形成する工程と、該ゲート開口部（２３）内に導電材料を埋め込んでゲー
ト電極（２４）を形成する工程と、前記第２の層間絶縁膜（２０−２）を除去してゲート電
極（２４）及び第１の層間絶縁膜（２０−１）を露出さ
せる工程と、前記ゲート電極（２４）をマスクとし、第１の層間絶縁
膜（２０−１）を通してゲート絶縁膜（１１）下のシリ
コン基板（１０）中にソース／ドレイン拡散層（１
８），（１９）を形成する不純物をイオン注入する工程
と、を含むことを特徴とする半導体装置の製造方法。