JPH05190677A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPH05190677A JPH05190677A JP283292A JP283292A JPH05190677A JP H05190677 A JPH05190677 A JP H05190677A JP 283292 A JP283292 A JP 283292A JP 283292 A JP283292 A JP 283292A JP H05190677 A JPH05190677 A JP H05190677A
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- JP
- Japan
- Prior art keywords
- wiring
- barrier metal
- amorphous silicon
- layer
- contact hole
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
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- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
(57)【要約】
【目的】 層間絶縁膜中に形成されたコンタクトホール
を通しての下層金属配線と上層金属配線との接続をアモ
ルファスシリコン層を介在させてアンチヒューズを構成
する，フィールド・プログラマブル・ゲートアレイ（Ｆ
ＰＧＡ）の多層配線の形成方法に関し，アンチヒューズ
の特性劣化を無くすことを目的とする。 【構成】 下層アルミニウム配線１２上に堆積した層間
絶縁膜１４中に形成した複数個のコンタクトホール１５
のうちの所定のコンタクトホール１５ａを覆うように，
アモルファスシリコン層１６を堆積した後，連続して第
１バリアメタル層１７を堆積する。第１バリアメタル層
１７およびアモルファスシリコン層１６を，コンタクト
ホール１５ａを完全に覆う形状にパターニングする。ド
ライ前処理を行った後，全面に第２バリアメタル層１８
を堆積する。全面に上層配線金属としてのアルミニウム
１９を堆積する。
を通しての下層金属配線と上層金属配線との接続をアモ
ルファスシリコン層を介在させてアンチヒューズを構成
する，フィールド・プログラマブル・ゲートアレイ（Ｆ
ＰＧＡ）の多層配線の形成方法に関し，アンチヒューズ
の特性劣化を無くすことを目的とする。 【構成】 下層アルミニウム配線１２上に堆積した層間
絶縁膜１４中に形成した複数個のコンタクトホール１５
のうちの所定のコンタクトホール１５ａを覆うように，
アモルファスシリコン層１６を堆積した後，連続して第
１バリアメタル層１７を堆積する。第１バリアメタル層
１７およびアモルファスシリコン層１６を，コンタクト
ホール１５ａを完全に覆う形状にパターニングする。ド
ライ前処理を行った後，全面に第２バリアメタル層１８
を堆積する。全面に上層配線金属としてのアルミニウム
１９を堆積する。
Description
【０００１】
【産業上の利用分野】本発明は，半導体装置の製造方
法，特にフィールド・プログラマブル・ゲートアレイ
（ＦＰＧＡ）の多層配線の形成方法に関する。
法，特にフィールド・プログラマブル・ゲートアレイ
（ＦＰＧＡ）の多層配線の形成方法に関する。
【０００２】近年，半導体装置の多様なアプリケーショ
ンとユーザの多様なニーズに応える形で，ゲートアレイ
とスタンダードセルとの中間に位置するフィールド・プ
ログラマブル・ゲートアレイ（ＦＰＧＡ）が脚光を浴び
ている。
ンとユーザの多様なニーズに応える形で，ゲートアレイ
とスタンダードセルとの中間に位置するフィールド・プ
ログラマブル・ゲートアレイ（ＦＰＧＡ）が脚光を浴び
ている。
【０００３】ＦＰＧＡは，ヒューズまたはアンチヒュー
ズを搭載し，これを用いてユーザが任意の回路を構成し
得るようにしたものである。
ズを搭載し，これを用いてユーザが任意の回路を構成し
得るようにしたものである。
【０００４】
【従来の技術】図３は従来例を示す図である。図中，２
１は下地，２２は下層アルミニウム配線，２３は第１バ
リアメタル層，２４は層間絶縁膜，２５はコンタクトホ
ール，２６はアモルファスシリコン層，２７は第２バリ
アメタル層，２８は上層アルミニウム配線である。
１は下地，２２は下層アルミニウム配線，２３は第１バ
リアメタル層，２４は層間絶縁膜，２５はコンタクトホ
ール，２６はアモルファスシリコン層，２７は第２バリ
アメタル層，２８は上層アルミニウム配線である。
【０００５】図３に示すＦＰＧＡは，下層アルミニウム
配線２２ｂと上層アルミニウム配線２８ｂとを，コンタ
クトホール２５ｂを通して直接接続することにより固定
配線を構成している。アンチヒューズは，下層アルミニ
ウム配線２２ａと上層アルミニウム配線２８ａとを，コ
ンタクトホール２５ａを通し，アモルファスシリコン層
２６を介して接続することにより構成している。
配線２２ｂと上層アルミニウム配線２８ｂとを，コンタ
クトホール２５ｂを通して直接接続することにより固定
配線を構成している。アンチヒューズは，下層アルミニ
ウム配線２２ａと上層アルミニウム配線２８ａとを，コ
ンタクトホール２５ａを通し，アモルファスシリコン層
２６を介して接続することにより構成している。
【０００６】また，下層アルミニウム配線２２ａ，２２
ｂの上面に第１バリアメタル層２３ａ，２３ｂが，上層
アルミニウム配線２８ａ，２８ｂの下面に第２バリアメ
タル層２７ａ，２７ｂがそれぞれ形成されている。
ｂの上面に第１バリアメタル層２３ａ，２３ｂが，上層
アルミニウム配線２８ａ，２８ｂの下面に第２バリアメ
タル層２７ａ，２７ｂがそれぞれ形成されている。
【０００７】
【発明が解決しようとする課題】従来の技術では，第４
図に示すように，アモルファスシリコン層２６を堆積し
た後，第２バリアメタル層２７をスパッタ法によって堆
積する前に，固定配線を構成するコンタクトホール２５
ｂの接触抵抗を下げるためのクリーニングとして，ＲＦ
エッチングなどのドライ前処理を行っている。
図に示すように，アモルファスシリコン層２６を堆積し
た後，第２バリアメタル層２７をスパッタ法によって堆
積する前に，固定配線を構成するコンタクトホール２５
ｂの接触抵抗を下げるためのクリーニングとして，ＲＦ
エッチングなどのドライ前処理を行っている。
【０００８】このドライ前処理によってアモルファスシ
リコン層２６がダメージを受け，アンチヒューズ書き込
み時の耐圧の低下およびリーク電流の増加が生じ，アン
チヒューズの特性が劣化する，という問題があった。
リコン層２６がダメージを受け，アンチヒューズ書き込
み時の耐圧の低下およびリーク電流の増加が生じ，アン
チヒューズの特性が劣化する，という問題があった。
【０００９】本発明は，上記の問題点を解決して，アン
チヒューズの特性劣化を無くすことのできる半導体装置
の製造方法，特にフィールド・プログラマブル・ゲート
アレイ（ＦＰＧＡ）の多層配線の形成方法を提供するこ
とを目的とする。
チヒューズの特性劣化を無くすことのできる半導体装置
の製造方法，特にフィールド・プログラマブル・ゲート
アレイ（ＦＰＧＡ）の多層配線の形成方法を提供するこ
とを目的とする。
【００１０】
【課題を解決するための手段】上記の目的を達成するた
めに，本発明に係る半導体装置の製造方法は，層間絶縁
膜中に形成されたコンタクトホールを通して下層金属配
線と上層金属配線とを接続する多層配線であって，所定
個所の接続をアモルファスシリコン層を介在させて行う
多層配線の形成方法において，下層金属配線上に堆積し
た層間絶縁膜中に形成した複数個のコンタクトホールの
うち，所定のコンタクトホールを覆うようにアモルファ
スシリコン層を堆積した後，連続して第１バリアメタル
層を堆積する工程と，第１バリアメタル層およびアモル
ファスシリコン層を，コンタクトホールを完全に覆う形
状にパターニングする工程と，ドライ前処理を行った
後，全面に第２バリアメタル層を堆積する工程と，全面
に上層配線金属を堆積する工程とを含むように構成す
る。
めに，本発明に係る半導体装置の製造方法は，層間絶縁
膜中に形成されたコンタクトホールを通して下層金属配
線と上層金属配線とを接続する多層配線であって，所定
個所の接続をアモルファスシリコン層を介在させて行う
多層配線の形成方法において，下層金属配線上に堆積し
た層間絶縁膜中に形成した複数個のコンタクトホールの
うち，所定のコンタクトホールを覆うようにアモルファ
スシリコン層を堆積した後，連続して第１バリアメタル
層を堆積する工程と，第１バリアメタル層およびアモル
ファスシリコン層を，コンタクトホールを完全に覆う形
状にパターニングする工程と，ドライ前処理を行った
後，全面に第２バリアメタル層を堆積する工程と，全面
に上層配線金属を堆積する工程とを含むように構成す
る。
【００１１】
【作用】本発明では，アンチヒューズを構成する部分の
コンタクトホールを覆うようにアモルファスシリコン層
を堆積した後，連続して第１バリアメタル層を堆積し，
第１バリアメタル層およびアモルファスシリコン層を，
コンタクトホールを完全に覆う形状にパターニングした
後に，ドライ前処理を行って固定配線を構成するコンタ
クトホールのクリーニングを行い，その後，全面に第２
バリアメタル層を堆積している。
コンタクトホールを覆うようにアモルファスシリコン層
を堆積した後，連続して第１バリアメタル層を堆積し，
第１バリアメタル層およびアモルファスシリコン層を，
コンタクトホールを完全に覆う形状にパターニングした
後に，ドライ前処理を行って固定配線を構成するコンタ
クトホールのクリーニングを行い，その後，全面に第２
バリアメタル層を堆積している。
【００１２】その結果，固定配線を構成するコンタクト
ホールのクリーニングとしてのドライ前処理時に，第１
バリアメタル層が防護膜の作用をなすので，アモルファ
スシリコン層にダメージが生じることが無くなる。した
がって，アンチヒューズの特性劣化を無くすことができ
る。
ホールのクリーニングとしてのドライ前処理時に，第１
バリアメタル層が防護膜の作用をなすので，アモルファ
スシリコン層にダメージが生じることが無くなる。した
がって，アンチヒューズの特性劣化を無くすことができ
る。
【００１３】
【実施例】図１は，本発明の一実施例を示す図である。
図中，１１は下地，１２は下層アルミニウム配線，１３
は第１バリアメタル層，１４は層間絶縁膜，１５はコン
タクトホール，１６はアモルファスシリコン層，１７は
第２バリアメタル層，１８は第３バリアメタル層，１９
は上層アルミニウム配線である。
図中，１１は下地，１２は下層アルミニウム配線，１３
は第１バリアメタル層，１４は層間絶縁膜，１５はコン
タクトホール，１６はアモルファスシリコン層，１７は
第２バリアメタル層，１８は第３バリアメタル層，１９
は上層アルミニウム配線である。
【００１４】以下，本発明によるＦＰＧＡの多層配線の
形成方法を工程順に説明する。 表面に厚さ１０００Åの第１バリアメタル層１３が
形成された下層アルミニウム配線１２上に，ＣＶＤ法に
よりＳｉＯ2 から成る層間絶縁膜１４を堆積する。
形成方法を工程順に説明する。 表面に厚さ１０００Åの第１バリアメタル層１３が
形成された下層アルミニウム配線１２上に，ＣＶＤ法に
よりＳｉＯ2 から成る層間絶縁膜１４を堆積する。
【００１５】 層間絶縁膜１４中にコンタクトホール
１５ａ，１５ｂを開口する。 アンチヒューズを形成すべきコンタクトホール１５
ａ以外のコンタクトホール１５ｂをレジストによってマ
スクした後，ＣＶＤ法により厚さ１０００Åのアモルフ
ァスシリコン層１６を堆積する。
１５ａ，１５ｂを開口する。 アンチヒューズを形成すべきコンタクトホール１５
ａ以外のコンタクトホール１５ｂをレジストによってマ
スクした後，ＣＶＤ法により厚さ１０００Åのアモルフ
ァスシリコン層１６を堆積する。
【００１６】その後，ドライ前処理は行わずに，連続し
て，アモルファスシリコン層１６上に，スパッタ法によ
って厚さ１０００Åの第２バリアメタル層１７を堆積す
る。バリアメタルとしては，ＴｉＮ，ＴｉＷ，Ｗ，Ｔａ
Ｎ，ＷＮ，ＴａＳｉなどを用いる。
て，アモルファスシリコン層１６上に，スパッタ法によ
って厚さ１０００Åの第２バリアメタル層１７を堆積す
る。バリアメタルとしては，ＴｉＮ，ＴｉＷ，Ｗ，Ｔａ
Ｎ，ＷＮ，ＴａＳｉなどを用いる。
【００１７】 第２バリアメタル層１７およびアモル
ファスシリコン層１６を，コンタクトホール１５ａを完
全に覆う形状にパターニングする。 図２に示すように，ＲＦエッチングを行って，固定
配線を構成するコンタクトホール１５ｂのクリーニング
を行う。この時，図２からわかるように，アモルファス
シリコン層１６は第２バリアメタル層１７によって防護
されるので，アモルファスシリコン層１６にダメージが
生じることはない。
ファスシリコン層１６を，コンタクトホール１５ａを完
全に覆う形状にパターニングする。 図２に示すように，ＲＦエッチングを行って，固定
配線を構成するコンタクトホール１５ｂのクリーニング
を行う。この時，図２からわかるように，アモルファス
シリコン層１６は第２バリアメタル層１７によって防護
されるので，アモルファスシリコン層１６にダメージが
生じることはない。
【００１８】 全面にＣＶＤ法により厚さ１０００Å
の第３バリアメタル層１８を堆積する。バリアメタルと
しては，Ｔｉ＋ＴｉＮ，ＴｉＷ，ＴａＮ，ＴａＳｉ，Ｗ
などを用いる。
の第３バリアメタル層１８を堆積する。バリアメタルと
しては，Ｔｉ＋ＴｉＮ，ＴｉＷ，ＴａＮ，ＴａＳｉ，Ｗ
などを用いる。
【００１９】 全面にＣＶＤ法により厚さ７０００Å
のアルミニウム１９を堆積する。 アルミニウム１９および第３バリアメタル層１８を
パターニングして，上層アルミニウム配線１９ａ，１９
ｂを形成する。
のアルミニウム１９を堆積する。 アルミニウム１９および第３バリアメタル層１８を
パターニングして，上層アルミニウム配線１９ａ，１９
ｂを形成する。
【００２０】以上の各工程を経て，本発明に係るＦＰＧ
Ａの多層配線が完成する。
Ａの多層配線が完成する。
【００２１】
【発明の効果】本発明によれば，固定配線を構成するコ
ンタクトホールのクリーニングとしてのドライ前処理時
に，アンチヒューズを構成するコンタクトホールを覆う
アモルファスシリコン層上に堆積したバリアメタル層が
防護膜として働くので，アモルファスシリコン層にダメ
ージが生じることが無くなる。その結果，アンチヒュー
ズの特性劣化を無くすことが可能になる。
ンタクトホールのクリーニングとしてのドライ前処理時
に，アンチヒューズを構成するコンタクトホールを覆う
アモルファスシリコン層上に堆積したバリアメタル層が
防護膜として働くので，アモルファスシリコン層にダメ
ージが生じることが無くなる。その結果，アンチヒュー
ズの特性劣化を無くすことが可能になる。
【図１】本発明の一実施例を示す図である。
【図２】本発明によるドライ前処理時の状態を示す図で
ある。
ある。
【図３】従来例を示す図である。
【図４】従来例の問題点を示す図である。
１１ 下地 １２ 下層アルミニウム配線 １３ 第１バリアメタル層 １４ 層間絶縁膜 １５ コンタクトホール １６ アモルファスシリコン層 １７ 第２バリアメタル層 １８ 第３バリアメタル層１９ 上層アルミニウム配線
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 21/90 Ｂ 7735−4Ｍ 7735−4Ｍ Ｈ０１Ｌ 21/88 Ｒ
Claims (1)
- 【請求項１】 層間絶縁膜中に形成されたコンタクトホ
ールを通して下層金属配線と上層金属配線とを接続する
多層配線であって，所定個所の接続をアモルファスシリ
コン層を介在させて行う多層配線の形成方法において， 下層金属配線上に堆積した層間絶縁膜中に形成した複数
個のコンタクトホールのうち，所定のコンタクトホール
を覆うようにアモルファスシリコン層を堆積した後，連
続して第１バリアメタル層を堆積する工程と， 第１バリアメタル層およびアモルファスシリコン層を，
コンタクトホールを完全に覆う形状にパターニングする
工程と， ドライ前処理を行った後，全面に第２バリアメタル層を
堆積する工程と， 全面に上層配線金属を堆積する工程とを含むことを特徴
とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP283292A JPH05190677A (ja) | 1992-01-10 | 1992-01-10 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP283292A JPH05190677A (ja) | 1992-01-10 | 1992-01-10 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05190677A true JPH05190677A (ja) | 1993-07-30 |
Family
ID=11540395
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP283292A Withdrawn JPH05190677A (ja) | 1992-01-10 | 1992-01-10 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05190677A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100211420B1 (ko) * | 1996-10-10 | 1999-08-02 | 윤종용 | 프로그램이 가능한 반도체 장치 및 그의 제조 방법 |
-
1992
- 1992-01-10 JP JP283292A patent/JPH05190677A/ja not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100211420B1 (ko) * | 1996-10-10 | 1999-08-02 | 윤종용 | 프로그램이 가능한 반도체 장치 및 그의 제조 방법 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19990408 |