JPH05190767A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPH05190767A JPH05190767A JP2451292A JP2451292A JPH05190767A JP H05190767 A JPH05190767 A JP H05190767A JP 2451292 A JP2451292 A JP 2451292A JP 2451292 A JP2451292 A JP 2451292A JP H05190767 A JPH05190767 A JP H05190767A
- Authority
- JP
- Japan
- Prior art keywords
- capacitor
- film
- electrode
- polysilicon film
- insulating film
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】
【目的】 キャパシタの占有面積を増大することなく大
容量のキャパシタを実現でき、しかも基板の寄生容量の
影響を受けにくいキャパシタ構造をもった半導体装置を
提供する。 【構成】 シリコン基板１１上にシリコン酸化膜１２を
介して第１の電極としてのポリシリコン膜１３を堆積す
る。ポリシリコン膜１３の表面部分は、凹凸状にパター
ンニングされている。このポリシリコン膜１３の上にシ
リコン窒化膜１４を堆積し、その上に第２の電極として
の金属配線１６を形成する。一方の金属配線１７はポリ
シリコン膜１３に接続されている。ポリシリコン膜１３
をパターンニングすることにより電極面積の増大化を図
り、また、ポリシリコン膜１３とシリコン基板１１との
間にシリコン酸化膜１２を介在させることにより基板の
寄生容量の影響を回避する。
容量のキャパシタを実現でき、しかも基板の寄生容量の
影響を受けにくいキャパシタ構造をもった半導体装置を
提供する。 【構成】 シリコン基板１１上にシリコン酸化膜１２を
介して第１の電極としてのポリシリコン膜１３を堆積す
る。ポリシリコン膜１３の表面部分は、凹凸状にパター
ンニングされている。このポリシリコン膜１３の上にシ
リコン窒化膜１４を堆積し、その上に第２の電極として
の金属配線１６を形成する。一方の金属配線１７はポリ
シリコン膜１３に接続されている。ポリシリコン膜１３
をパターンニングすることにより電極面積の増大化を図
り、また、ポリシリコン膜１３とシリコン基板１１との
間にシリコン酸化膜１２を介在させることにより基板の
寄生容量の影響を回避する。
Description
【０００１】
【産業上の利用分野】本発明は半導体装置に係り、特
に、半導体集積回路に用いられるキャパシタの構造に関
する。
に、半導体集積回路に用いられるキャパシタの構造に関
する。
【０００２】
【従来の技術】従来の一般的なキャパシタの構造を図４
に示す。シリコン基板１にキャパシタの第１の電極とし
ての不純物拡散層２が形成されている。この不純物拡散
層２の上に、キャパシタの容量絶縁膜としてのシリコン
窒化膜（Ｓｉ3 Ｎ4 ）３と、第２の電極としてのアルミ
ニウム配線４が積層形成されている。なお、図中の符号
５はシリコン酸化膜、６はシリコン酸化膜５に形成され
たコンタクトホールを介して、不純物拡散層２に接続す
るアルミニウム配線である。
に示す。シリコン基板１にキャパシタの第１の電極とし
ての不純物拡散層２が形成されている。この不純物拡散
層２の上に、キャパシタの容量絶縁膜としてのシリコン
窒化膜（Ｓｉ3 Ｎ4 ）３と、第２の電極としてのアルミ
ニウム配線４が積層形成されている。なお、図中の符号
５はシリコン酸化膜、６はシリコン酸化膜５に形成され
たコンタクトホールを介して、不純物拡散層２に接続す
るアルミニウム配線である。
【０００３】周知のようにキャパシタの容量は、電極面
積に比例するとともに、容量絶縁膜の厚みに反比例す
る。キャパシタの占有面積を増やすことなく大容量のキ
ャパシタを実現しようとした場合、上述したキャパシタ
構造によれば、容量絶縁膜の厚みを薄くする必要かあ
る。しかし、容量絶縁膜の厚みを余り薄くすると、絶縁
耐圧が低下するので、容量絶縁膜の厚みを薄くするにも
限界がある。そのため、上述したキャパシタ構造で大容
量のキャパシタを得ようとすると、必然的に電極面積を
多くしなければならず、半導体装置の高集積化の妨げに
なっていた。
積に比例するとともに、容量絶縁膜の厚みに反比例す
る。キャパシタの占有面積を増やすことなく大容量のキ
ャパシタを実現しようとした場合、上述したキャパシタ
構造によれば、容量絶縁膜の厚みを薄くする必要かあ
る。しかし、容量絶縁膜の厚みを余り薄くすると、絶縁
耐圧が低下するので、容量絶縁膜の厚みを薄くするにも
限界がある。そのため、上述したキャパシタ構造で大容
量のキャパシタを得ようとすると、必然的に電極面積を
多くしなければならず、半導体装置の高集積化の妨げに
なっていた。
【０００４】そこで、キャパシタの占有面積を増加する
ことなく、電極面積を大きくできるキャパシタ構造とし
て、図５に示すようなものが提案されている（特開平３
−２４７５６号公報参照）。このキャパシタは、不純物
拡散層２の上にパターンニングされた導電性のポリシリ
コン膜７を形成し、このポリシリコン膜７の上にシリコ
ン窒化膜３とアルミニウム配線４とを積層形成してい
る。このキャパシタによれば、パターンニングされたポ
リシリコン膜７の側面の面積によって、キャパシタの電
極面積が増加するので、キャパシタの占有面積を拡げる
ことなく、大容量のキャパシタを実現することができ
る。
ことなく、電極面積を大きくできるキャパシタ構造とし
て、図５に示すようなものが提案されている（特開平３
−２４７５６号公報参照）。このキャパシタは、不純物
拡散層２の上にパターンニングされた導電性のポリシリ
コン膜７を形成し、このポリシリコン膜７の上にシリコ
ン窒化膜３とアルミニウム配線４とを積層形成してい
る。このキャパシタによれば、パターンニングされたポ
リシリコン膜７の側面の面積によって、キャパシタの電
極面積が増加するので、キャパシタの占有面積を拡げる
ことなく、大容量のキャパシタを実現することができ
る。
【０００５】
【発明が解決しようとする課題】しかしながら、このよ
うな構成を有する従来例の場合には、次のような問題が
ある。すなわち、図４および図５に示したキャパシタは
いずれも、第１の電極として不純物拡散層２を用いてい
るので、シリコン基板１の寄生容量の影響を受けやす
く、設計値通りの容量値を得難いという問題点がある。
うな構成を有する従来例の場合には、次のような問題が
ある。すなわち、図４および図５に示したキャパシタは
いずれも、第１の電極として不純物拡散層２を用いてい
るので、シリコン基板１の寄生容量の影響を受けやす
く、設計値通りの容量値を得難いという問題点がある。
【０００６】本発明は、このような事情に鑑みてなされ
たものであって、キャパシタの占有面積を増大すること
なく大容量のキャパシタを実現でき、しかも基板の寄生
容量の影響を受け難いキャパシタ構造をもった半導体装
置を提供することを目的としている。
たものであって、キャパシタの占有面積を増大すること
なく大容量のキャパシタを実現でき、しかも基板の寄生
容量の影響を受け難いキャパシタ構造をもった半導体装
置を提供することを目的としている。
【０００７】
【課題を解決するための手段】本発明は、このような目
的を達成するために、次のような構成をとる。すなわ
ち、本発明に係る半導体装置は、半導体基板上に絶縁膜
を介して形成され、その表面部分がパターンニングされ
た第１の電極と、前記第１の電極上に形成された容量絶
縁膜と、前記容量絶縁膜の上に形成された第２の電極
と、を備えたものである。
的を達成するために、次のような構成をとる。すなわ
ち、本発明に係る半導体装置は、半導体基板上に絶縁膜
を介して形成され、その表面部分がパターンニングされ
た第１の電極と、前記第１の電極上に形成された容量絶
縁膜と、前記容量絶縁膜の上に形成された第２の電極
と、を備えたものである。
【０００８】
【作用】本発明によれば、第１の電極の表面部分がパタ
ーンニングされて段差構造になっているので、段差部の
側面部の面積の分だけキャパシタの電極面積が増大し、
キャパシタの素子占有面積を大きくすることなく、大容
量のキャパシタが実現される。しかも、第１の電極と半
導体基板との間には、絶縁膜が介在しているので、半導
体基板の寄生容量の影響を受けることもない。
ーンニングされて段差構造になっているので、段差部の
側面部の面積の分だけキャパシタの電極面積が増大し、
キャパシタの素子占有面積を大きくすることなく、大容
量のキャパシタが実現される。しかも、第１の電極と半
導体基板との間には、絶縁膜が介在しているので、半導
体基板の寄生容量の影響を受けることもない。
【０００９】
【実施例】以下、図面を参照して本発明の一実施例を説
明する。図１は本発明に係る半導体装置の一実施例の概
略構成を示した断面図である。図中、符号１１はシリコ
ン基板であり、このシリコン基板１１の上に絶縁膜とし
ての例えば、シリコン酸化膜１２が形成されている。シ
リコン酸化膜１２の上に第１の電極としての導電性のポ
リシリコン膜１３が堆積されている。このポリシリコン
膜１３の表面部分は、溝状にパターンニングされてい
る。パターンニングの形状は特に限定しないが、例えば
図２の（ａ）に示すように、格子状の溝構造のものや、
（ｂ）に示すようにストライプ状の溝構造のものがあ
る。
明する。図１は本発明に係る半導体装置の一実施例の概
略構成を示した断面図である。図中、符号１１はシリコ
ン基板であり、このシリコン基板１１の上に絶縁膜とし
ての例えば、シリコン酸化膜１２が形成されている。シ
リコン酸化膜１２の上に第１の電極としての導電性のポ
リシリコン膜１３が堆積されている。このポリシリコン
膜１３の表面部分は、溝状にパターンニングされてい
る。パターンニングの形状は特に限定しないが、例えば
図２の（ａ）に示すように、格子状の溝構造のものや、
（ｂ）に示すようにストライプ状の溝構造のものがあ
る。
【００１０】パターンニングされたポリシリコン膜１３
の上に、容量絶縁膜としてのシリコン窒化膜１４が堆積
されている。容量絶縁膜としては、この他にシリコン酸
化膜のような絶縁膜や、チタン酸ジルコン酸鉛（ＰＺ
Ｔ）のような強誘電体物質を用いることもできる。容量
絶縁膜としてＰＺＴのような強誘電体物質を用いる場合
には、強誘電体物質の結晶配向性を良くするために、ポ
リシリコン膜１３との間に白金等の金属薄膜を介在させ
るのが好ましい。
の上に、容量絶縁膜としてのシリコン窒化膜１４が堆積
されている。容量絶縁膜としては、この他にシリコン酸
化膜のような絶縁膜や、チタン酸ジルコン酸鉛（ＰＺ
Ｔ）のような強誘電体物質を用いることもできる。容量
絶縁膜としてＰＺＴのような強誘電体物質を用いる場合
には、強誘電体物質の結晶配向性を良くするために、ポ
リシリコン膜１３との間に白金等の金属薄膜を介在させ
るのが好ましい。
【００１１】シリコン窒化膜１４の上に燐ガラス等の層
間絶縁膜１５が堆積され、この層間絶縁膜１５に形成さ
れた各コンタクトホールを介して、Ａｌ−Ｓｉ等からな
る金属配線１６がシリコン窒化膜１４の上に形成され、
また金属配線１７がポリシリコン膜１３に接続してい
る。
間絶縁膜１５が堆積され、この層間絶縁膜１５に形成さ
れた各コンタクトホールを介して、Ａｌ−Ｓｉ等からな
る金属配線１６がシリコン窒化膜１４の上に形成され、
また金属配線１７がポリシリコン膜１３に接続してい
る。
【００１２】以下、図３を参照して上述した半導体装置
の製造方法を説明する。図３の（ａ）に示すように、シ
リコン基板１１の表面に熱酸化法によりシリコン酸化膜
１２を形成した後、燐等の不純物をドープした導電性の
ポリシリコン膜１３をＣＶＤ（Chemical Vapor Deposit
ion)法で堆積し、フォトエッチング法により所要の形状
にパターンニングする。
の製造方法を説明する。図３の（ａ）に示すように、シ
リコン基板１１の表面に熱酸化法によりシリコン酸化膜
１２を形成した後、燐等の不純物をドープした導電性の
ポリシリコン膜１３をＣＶＤ（Chemical Vapor Deposit
ion)法で堆積し、フォトエッチング法により所要の形状
にパターンニングする。
【００１３】図３の（ｂ）に示すように、ポリシリコン
膜１３をフォトレジストで例えばストライプ状にマスキ
ングし、反応性イオンエッチング（ＲＩＥ）法により、
ポリシリコン膜１３の表面部分をパターンニングして段
差構造を形成する。
膜１３をフォトレジストで例えばストライプ状にマスキ
ングし、反応性イオンエッチング（ＲＩＥ）法により、
ポリシリコン膜１３の表面部分をパターンニングして段
差構造を形成する。
【００１４】図３の（ｃ）に示すように、フォトレジス
トを除去した後、ＣＶＤ法によりシリコン窒化膜１４を
堆積する。キャパシタの容量を増大する上で、シリコン
窒化膜１４は、絶縁耐圧が劣化しない範囲で、出来るだ
け薄く形成するのが好ましい。ここでは、１０００オン
グストローム程度の膜厚に設定されている。
トを除去した後、ＣＶＤ法によりシリコン窒化膜１４を
堆積する。キャパシタの容量を増大する上で、シリコン
窒化膜１４は、絶縁耐圧が劣化しない範囲で、出来るだ
け薄く形成するのが好ましい。ここでは、１０００オン
グストローム程度の膜厚に設定されている。
【００１５】図３の（ｄ）に示すように、燐ガラス等の
層間絶縁膜１５をＣＶＤ法で堆積した後、層間絶縁膜１
５にコンタクトホールを形成し、続いてＡｌ−Ｓｉ等の
金属膜をスパッタリング法により被着し、この金属膜を
パターンニングして金属配線１６および１７を形成す
る。
層間絶縁膜１５をＣＶＤ法で堆積した後、層間絶縁膜１
５にコンタクトホールを形成し、続いてＡｌ−Ｓｉ等の
金属膜をスパッタリング法により被着し、この金属膜を
パターンニングして金属配線１６および１７を形成す
る。
【００１６】
【発明の効果】以上の説明から明らかなように、本発明
によれば、第１の電極の表面部分がパターンニングされ
て段差構造になっているので、段差部の側面部の面積の
分だけキャパシタの電極面積が増大し、キャパシタの素
子占有面積を大きくすることなく、大容量のキャパシタ
を実現することができる。しかも、第１の電極と半導体
基板との間には、絶縁膜が介在しているので、半導体基
板の寄生容量の影響を受けることがなく、設計値通りの
容量値をもったキャパシタを容易に実現することができ
る。
によれば、第１の電極の表面部分がパターンニングされ
て段差構造になっているので、段差部の側面部の面積の
分だけキャパシタの電極面積が増大し、キャパシタの素
子占有面積を大きくすることなく、大容量のキャパシタ
を実現することができる。しかも、第１の電極と半導体
基板との間には、絶縁膜が介在しているので、半導体基
板の寄生容量の影響を受けることがなく、設計値通りの
容量値をもったキャパシタを容易に実現することができ
る。
【図１】本発明に係る半導体装置の一実施例の構成を示
した断面図である。
した断面図である。
【図２】第１の電極のパターンニング形状の例を示した
平面図である。
平面図である。
【図３】実施例装置の製造方法の説明図である。
【図４】従来の半導体装置の構成を示した断面図であ
る。
る。
【図５】電極面積の増大を図った従来の半導体装置の構
成を示した断面図である。
成を示した断面図である。
１１…シリコン基板 １２…シリコン酸化膜（絶縁膜） １３…ポリシリコン膜（第１の電極） １４…シリコン窒化膜（容量絶縁膜） １５…層間絶縁膜 １６…金属配線（第２の電極） １７…金属配線
Claims (1)
- 【請求項１】 半導体基板上に絶縁膜を介して形成さ
れ、その表面部分がパターンニングされた第１の電極
と、 前記第１の電極上に形成された容量絶縁膜と、 前記容量絶縁膜の上に形成された第２の電極と、 を備えたことを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2451292A JPH05190767A (ja) | 1992-01-14 | 1992-01-14 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2451292A JPH05190767A (ja) | 1992-01-14 | 1992-01-14 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05190767A true JPH05190767A (ja) | 1993-07-30 |
Family
ID=12140229
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2451292A Pending JPH05190767A (ja) | 1992-01-14 | 1992-01-14 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05190767A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0870034A (ja) * | 1994-05-18 | 1996-03-12 | Applied Materials Inc | 静電力低減のためのパターン付きサセプタ |
| KR20010068729A (ko) * | 2000-01-08 | 2001-07-23 | 박종섭 | 커패시터 제조방법 |
| CN111969111A (zh) * | 2020-08-26 | 2020-11-20 | 上海华虹宏力半导体制造有限公司 | 一种电容器及其制造方法 |
| CN113270547A (zh) * | 2021-05-19 | 2021-08-17 | 上海华虹宏力半导体制造有限公司 | 一种pip电容及其制作方法 |
-
1992
- 1992-01-14 JP JP2451292A patent/JPH05190767A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0870034A (ja) * | 1994-05-18 | 1996-03-12 | Applied Materials Inc | 静電力低減のためのパターン付きサセプタ |
| KR20010068729A (ko) * | 2000-01-08 | 2001-07-23 | 박종섭 | 커패시터 제조방법 |
| CN111969111A (zh) * | 2020-08-26 | 2020-11-20 | 上海华虹宏力半导体制造有限公司 | 一种电容器及其制造方法 |
| CN111969111B (zh) * | 2020-08-26 | 2023-04-18 | 上海华虹宏力半导体制造有限公司 | 一种电容器及其制造方法 |
| CN113270547A (zh) * | 2021-05-19 | 2021-08-17 | 上海华虹宏力半导体制造有限公司 | 一种pip电容及其制作方法 |
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