JPH05190795A - メモリセルアレイ - Google Patents

メモリセルアレイ

Info

Publication number
JPH05190795A
JPH05190795A JP4167475A JP16747592A JPH05190795A JP H05190795 A JPH05190795 A JP H05190795A JP 4167475 A JP4167475 A JP 4167475A JP 16747592 A JP16747592 A JP 16747592A JP H05190795 A JPH05190795 A JP H05190795A
Authority
JP
Japan
Prior art keywords
memory cell
pillar
layer
region
item
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP4167475A
Other languages
English (en)
Inventor
Clarence W-H Teng
ワン − シン テング クラレンス
Robert R Doering
アール．ドアリング ロバート
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Texas Instruments Inc
Original Assignee
Texas Instruments Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Texas Instruments Inc filed Critical Texas Instruments Inc
Publication of JPH05190795A publication Critical patent/JPH05190795A/ja
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/39—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor and the transistor being in a same trench
    • H10B12/395—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor and the transistor being in a same trench the transistor being vertical
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/05—Making the transistor
    • H10B12/053—Making the transistor the transistor being at least partially in a trench in the substrate

Landscapes

  • Engineering & Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Semiconductor Memories (AREA)
  • Semiconductor Integrated Circuits (AREA)

Abstract

(57)【要約】 【目的】 寄生容量、リーク電流、そしてメモリセル間
の間隔要求を低減したダイナミック・ランダムアクセス
メモリ（ＤＲＡＭ）を得る。 【構成】 本発明のメモリセル（１００）は半導体ピラ
ー（１１２）と前記ピラーの側壁上の絶縁体（１１６）
とを含む。メモリセルの導電性コンデンサは前記絶縁体
に隣接する第１電極を含む。メモリセルのトランジスタ
は前記ピラー中に形成され、前記第１電極へつながる、
第１のソース／ドレイン領域（１０８）、ゲート（１０
４）、そして第２のソース／ドレイン領域（１１０）を
含む。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は一般的には集積回路に関
するものであり、更に詳細にはダイナミック・ランダム
アクセスメモリに関するものである。
【０００２】
【従来の技術】集積回路メモリの容量を増大させるため
に、より小型のメモリセルを追求することはよく知られ
た目標である。より高密度にメモリを作製するための方
法を探索してきた結果、集積回路基板の表面に形成され
た単一の深いキャビティ（トレンチ）中へ、トランジス
タと記憶コンデンサとを作り込んだ完全なメモリセルが
実現されるようになった。これについては、例えばここ
に参考のために引用する、本出願と同一の譲受人へ譲渡
された１９８９年５月１６日付けのテン（Ｔｅｎｇ）等
による米国特許第４，８３０，９７８号を参照された
い。
【０００３】単一のトレンチ中へトランジスタとコンデ
ンサの両方を含めることによって、寄生容量の問題が発
生する。特に、ビットラインおよびワードラインとメモ
リセルとの間の容量性結合がメモリセル中に記憶された
データを乱す。更に、トレンチ中のトランジスタ構造は
付加的なエリアを占有し、それによってビットラインと
記憶ノードの両方からのリーク電流の問題が発生し、そ
れによってメモリセル間に望ましくない広い間隔が必要
とされることになる。
【０００４】従って、寄生容量、リーク電流、そしてメ
モリセル間の間隔要求を低減化したダイナミック・ラン
ダムアクセスメモリ（ＤＲＡＭ）に対する需要がある。
【０００５】
【発明の概要】本発明の１つの面において、メモリセル
は半導体のピラー（ｐｉｌｌａｒ）と前記ピラーの側壁
上の絶縁体とを含んでいる。メモリセルの導電性コンデ
ンサ（ｃｏｎｄｕｃｔｉｖｅ ｃａｐａｃｉｔｏｒ）は
前記絶縁体に隣接する第１の電極を含んでいる。メモリ
セルのトランジスタは前記ピラー中に形成され、前記第
１の電極へつながる、第１のソース／ドレイン領域、ゲ
ート、そして第２のソース／ドレイン領域を含んでい
る。
【０００６】本発明の技術的な特長の１つはメモリセル
間の間隔要求が低減化されることである。本発明の別の
特長は、メモリセルが大きいセル容量と小さいビットラ
イン抵抗値とを有することである。本発明の別の特長は
メモリセルがエピタキシャル材料を必要としないため
に、ウエハ基板の価格が節減されることである。
【０００７】本発明の更に別の技術的特長はメモリセル
の分離の問題が回避されることである。
【０００８】本発明と本発明の特長とについてのより完
全な理解のために、以下に図面を参照して説明する。
【０００９】
【実施例】本発明の好適実施例とそれの特長については
図１から図８を参照することによって最も良く理解でき
る。図面では、同様な部品または対応する部品には同じ
符号を付してある。
【００１０】ここの詳細な説明では２つのピラー・トラ
ンジスタ・ダイナミック・ランダムアクセスメモリ（Ｄ
ＲＡＭ）セルについて述べる。それらの実施例のいずれ
においても、１トランジスタ／１コンデンサのメモリセ
ルのアレイが作製される。
【００１１】図１は、ここに参考のために引用する米国
特許第４，８３０，９７８号に述べられたコンポーズド
・トレンチ・トランジスタ（ｃｏｍｐｏｓｅｄ ｔｒｅ
ｎｃｈ ｔｒａｎｓｉｓｔｏｒ）（ＣＴＴ）メモリセル
１の側面図である。図２は図１のメモリセル１の各部品
がどのように電気的に振る舞うかを示す電気回路図であ
る。
【００１２】図１を参照すると、多結晶シリコン層５４
がトレンチ中へ延びて、チャネル５２中のチャネル電流
を制御するトランジスタゲートとして働くようになって
いる。メモリセル１のパストランジスタに関して、Ｎ＋
領域２４がドレインとして機能し、Ｎ領域５１がソース
として機能する。ソース５１は埋め込み型横コンタクト
５０を介して多結晶シリコンコンデンサの電極板３４へ
つながれている。埋め込み型横コンタクト５０は多結晶
シリコン領域である。メモリセルコンデンサのもう一方
の電極板は基板２０によって提供される。基板２０は高
濃度にドープされたＰ＋領域であって、図２に示された
ようにアースへつながれている。
【００１３】メモリセルコンデンサの１つの電極板とし
て機能する基板２０がアースへつながれているので、コ
ンデンサの基板側の電荷分布は部分的に誘電体から基板
２０中のアースノードの方へ排斥されている。誘電体か
ら遠ざけられたこの電荷密度のためにコンデンサ誘電体
の等価的な厚さが増大し、そのためセル容量が低下して
しまうので、より広いメモリセルエリアが必要になる。
広いメモリセルエリアのために、集積回路メモリの集積
密度が低くなってしまう。
【００１４】図３は、ここでの詳細な説明において述べ
る１つの実施例に従うコンポーズド・ピラー・トランジ
スタ（ＣＰＴ）メモリセル１００の側面図である。図３
のメモリセル１００は紙面に平行に走る金属層１０２を
含み、それはメモリセルアレイのビットラインとして機
能する。紙面に交差する方向へ走る多結晶シリコン
（“ポリシリコン”）層１０４はチャネル１０６中のチ
ャネル電流を制御するワードラインとして機能する。ピ
ラー１１２はＰ−基板材料を含み、一般的には台形角柱
の形に成形されている。メモリセル１００のパストラン
ジスタに関して、Ｎ＋領域１０８がソースとして機能
し、ピラー１１２の下側周囲全体に亘って形成されるＮ
＋反転層１１０がドレインとして機能する。多結晶シリ
コンＮ＋導体１１４がピラー１１２に相対的にＶDDにバ
イアスされる結果、ピラー１１２の下側周囲全体に亘っ
て反転層１１０が形成される。
【００１５】ピラー１１２の反転層１１０と多結晶シリ
コン領域１１４とによってメモリセルコンデンサが形成
される。記憶ゲート酸化物１１６がメモリセルコンデン
サの誘電性絶縁体として機能し、ピラー１１２の下側周
囲全体に亘って存在する。
【００１６】本メモリセルを動作させるためには、ピラ
ー１１２中に反転電荷層１１０を保持するように領域１
１４を正の電圧ＶDDに保つ。
【００１７】図４はＣＰＴメモリセルの電気的機能を示
す電気回路図であって、その中で、メモリセルコンデン
サの１つの電極板を提供している基板はアースではな
く、ＶDDへつながれている。基板ＶDDへつなぐことによ
って、コンデンサの基板側の電荷分布は誘電体の近くに
集中するようになり、これによってコンデンサの等価的
な厚さが減って、セル容量が増大する。セル容量が増大
することで、小型のメモリセルと高密度の集積回路メモ
リが可能となる。
【００１８】図５ないし図２０は図３のメモリセル１０
０を作製するプロセス工程を示している。図５を参照す
ると、製造工程の最初の段階は、約９００℃の温度で約
６００オングストロームの厚さのパッド酸化物層１２０
をＰ−基板１２２の表面上に成長させること、約１４０
０オングストロームの厚さのシリコン窒化物（“窒化
物”）減圧ＣＶＤ（ＬＰＣＶＤ）層１２４をパッド酸化
物層１２０の上に堆積させること、そして約１１，００
０オングストロームの厚さの付加的なハードマスクの酸
化物層１２６をシリコン窒化物層１２４の上に堆積させ
ることを含んでいる。
【００１９】ハードマスク酸化物層１２６はピラー１１
２（図７と図８に示されている）を定義するエリアを覆
うようにパターン化される。図６に示されるように、層
１２０、１２４、そして１２６がエッチされる。層１２
０、１２４、１２６のエッチングの後、図７に示された
ように、基板１２２中へ８ミクロンの深さにトレンチ１
３０がエッチされる。次に、ハードマスク酸化物層１２
６が剥離される。ハードマスク酸化物層１２６が剥離さ
れる時に、窒化物層１２４は酸化物層１２０の外側端を
保護しないために、窒化物１２４の下に、堀込まれたエ
リア（ノッチエリア）１３２が形成される。
【００２０】図８は図７に対応する三次元的な外観を示
す。図８に示されたように、前記エッチングプロセスに
よってピラー１１２が形成される。ピラー１１２の勾配
のついた側面のために、各ピラー１１２上の表面積が増
大し、各ピラー１１２上の反転層１１０によって形成さ
れるコンデンサ電極板の表面積が増大し、これによって
メモリセルの容量が増大する。
【００２１】図９では、約９００℃でピラー１１２の側
面上に側壁酸化物層１３６が厚さ約３５０オングストロ
ームに成長せられ、各ピラー１１２の周囲全体およびメ
モリセルアレイ全体に亘って隣接ピラー間を完全に取り
囲む。側壁酸化物層１３６は基板１２２をシリコン窒化
物ＬＰＣＶＤ層１３８から分離する。このＬＰＣＶＤ層
１３８は側壁酸化物層１３６と窒化物層１２４の上に約
４００オングストローの厚さに堆積される。次に窒化物
層１３８は図１０に示されたように異方性エッチされ
て、トレンチ１３０の底で酸化物層１３６を露出する。
【００２２】図１１を参照すると、１０気圧の圧力、約
９００℃の温度で、各ピラー１１２のベース周辺全体を
完全に取り囲むように約３０００オングストロームの厚
さのフィールド酸化物領域１４０が堆積される。フィー
ルド酸化物領域１４０の形成の後に、窒化物１３８は剥
離される。
【００２３】図１２において、酸化物層１３６が剥離さ
れ、約９００℃の温度で約７０オングストロームの厚さ
に成長させた記憶ゲート酸化物層で置き換えられる。こ
の記憶ゲート酸化物層の上には、約１２０オングストロ
ームの厚さに堆積され、その後酸化された記憶窒化物Ｌ
ＰＣＶＤ層が被着される。記憶ゲート酸化物と酸化され
た窒化物層とは図１２では誘電性層１１６として一体化
して示されている。
【００２４】図１２で、トレンチ１３０を埋めるため
に、約８０００オングストロームの厚さを有する、同室
でドープされたＬＰＣＶＤ多結晶シリコン層１１４が堆
積される。多結晶シリコン層１１４は次にアニールされ
て（オプション）、約１１，０００オングストロームの
厚さにエッチされる。
【００２５】更に図１２を参照すると、ＴＥＯＳ酸化物
層が堆積せられ、続いて約４００オングストロームの厚
さに異方性エッチされて、各ピラー１１２の上側周囲全
体を完全に取り囲む側壁酸化物層１４６が形成される。
【００２６】図１３は図１２に対応する三次元的な外観
図である。図１３が示すように、多結晶シリコン層１１
４が各ピラー１１２の周囲全体を完全に取り囲み、これ
も各ピラー１１２の周囲全体を完全に取り囲む窒化物／
酸化物層１１６によって、Ｐ形材料１２２が多結晶シリ
コン層１４４から絶縁されている。
【００２７】図１４に示されたように、ＬＰＣＶＤシリ
コン窒化物層１４８が約８００オングストロームの厚さ
に堆積される。次にフォトレジスト層１５０が塗布さ
れ、パターン化されて、アレイの各メモリセルのパスゲ
ートを定義する。図１５はメモリセルアレイ１７４の上
部の外観図である。フォトレジスト層１５０がアレイ１
７４の各ピラー１１２のパスゲート１５１を覆ってい
る。
【００２８】図１６において、シリコン窒化物１４８と
１２４の覆われていない部分が除去され、多結晶シリコ
ン層１１４の覆われていない部分は約１５，０００オン
グストロームの深さエッチされる。
【００２９】図１７で、フォトレジスト層１５０が除去
され、多結晶シリコン１１４がエッチされた時に生じた
空間を再充填するために約１１，０００オングストロー
ムの厚さにＬＰＣＶＤ酸化物層１５２が堆積される。酸
化物層１５２は図１７に示されたようにエッチされ、そ
の結果酸化物層１２０、１４６、１１６の部分もまた除
去される。
【００３０】図１８では、各ピラー１１２上へ、図１７
で酸化物層１５２がエッチされた時に覆われていない各
ピラー１１２の上部の表面領域を覆うように、約９００
℃の温度で、約８００オングストロームの厚さにアレイ
フィールド酸化物１５３が成長される。図１５はアレイ
フィールド酸化物１５３によって覆われた、各ピラー１
１２の上部の表面領域を示している。
【００３１】図１８で、アレイフィールド酸化物１５３
の成長の後、窒化物層１２４と１４８が除去され、各ピ
ラー１１２の上部にＮ＋領域１０８がパターン定義さ
れ、１８０ｋｅＶの砒素が３．５×１０15／ｃｍ2 、打
ち込まれる。１４０ｋｅＶの２．０×１０12／ｃｍ2 の
Ｂ++を用いて多結晶シリコン中にホウ素打ち込み領域１
５６を形成し、メモリセルアレイ１７４全体へ浸透させ
る（図１５に示されている）。ホウ素打ち込み領域１５
６の部分１５８もまた各ピラー１１２中へ侵入する。ホ
ウ素打ち込み領域１５６と部分１５８は各メモリセルに
関するチャネルエリア１０６のしきい値電圧を持ち上げ
る。
【００３２】次に多結晶シリコン１１４が図１９に示さ
れたように約１．５ミクロンの深さエッチされ、酸化物
層１５３、１２０、１４６と一緒に窒化物／酸化物層１
１６の露出部分が除去される。図２０はメモリセルアレ
イ１７４の外観図であって、チャネル１６２の上部を示
している。
【００３３】図３を参照すると、各ピラー１１２の脇の
空間１６２中に（図１９および図２０に示されてい
る）、約９００℃の温度で差分酸化法（ｄｉｆｆｅｒｅ
ｎｔｉａｌ ｏｘｉｄａｔｉｏｎ ｔｅｃｈｎｉｑｕ
ｅ）を用いてゲート酸化物１６４が成長させられる。ゲ
ート酸化物１６４は部分的にＮ＋領域１０８の上部を覆
っており、従ってワードライン１０４も部分的にＮ＋領
域１０８を覆うことが許容され、これによって隣接メモ
リセル間の空間が節約され、また寄生容量も低減され
る。ゲート酸化物１６４を成長させる差分酸化法におい
て、Ｎ＋領域１０８を覆うゲート酸化物１６４の部分
は、チャネル領域１０６の横に隣接するゲート酸化物１
６４の部分（１５０オングストローム）よりも約１０倍
厚い（１５００オングストローム）。チャネル酸化物１
６４を形成する差分酸化プロセスにおいて、酸化物領域
１６５と１６６も形成され、ノッチエリア１６０（図１
９に示されている）が埋められる。酸化物領域１６５と
１６６は約１５００オングストロームの厚さを有する。
【００３４】図４では、酸化物領域１６４、１６５、１
６６の成長の後、同室でドープされるＬＰＣＶＤゲート
多結晶シリコン１０４が堆積され、約４５００オングス
トロームの厚さにエッチされる。酸化物１５２の横に隣
接する多結晶シリコン１０４の下側の部分は空間１６２
中にある（図２０に示されている）。酸化物１５２より
も高い多結晶シリコン１０４の部分はメモリセルアレイ
のワードライン領域１６８を横切って延びている（図２
０に示されている）。
【００３５】図３において、多結晶シリコン１０４が堆
積され、エッチされた後、ワードライン１６８の全長
（図２０に示されている）に沿って付加的な側壁酸化物
１７０が形成される。次に、多結晶シリコン１０４を金
属のビットライン１０２から分離するための中間レベル
の酸化物１７２が形成される。金属ビットライン領域１
０２は図２０に示されたように、金属コンタクト点１７
５においてピラー１１２上部のＮ＋領域１０８へつなが
れている。
【００３６】更に図２０を参照すると、エリア１７８と
１７４において、図１９に示された（図２０には示され
ていない）酸化物層１５２によって多結晶シリコン１１
４が覆われる。酸化物層１５２はフィールドコンタクト
領域１７６中の多結晶シリコン１１４を越えては延びて
いない。更に、図１６と図１９に関して既に述べた多結
晶シリコンのエッチングの間に、領域１７６の多結晶シ
リコン１１４は保護されているので、フィールドプレー
トコンタクト領域１７６中の多結晶シリコン１１４はエ
リア１７８および１７４中よりも厚い。シリコン１８０
は作製エリアの端を示す。図２０で、エリア１６７、１
７８、１７４中の多結晶シリコン領域１１４は空間１６
２の下へ連続してつながっており、また酸化物層１５２
の下へつながっている（図１９に示されている）。従っ
て、メモリセルアレイ１７４全体に亘って、金属フィー
ルドプレートコンタクト点１８２に接触するようにフィ
ールドプレートコンタクト領域１７６を横切って金属層
を形成することによって、多結晶シリコン１１４をＶDD
へバイアスすることが行われる。
【００３７】ピラー・メモリセルのもう１つの実施例が
図２１のポリシート・ピラー・トランジスタ（ＰＳＰ）
セルに示されている。図３に示されたＣＰＴメモリセル
と同様に、ＰＳＰメモリセルの多結晶シリコン層２００
はメモリセルアレイ全体を通して広がっており、金属の
ビットライン層２０２が各ピラーのＮ＋領域２０４へ接
触しており、多結晶シリコン層２０６がチャネル２０８
のワードライン制御を提供している。内部レベルの酸化
物２１０がビットライン２０２をワードライン２０６か
ら分離している。ゲート酸化物２１２は部分的に各ピラ
ーのＮ＋領域２０４に重なっており、従ってワードライ
ン２０６も部分的にＮ＋領域２０４へ重なることを許容
され、従って隣接のメモリセル間の空間が節約され、ま
た寄生容量が低減される。
【００３８】ＣＰＴとＰＳＰのメモリセルの主たる差
は、多結晶シリコン２１６へ横で接触する拡散Ｎ＋領域
２１４の存在である。多結晶シリコン２１６は各ピラー
２２２のＰ−領域２１８の下側周囲全体を取り囲んで形
成され、メモリセルコンデンサの一方の電極板を形成し
ている。メモリセルコンデンサのもう一方の電極板は多
結晶シリコン２００によって提供され、アレイの各メモ
リセルによって共用されている。従って、ＣＰＴメモリ
セルと違って、ＰＳＰメモリセル・ピラー領域２１８の
周囲表面上にはＮ＋反転層は必要とされない。このこと
は領域２１８の下側部分が電子の移動をサポートするに
十分な伝導正孔が存在しない空乏層となって、浮遊した
基板状態を作り出す機会をなくしてしまう。
【００３９】図３のメモリセルとの別の違う点は、図２
１のメモリセルがフィールド酸化物領域１４０を含んで
いないことである。このことは、Ｎ＋反転層が存在しな
いことと併せて、１つのピラーの反転層がフィールド酸
化物領域の下で隣接のピラーの反転層中へリークする機
会をなくしてしまう。
【００４０】図３のＣＰＴメモリセルの反転層１１０を
なくすることで、コンデンサ電極板２００と２１６が共
により高濃度にドープされた多結晶シリコンを含むこと
から、図２１のＰＳＰメモリセルはより大きいセル容量
を達成する。ＰＳＰメモリセルの多結晶シリコン２００
はアースへつながれ、ＰＳＰメモリセルコンデンサは従
って図３のＣＰＴメモリセルコンデンサと異なり反転モ
ードでは動作しない。
【００４１】図２２は図２１のメモリセル１９８の各種
部品が電気的にどのように振る舞うかを示す電気回路図
である。
【００４２】上で図５から図８でＣＰＴメモリセルに関
連して述べたプロセス工程は図２１のＰＳＰメモリセル
の作製にも同様に適用できるが、次のような違いがあ
る。
【００４３】（１）パッド酸化物１２０の成長に先だっ
て埋め込みＮ＋領域２０４（図２１に示されている）が
パターン化され、打ち込みされる。 （２）パッド酸化物１２０は厚さ３５０オングストロー
ムに成長される。 （３）ＬＰＣＶＤ窒化物１２４は２４００オングストロ
ームの厚さに堆積される。
【００４４】図２３では、各ピラー２２２の周囲全体
と、メモリセルアレイ全体での隣接ピラー間とを完全に
取り囲むように、ピラー２２２の側壁上へ約１０００オ
ングストロームの厚さに側壁酸化物層２２０が成長させ
られる。側壁酸化物層２２０と窒化物層１２４とを覆う
ように、約１０００オングストロームの厚さに、ドープ
されたＬＰＣＶＤ多結晶シリコン層２１６が堆積され
る。
【００４５】図２４では、多結晶シリコン層２１６が約
１．５ミクロンの深さまで異方性エッチされる。別の実
施例では、多結晶シリコン層２１６は約１０００オング
ストロームの深さまで異方性エッチされて、フォトレジ
ストまたはポリイミドが堆積され、そして基板２１８表
面より下へ約１．４ミクロンの深さまでエッチされ、次
に多結晶シリコン層２１６が異方性エッチされてフォト
レジストまたはポリイミド層の上に広がっている多結晶
シリコン２１６の側壁部分が除去される。図２４のこれ
ら２つの作製例のいずれにおいても、多結晶シリコン層
２１６が各ピラー２２２の周囲全体を取り囲んでいるた
め、同一ピラー２２２に隣接して残っている多結晶シリ
コン２１６の部分はつながっている。
【００４６】図２５で、多結晶シリコン層２１６の上に
約１５０オングストロームの厚さに記憶酸化物層２２４
が形成される。次に、約８０００オングストロームの厚
さのドープされたＬＰＣＶＤ多結晶シリコン２００が堆
積され、約９０００オングストロームの深さまでエッチ
される。図１３のＣＰＴメモリセルアレイでと同様に、
多結晶シリコン２００はメモリセルアレイ全体を通して
広がっており、各ピラー２２２に共通である。
【００４７】図２６と図２７とにおいて、フォトレジス
ト層２２８によってパスゲートエリア２２６がパターン
加工され、各パスゲートエリア２２６の下に露出された
多結晶シリコン２０１（図２６）は約１．５ミクロンの
深さまでエッチされる。
【００４８】図２８で、パスゲートエリア２２６中の酸
化物層１２０、２２０、２２４の露出部分が約２０００
オングストロームの深さエッチされる。次にフォトレジ
スト層２２８が剥離される。多結晶シリコン層２１６と
２００との間の酸化物層２２４中のすべての間隙を埋め
る目的で約１５０オングストロームの厚さを持つＬＰＣ
ＶＤ酸化物が堆積され、約１５０オングストロームの深
さウエットエッチされる。約７５０オングストロームの
厚さを持つドープされたＬＰＣＶＤ多結晶シリコン層が
パスゲートエリア２２６中へ堆積され、次に多結晶シリ
コン層２１６へ取り付けられた横コンタクト２３０を形
成する目的で約７５０オングストロームの深さ異方性エ
ッチされる。窒化物層１２４が除去され、酸化物層１２
０と２２０がウェットエッチされて、図２８の構造が形
成される。
【００４９】図２９で、ゲート酸化物２１２のチャネル
領域２０８の横へ隣接する部分が約１５０オングストロ
ームの厚さを有し、ゲート酸化物２１２の残りの部分が
約１５００オングストロームの厚さを有するように、差
分酸化法を用いてゲート酸化物２１２の成長が行われ
る。
【００５０】図２９で、ドープされたＬＰＣＶＤ多結晶
シリコン２０６が約４５００オングストロームの厚さに
堆積され、ワードライン領域２３２に従ってパターン加
工され（図２６に示されている）、図２９に示されたよ
うに約４５００オングストロームの深さエッチされる。
多結晶シリコン２１６から横コンタクト２３０を介して
のイオンのマイグレーションによって、拡散したＮ＋領
域２１４が形成される。
【００５１】図２１に示されたように内部レベルの酸化
物２１０を堆積し、金属ビットラインコンタクト２３４
をパターン加工、エッチングし（図２６に示されてい
る）、図２１と図２６に示されたように金属ビットライ
ン２０２を堆積、パターン加工、エッチングすることに
よって、メモリセルアレイ１９８の作製は完了する。Ｃ
ＰＴとＰＳＰの両方のトランジスタメモリセルにおい
て、セルのピッチは２ミクロン×２．５ミクロンであ
る。配置は０．８ミクロンの設計ルールで描いてある。
ＣＰＴとＰＳＰのメモリセルは両方共に大きいセル容量
と小さいビットライン抵抗値とを有する。更に、ＣＰＴ
もＰＳＰもいずれのメモリセルもエピタキシャル材料を
必要としない。従ってウエハ基板の価格を低く抑えるこ
とができる。
【００５２】計算されたセル容量、ワードラインとビッ
トラインの浮遊容量および抵抗値を次の表１にまとめ
る。
【００５３】
【表１】 セル セル容量 Ｂ／Ｌ容量 Ｗ／Ｌ容量 Ｂ／Ｌ抵抗 Ｗ／Ｌ抵抗 CTT 49fF 0.945fF 2.61fF 62.4 オーム 4.69 オーム CPT 82fF 0.72 fF 1.80fF 0.18 オーム 3.75 オーム PSP 105fF 0.72 fF 2.42fF 0.18 オーム 3.7 オーム
【００５４】本発明とそれの特長について詳細に説明し
てきたが、特許請求の範囲に示された本発明の範囲内
で、各種の変更、置き換え、修正が可能であることを理
解されるべきである。
【００５５】以上の説明に関して更に以下の項を開示す
る。 （１）メモリセルであって、半導体ピラー、前記ピラー
の側壁上の絶縁体、前記絶縁体に隣接する第１の電極を
含む導電性コンデンサ、前記第１の電極へつながる、第
１のソース／ドレイン領域、ゲート、そして第２のソー
ス／ドレイン領域を含む、前記ピラー中に作製されたト
ランジスタ、を含むメモリセル。
【００５６】（２）第１項記載のメモリセルであって、
前記ピラーが台形角柱の形をしているメモリセル。
【００５７】（３）第１項記載のメモリセルであって、
前記ピラーの伝導形がＰ形であるメモリセル。
【００５８】（４）第１項記載のメモリセルであって、
前記ピラーの上端が前記ピラーの下端よりも小さいメモ
リセル。
【００５９】（５）第１項記載のメモリセルであって、
前記第１のソース／ドレイン領域が拡散領域であるメモ
リセル。
【００６０】（６）第５項記載のメモリセルであって、
前記拡散領域が前記ピラーの上端に形成されているメモ
リセル。
【００６１】（７）第５項記載のメモリセルであって、
前記拡散領域の伝導形がＮ形であるメモリセル。
【００６２】（８）第１項記載のメモリセルであって、
前記第１のソース／ドレイン領域が供給ラインへつなが
れているメモリセル。
【００６３】（９）第８項記載のメモリセルであって、
前記供給ラインが前記ピラーの上端へつながれているメ
モリセル。
【００６４】（１０）第８項記載のメモリセルであっ
て、前記供給ラインが金属材料を含んでいるメモリセ
ル。
【００６５】（１１）第１項記載のメモリセルであっ
て、前記ゲートが前記ピラーの前記側壁に接近している
メモリセル。
【００６６】（１２）第１項記載のメモリセルであっ
て、前記ゲートが制御ラインへつながれているメモリセ
ル。
【００６７】（１３）第１２項記載のメモリセルであっ
て、前記制御ラインが部分的に前記ピラーの上端を覆っ
ているメモリセル。
【００６８】（１４）第１２項記載のメモリセルであっ
て、前記制御ラインが厚い領域と薄い領域とを有し、前
記厚い領域が前記ゲートへより接近しているメモリセ
ル。
【００６９】（１５）第１２項記載のメモリセルであっ
て、前記制御ラインが多結晶シリコン材料を含んでいる
メモリセル。
【００７０】（１６）第１項記載のメモリセルであっ
て、前記第２のソース／ドレイン領域が拡散領域である
メモリセル。
【００７１】（１７）第１６項記載のメモリセルであっ
て、前記拡散領域が前記ピラーの前記側壁上に形成され
ているメモリセル。
【００７２】（１８）第１６項記載のメモリセルであっ
て、前記拡散領域の伝導形がＮ形であるメモリセル。
【００７３】（１９）第１項記載のメモリセルであっ
て、前記絶縁体が酸化物材料を含んでいるメモリセル。
【００７４】（２０）第１項記載のメモリセルであっ
て、前記第１の電極が多結晶シリコン材料を含んでいる
メモリセル。
【００７５】（２１）第１項記載のメモリセルであっ
て、前記導電性コンデンサが更に多結晶シリコン材料を
含む第２の電極を含んでいるメモリセル。
【００７６】（２２）第１項記載のメモリセルであっ
て、前記第２のソース／ドレイン領域が埋め込み型横コ
ンタクトによって前記第１の電極へつながれているメモ
リセル。
【００７７】（２３）第２２項記載のメモリセルであっ
て、前記埋め込み型横コンタクトが多結晶シリコン材料
を含んでいるメモリセル。
【００７８】（２４）メモリセルアレイであって、複数
個の半導体ピラー、複数個の絶縁体であって、それぞれ
前記ピラーの対応する１つの側壁上に取り付けられた数
個の絶縁体、複数個の導電性コンデンサであって、それ
ぞれ前記ピラーの対応する１つの前記絶縁体に隣接する
第１電極を含んでいる複数個の導電性コンデンサ、複数
個のトランジスタであって、それぞれ前記ピラーの対応
する１つの中に形成されており、前記対応するピラーの
前記第１電極へつながる、第１のソース／ドレイン領
域、ゲート、第２のソース／ドレイン領域を含んでいる
複数個のトランジスタ、を含むメモリセルアレイ。
【００７９】（２５）第２４項記載のメモリセルアレイ
であって、前記絶縁体の各々が酸化物材料を含んでいる
メモリセルアレイ。
【００８０】（２６）第２４項記載のメモリセルアレイ
であって、前記複数個の導電性コンデンサが更に、メモ
リセルアレイ全体に亘って前記各ピラーに接近して形成
された１つの共通の第２の電極を含んでいるメモリセル
アレイ。
【００８１】（２７）第２６項記載のメモリセルアレイ
であって、前記共通の第２電極が多結晶シリコン材料を
含んでいるメモリセルアレイ。
【００８２】（２８）第２４項記載のメモリセルアレイ
であって、前記第１電極の各々が多結晶シリコン材料を
含んでいるメモリセルアレイ。
【００８３】（２９）第２４項記載のメモリセルアレイ
であって、前記ゲートの各々が前記ピラーの上端に部分
的に重なる制御ラインへつながれているメモリセルアレ
イ。
【００８４】（３０）第２９項記載のメモリセルアレイ
であって、前記制御ラインの各々が厚い領域と薄い領域
とを有し、前記厚い領域の方が前記ゲートへより接近し
ているメモリセルアレイ。
【００８５】（３１）メモリセルを作製する方法であっ
て、半導体ピラーを形成すること、前記ピラーの側壁上
に絶縁体を形成すること、前記絶縁体に隣接する第１の
電極を含む導電性コンデンサを形成すること、前記第１
電極へつながる、第１のソース／ドレイン領域、ゲー
ト、そして第２のソース／ドレイン領域を含むトランジ
スタを前記ピラー中に形成すること、の工程を含む方
法。
【００８６】（３２）第３１項記載の方法であって、前
記ピラー形成工程が台形角柱の形の前記ピラーを形成す
る工程を含んでいる方法。
【００８７】（３３）第３１項記載の方法であって、前
記ピラー形成工程がＰ形伝導形の前記ピラーを形成する
工程を含んでいる方法。
【００８８】（３４）第３１項記載の方法であって、前
記ピラー形成工程が前記ピラーの上端の方が前記ピラー
の下端よりも小さい前記ピラーを形成する工程を含んで
いる方法。
【００８９】（３５）第３１項記載の方法であって、前
記トランジスタ形成工程が前記第１のソース／ドレイン
領域を拡散領域として形成する工程を含んでいる方法。
【００９０】（３６）第３５項記載の方法であって、前
記第１のソース／ドレイン領域を形成する工程が前記ピ
ラーの上端に前記拡散領域を形成する工程を含んでいる
方法。
【００９１】（３７）第３５項記載の方法であって、前
記第１のソース／ドレイン領域を形成する工程がＮ形の
伝導形を有する前記拡散領域を形成する工程を含んでい
る方法。
【００９２】（３８）第３１項記載の方法であって、更
に、前記第１のソース／ドレイン領域を供給ラインへつ
なぐ工程を含む方法。
【００９３】（３９）第３８項記載の方法であって、前
記つなぐ工程が前記供給ラインを前記ピラーの上端へつ
なぐ工程を含んでいる方法。
【００９４】（４０）第３８項記載の方法であって、前
記つなぐ工程が前記第１のソース／ドレイン領域を金属
材料を含む前記供給ラインへつなぐ工程を含んでいる方
法。
【００９５】（４１）第３１項記載の方法であって、前
記トランジスタを形成する工程が前記ピラーの前記側壁
に接近して前記ゲートを形成する工程を含んでいる方
法。
【００９６】（４２）第３１項記載の方法であって、更
に、前記ゲートを制御ラインへつなぐ工程を含む方法。
【００９７】（４３）第４２項記載の方法であって、前
記つなぐ工程が前記ピラーの上端に部分的に重なる前記
制御ラインへ前記ゲートをつなぐ工程を含んでいる方
法。
【００９８】（４４）第４２項記載の方法であって、前
記つなぐ工程が、厚い領域と薄い領域とを含む前記制御
ラインであって前記厚い領域の方が前記ゲートへより接
近しているような前記制御ラインへ前記ゲートをつなぐ
工程を含んでいる方法。
【００９９】（４５）第４２項記載の方法であって、前
記つなぐ工程が多結晶シリコン材料を含む前記制御ライ
ンへ前記ゲートをつなぐ工程を含んでいる方法。
【０１００】（４６）第３１項記載の方法であって、前
記トランジスタを形成する工程が前記第２のソース／ド
レイン領域を拡散領域として形成する工程を含んでいる
方法。
【０１０１】（４７）第４６項記載の方法であって、前
記第２のソース／ドレイン領域形成工程が前記ピラーの
前記側壁上に前記拡散領域を形成する工程を含んでいる
方法。
【０１０２】（４８）第４６項記載の方法であって、前
記第２のソース／ドレイン領域を形成する工程がＮ形の
伝導形を有する前記拡散領域を形成する工程を含んでい
る方法。
【０１０３】（４９）第３１項記載の方法であって、前
記絶縁体形成工程が酸化物材料を含む前記絶縁体を形成
する工程を含んでいる方法。
【０１０４】（５０）第３１項記載の方法であって、前
記導電性コンデンサを形成する工程が多結晶シリコン材
料を含む前記第１電極を形成する工程を含んでいる方
法。
【０１０５】（５１）第３１項記載の方法であって、前
記導電性コンデンサを形成する工程が多結晶シリコン材
料を含む第２の電極を含む前記導電性コンデンサを形成
する工程を含んでいる方法。
【０１０６】（５２）第３１項記載の方法であって、前
記トランジスタを形成する工程が前記第２のソース／ド
レイン領域を埋め込み型横コンタクトによって前記第１
電極へつなぐ工程を含んでいる方法。
【０１０７】（５３）第５２項記載の方法であって、前
記つなぐ工程が前記第２のソース／ドレイン領域を多結
晶シリコン材料を含む前記埋め込み型横コンタクトによ
って前記第１電極へつなぐ工程を含んでいる方法。
【０１０８】（５４）メモリセルアレイを形成する方法
であって、複数個の半導体ピラーを形成すること、それ
ぞれが前記ピラーの対応する１つの側壁上にあるような
複数個の絶縁体を形成すること、それぞれが前記ピラー
の対応する１つの前記絶縁体に隣接した第１電極を含む
複数個の導電性コンデンサを形成すること、それぞれが
前記対応するピラーの前記第１電極へつながる、第１の
ソース／ドレイン領域、ゲート、そして第２のソース／
ドレイン領域を含み、それぞれが前記ピラーの対応する
１つの中にある複数個のトランジスタを形成すること、
の工程を含む方法。
【０１０９】（５５）第５４項記載の方法であって、前
記絶縁体を形成する工程が酸化物材料を含むそれぞれの
前記絶縁体を形成する工程を含んでいる方法。
【０１１０】（５６）第５４項記載の方法であって、前
記導電性コンデンサを形成する工程がメモリセルアレイ
全体に亘って前記各ピラーに接近して形成された１つの
共通の第２電極を含む前記複数個の導電性コンデンサを
形成する工程を含んでいる方法。
【０１１１】（５７）第５６項記載の方法であって、前
記導電性コンデンサを形成する工程が多結晶シリコン材
料を含む前記共通の第２電極を形成する工程を含んでい
る方法。
【０１１２】（５８）第５４項記載の方法であって、前
記導電性コンデンサを形成する工程が多結晶シリコン材
料を含む各々の前記第１電極を形成する工程を含んでい
る方法。
【０１１３】（５９）第５４項記載の方法であって、前
記トランジスタを形成する工程が前記対応するピラーの
上端に部分的に重なる制御ラインへ各々の前記ゲートを
つなぐ工程を含んでいる方法。
【０１１４】（６０）第５９項記載の方法であって、前
記つなぐ工程が、厚い領域と薄い領域とを有する前記制
御ラインであって前記厚い領域の方が前記ゲートへより
接近しているような前記制御ラインへ各々の前記ゲート
をつなぐ工程を含んでいる方法。
【０１１５】（６１）メモリセルは半導体ピラーと前記
ピラーの側壁上の絶縁体とを含む。メモリセルの導電性
コンデンサは前記絶縁体に隣接する第１電極を含む。メ
モリセルのトランジスタは前記ピラー中に形成され、前
記第１電極へつながる、第１のソース／ドレイン領域、
ゲート、そして第２のソース／ドレイン領域を含む。
【０１１６】関連特許 本出願は同時出願の“コンポーズド・ピラー・トランジ
スタＤＲＡＭセル（Ｃｏｍｐｏｓｅｄ Ｐｉｌｌａｒ
Ｔｒａｎｓｉｓｔｏｒ ＤＲＡＭ Ｃｅｌｌ）”と題す
るテン（Ｔｅｎｇ）等による米国特許出願第７２０，５
４１号（弁理士事件番号ＴＩ−１２５５６）に関連して
いる。本出願はまた、“高性能コンポーズド・ピラー・
ＤＲＡＭセル（Ａ Ｈｉｇｈ Ｐｅｒｆｏｒｍａｎｃｅ
Ｃｏｍｐｏｓｅｄ Ｐｉｌｌａｒ ＤＲＡＭ Ｃｅｌ
ｌ）”と題する１９８８年６月１日付けのシェン（Ｓｈ
ｅｎ）等による米国特許出願第０７／２００，８２３号
（弁理士事件番号ＴＩ−１３０８２）；“高性能コンポ
ーズド・ピラーＤＲＡＭセル（Ｈｉｇｈ Ｐｅｒｆｏｒ
ｍａｎｃｅ Ｃｏｍｐｏｓｅｄ Ｐｉｌｌａｒ Ｄｒａ
ｍ Ｃｅｌｌ）”と題する１９９１年５月１５日付けの
シェン（Ｓｈｅｎ）等による米国特許出願第０７／７０
０，７２６号（弁理士事件番号ＴＩ−１３０８２Ａ）；
“高性能コンポーズド・ピラーＤＲＡＭセル（Ｈｉｇｈ
Ｐｅｒｆｏｒｍａｎｃｅ Ｃｏｍｐｏｓｅｄ Ｐｉｌ
ｌａｒ Ｄｒａｍ Ｃｅｌｌ）”と題する１９９１年５
月１５日付けのシェン（Ｓｈｅｎ）等による米国特許出
願第０７／７００，７２４号（弁理士事件番号ＴＩ−１
３０８２．１）に関連している。
【図面の簡単な説明】
【図１】コンポーズド・トレンチ・トランジスタ（ＣＴ
Ｔ）メモリセルの側面図。
【図２】ＣＴＴメモリセルの電気的機能を示す電気回路
図。
【図３】実施例の中で述べられた第１の実施例に従うコ
ンポーズド・ピラー・トランジスタ（ＣＰＴ）メモリセ
ルの側面図。
【図４】ＣＰＴメモリセルの電気的機能を示す電気回路
図。
【図５】ＣＰＴメモリセルを作製するプロセス段階を示
す図。
【図６】ＣＰＴメモリセルを作製するプロセス段階を示
す図。
【図７】ＣＰＴメモリセルを作製するプロセス段階を示
す図。
【図８】ＣＰＴメモリセルを作製するプロセス段階を示
す図。
【図９】ＣＰＴメモリセルを作製するプロセス段階を示
す図。
【図１０】ＣＰＴメモリセルを作製するプロセス段階を
示す図。
【図１１】ＣＰＴメモリセルを作製するプロセス段階を
示す図。
【図１２】ＣＰＴメモリセルを作製するプロセス段階を
示す図。
【図１３】ＣＰＴメモリセルを作製するプロセス段階を
示す図。
【図１４】ＣＰＴメモリセルを作製するプロセス段階を
示す図。
【図１５】ＣＰＴメモリセルを作製するプロセス段階を
示す図。
【図１６】ＣＰＴメモリセルを作製するプロセス段階を
示す図。
【図１７】ＣＰＴメモリセルを作製するプロセス段階を
示す図。
【図１８】ＣＰＴメモリセルを作製するプロセス段階を
示す図。
【図１９】ＣＰＴメモリセルを作製するプロセス段階を
示す図。
【図２０】ＣＰＴメモリセルを作製するプロセス段階を
示す図。
【図２１】実施例の中で述べられた第２の実施例に従う
ポリシート・ピラー・トランジスタ（ＰＳＰ）メモリセ
ルの側面図。
【図２２】ＰＳＰメモリセルの電気的機能を示す電気回
路図。
【図２３】ＰＳＰメモリセルを作製するプロセス段階を
示す図。
【図２４】ＰＳＰメモリセルを作製するプロセス段階を
示す図。
【図２５】ＰＳＰメモリセルを作製するプロセス段階を
示す図。
【図２６】ＰＳＰメモリセルを作製するプロセス段階を
示す図。
【図２７】ＰＳＰメモリセルを作製するプロセス段階を
示す図。
【図２８】ＰＳＰメモリセルを作製するプロセス段階を
示す図。
【図２９】ＰＳＰメモリセルを作製するプロセス段階を
示す図。
【符号の説明】
１ ＣＴＴメモリセル ２０ 基板 ２４ ドレイン領域 ３４ コンデンサ電極板 ５０ 埋め込み型横コンタクト ５１ ソース領域 ５４ 多結晶シリコン層 １００ ＣＰＴメモリセル １０２ 金属層 １０４ 多結晶シリコン層 １０６ チャネル １０８ ソース領域 １１０ 反転層 １１２ ピラー １１４ Ｎ＋導体 １１６ 記憶ゲート酸化物 １２０ パッド酸化物層 １２２ 基板 １２４ シリコン窒化物ＬＰＣＶＤ層 １２６ ハードマスク酸化物層 １３０ トレンチ １３２ ノッチエリア １３６ 側壁酸化物層 １３８ シリコン窒化物ＬＰＣＶＤ層 １４０ フィールド酸化物領域 １４６ 側壁酸化物層 １４８ シリコン窒化物ＬＰＣＶＤ層 １５０ フォトレジスト層 １５１ パスゲート １５２ ＬＰＣＶＤ酸化物層 １５３ アレイフィールド酸化物 １５６ ホウ素打ち込み領域 １５８ 部分 １６２ 空間 １６４ ゲート酸化物 １６５，１６６ 酸化物領域 １６８ メモリセルアレイワードライン領域 １７０ 側壁酸化物 １７２ 内部レベル酸化物 １７４ メモリセルアレイ １７５ 金属コンタクト点 １７６ フィールドプレートコンタクト領域 １７８ エリア １８２ 金属フィールドプレートコンタクト点 １９８ メモリセルアレイ ２００ 多結晶シリコン層 ２０２ 金属ビットライン層 ２０４ Ｎ＋領域 ２０６ 多結晶シリコン層 ２０８ チャネル ２１０ 内部レベル酸化物 ２１２ ゲート酸化物 ２１４ 拡散Ｎ＋領域 ２１６ 多結晶シリコン ２１８ Ｐ−領域 ２２０ 側壁酸化物層 ２２２ ピラー ２２４ 記憶酸化物層 ２２６ パスゲートエリア ２２８ フォトレジスト層 ２３０ 横方向コンタクト ２３２ ワードライン領域 ２３４ 金属ビットラインコンタクト

Claims (2)

    【特許請求の範囲】
  1. 【請求項１】 メモリセルであって、 半導体ピラー、 前記ピラーの側壁上の絶縁体、 前記絶縁体に隣接する第１の電極を含む導電性コンデン
    サ、 前記第１の電極へつながる、第１のソース／ドレイン領
    域、ゲート、そして第２のソース／ドレイン領域を含
    む、前記ピラー中に作製されたトランジスタ、 を含むメモリセル。
  2. 【請求項２】 メモリセルを作製する方法であって、 半導体ピラーを形成すること、 前記ピラーの側壁上に絶縁体を形成すること、 前記絶縁体に隣接する第１の電極を含む導電性コンデン
    サを形成すること、 前記第１電極へつながる、第１のソース／ドレイン領
    域、ゲート、そして第２のソース／ドレイン領域を含む
    トランジスタを前記ピラー中に形成すること、 の工程を含む方法。
JP4167475A 1991-06-25 1992-06-25 メモリセルアレイ Pending JPH05190795A (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US720542 1991-06-25
US07/720,542 US5156992A (en) 1991-06-25 1991-06-25 Process for forming poly-sheet pillar transistor DRAM cell

Publications (1)

Publication Number Publication Date
JPH05190795A true JPH05190795A (ja) 1993-07-30

Family

ID=24894366

Family Applications (1)

Application Number Title Priority Date Filing Date
JP4167475A Pending JPH05190795A (ja) 1991-06-25 1992-06-25 メモリセルアレイ

Country Status (2)

Country Link
US (1) US5156992A (ja)
JP (1) JPH05190795A (ja)

Families Citing this family (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5760452A (en) * 1991-08-22 1998-06-02 Nec Corporation Semiconductor memory and method of fabricating the same
US5389559A (en) * 1993-12-02 1995-02-14 International Business Machines Corporation Method of forming integrated interconnect for very high density DRAMs
JPH07254640A (ja) * 1993-12-30 1995-10-03 Texas Instr Inc <Ti> スタック・トレンチ・コンデンサ形成工程におけるトレンチ分離構造形成方法
US6211034B1 (en) 1997-04-14 2001-04-03 Texas Instruments Incorporated Metal patterning with adhesive hardmask layer
US5990511A (en) * 1997-10-16 1999-11-23 International Business Machines Corporation Memory cell with transfer device node in selective polysilicon
US6040213A (en) * 1998-01-20 2000-03-21 International Business Machines Corporation Polysilicon mini spacer for trench buried strap formation
US5831301A (en) * 1998-01-28 1998-11-03 International Business Machines Corp. Trench storage dram cell including a step transfer device
US5972722A (en) * 1998-04-14 1999-10-26 Texas Instruments Incorporated Adhesion promoting sacrificial etch stop layer in advanced capacitor structures
US6140175A (en) * 1999-03-03 2000-10-31 International Business Machines Corporation Self-aligned deep trench DRAM array device
US6190971B1 (en) 1999-05-13 2001-02-20 International Business Machines Corporation Formation of 5F2 cell with partially vertical transistor and gate conductor aligned buried strap with raised shallow trench isolation region
DE10028424C2 (de) * 2000-06-06 2002-09-19 Infineon Technologies Ag Herstellungsverfahren für DRAM-Speicherzellen
TWI235411B (en) * 2003-07-23 2005-07-01 Samsung Electronics Co Ltd Self-aligned inner gate recess channel transistor and method of forming the same
TWI334222B (en) * 2007-05-24 2010-12-01 Nanya Technology Corp Dynamic random access memory and manufacturing method thereof
US9425788B1 (en) 2015-03-18 2016-08-23 Infineon Technologies Austria Ag Current sensors and methods of improving accuracy thereof
US9799660B1 (en) * 2016-05-11 2017-10-24 Globalfoundries Inc. Stable and reliable FinFET SRAM with improved beta ratio

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0164829B1 (en) * 1984-04-19 1988-09-28 Nippon Telegraph And Telephone Corporation Semiconductor memory device and method of manufacturing the same
US4672410A (en) * 1984-07-12 1987-06-09 Nippon Telegraph & Telephone Semiconductor memory device with trench surrounding each memory cell
JPH0682800B2 (ja) * 1985-04-16 1994-10-19 株式会社東芝 半導体記憶装置
US4830978A (en) * 1987-03-16 1989-05-16 Texas Instruments Incorporated Dram cell and method
JPS63245954A (ja) * 1987-04-01 1988-10-13 Hitachi Ltd 半導体メモリ
JPH07114240B2 (ja) * 1987-11-17 1995-12-06 三菱電機株式会社 半導体記憶装置およびその製造方法
US5034787A (en) * 1990-06-28 1991-07-23 International Business Machines Corporation Structure and fabrication method for a double trench memory cell device

Also Published As

Publication number Publication date
US5156992A (en) 1992-10-20

Similar Documents

Publication Publication Date Title
US6686624B2 (en) Vertical one-transistor floating-body DRAM cell in bulk CMOS process with electrically isolated charge storage region
US5959322A (en) Isolated SOI memory structure with vertically formed transistor and storage capacitor in a substrate
US5710072A (en) Method of producing and arrangement containing self-amplifying dynamic MOS transistor memory cells
US4864374A (en) Two-transistor dram cell with high alpha particle immunity
US5214603A (en) Folded bitline, ultra-high density dynamic random access memory having access transistors stacked above trench storage capacitors
US5460994A (en) Semiconductor device having vertical conduction transistors and cylindrical cell gates
US6440793B1 (en) Vertical MOSFET
US20230223332A1 (en) Co-integrated vertically structured capacitive element and fabrication process
JPH10229175A (ja) メモリ・セル
US20230157033A1 (en) Semiconductor structure and forming method therefor
JPH05190795A (ja) メモリセルアレイ
JPH09116026A (ja) Ｄｒａｍセル装置
JPH04233272A (ja) ダブルトレンチ半導体メモリ及びその製造方法
US6414347B1 (en) Vertical MOSFET
US5198383A (en) Method of fabricating a composed pillar transistor DRAM Cell
US4977436A (en) High density DRAM
JPS61174670A (ja) Ｄｒａｍセルおよびその製作方法
US20050082590A1 (en) Dynamic random access memory cell layout and fabrication method thereof
KR100517219B1 (ko) 동적이득메모리셀을갖는dram셀장치및그의제조방법
CN1319154C (zh) 存储电容器的埋入式带接触的制造方法
KR100435076B1 (ko) 트렌치 캐패시터를 갖는 디램 셀의 제조 방법
US7208799B2 (en) Floating body cell dynamic random access memory with optimized body geometry
JPH0719848B2 (ja) メモリセルアレイ
US5109259A (en) Multiple DRAM cells in a trench
JPS6115362A (ja) ダイナミツクｒａｍセル