JPH0682800B2 - 半導体記憶装置 - Google Patents

半導体記憶装置

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JPH0682800B2
JPH0682800B2 JP60080619A JP8061985A JPH0682800B2 JP H0682800 B2 JPH0682800 B2 JP H0682800B2 JP 60080619 A JP60080619 A JP 60080619A JP 8061985 A JP8061985 A JP 8061985A JP H0682800 B2 JPH0682800 B2 JP H0682800B2
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Description

【発明の詳細な説明】 〔発明の技術分野〕 本発明は、１トランジスタ/1キャパシタのメモリセル構
造を持つ半導体記憶装置に関する。
〔発明の技術的背景とその問題点〕
従来、半導体基板に形成される記憶装置として、一個の
MOSトランジスタと一個のMOSキャパシタによりメモリセ
ルを構成するMOS型ダイナミックRAM（dRAM）が知られて
いる。このdRAMでは、情報の記憶はMOSキャパシタに電
荷が蓄積されているか否かにより行われ、情報の読み出
しはMOSキャパシタの電荷をMOSトランジスタを介してビ
ット線に放出してその電位変化を検出することにより行
われる。近年の半導体技術の進歩、特に微細加工技術の
進歩により、dRAMの大容量化は急速に進んでいる。
dRAMを更に大容量化する上で最も大きい問題は、メモリ
セル面積を小さくしてしかもMOSキャパシタの容量を如
何に大きく保つかという点にある。dRAMの情報読み出し
の際の電位変化の大きさはMOSキャパシタの蓄積電荷量
で決まり、動作余裕、α線入射等のノイズに対する余裕
を考えると、最小限必要な電荷量が決まる。そして蓄積
電荷量はMOSキャパシタの容量と印加電圧で決まり、印
加電圧は電源電圧で決まるので、MOSキャパシタ容量を
ある値以上確保することが必要となる。
MOSキャパシタの容量を大きくするためには、用いるゲ
ート絶縁膜の膜厚を小さくするか、誘電率を大きくする
か、または面積を大きくすることが必要である。しか
し、絶縁膜厚を小さくすることは信頼性上限界がある。
誘電率を大きくすることは例えば、酸化膜（SiO2膜）に
代わって窒化膜（Si3N4膜）を用いること等が考えられ
るが、これも主として信頼性上問題があり実用的でな
い。そうすると必要な容量を確保するためには、MOSキ
ャパシタの面積を一定値以上確保することが必要にな
り、これがメモリセルの面積を小さくしてdRAMの高密度
化，大容量化を達成する上で大きな障害になっている。
メモリセルの占有面積を大きくすることなくMOSキャパ
シタの容量を大きくする方法として、半導体基板内に格
子縞状の溝を設け、この溝により囲まれた領域を一つの
メモリセル領域とし、溝の底部を分離領域として、溝の
側面にMOSキャパシタを形成するものが提案されている
（特開昭59-72161号公報）。その構造を第３図に示す。
31はｐ型Si基板であり、これに格子縞状の溝32が形成さ
れて、この溝の側壁にキャパシタ絶縁膜33を介してキャ
パシタ電極34が溝32に埋め込まれ、溝で囲まれた島領域
を囲むようにMOSキャパシタが構成されている。溝32の
底部には素子分離用のp+型層35が形成されている。MOS
トランジスタは、溝32で囲まれた領域の基板平坦部にゲ
ート絶縁膜36を介してゲート電極37を形成して構成され
ている。38はドレインとなるn+型層、39はSiO2膜であ
り、40はビット線となる金属配線である。
この構成では全ての溝の側面をMOSキャパシタとして利
用しているため、大きい容量を容易に得ることができる
という利点を有する。反面、溝で囲まれた島領域が一つ
のメモリセル領域に対応し、かつこの島領域内で中央部
にコンタクト孔を設け、その周囲にMOSトランジスタの
ゲート電極を形成するため、MOSトランジスタの占有面
積が大きいものとなり、結局メモリセル全体としての占
有面積を充分に小さくすることができない、という欠点
があった。
〔発明の目的〕 本発明は上記の点に鑑みなされたもので、メモリセル占
有面積を小さくしてしかも充分なキャパシタ容量を実現
した半導体記憶装置を提供することを目的とする。
〔発明の概要〕
すなわち、上記の目的を達成するために、本発明の半導
体記憶装置は、基板上に格子縞状の溝により分離された
複数の島状半導体層が配列形成され、各島状半導体層に
それぞれ１トランジスタ/1キャパシタ構成のメモリセル
が形成された半導体記憶装置であって、前記トランジス
タは、前記島状半導体層の頂部表面に形成されたドレイ
ン領域と、前記島状半導体層の下部側面の表面に形成さ
れたソース領域と、前記ドレイン領域と前記ソース領域
との間の前記島状半導体層の側面周囲に絶縁膜を介して
形成されたゲート電極とからなるMOSトランジスタであ
り、前記キャパシタは、前記ソース領域からなる第１の
キャパシタ電極と、前記ソース領域の前記島状半導体層
の側面周囲に絶縁膜を介して形成された第２のキャパシ
タ電極とからなるMOSキャパシタであることを特徴とす
る。
〔発明の効果〕
本発明によれば、MOSキャパシタのみならずMOSトランジ
スタも島状半導体層を利用して形成されるため、メモリ
セル占有面積を従来に比べて小さいものとすることがで
きると共に、チャネル領域となる部分が広くなり、しき
い値電圧の制御が容易になり、しかもキャパシタ容量は
島状半導体層を取り囲む側面を利用することで充分大き
い値を確保することができる。従って高集積化dRAMを実
現することができる。
また本発明によれば、キャパシタ電極およびトランジス
タのゲート電極が島状半導体層を囲むように積層された
構造になるため、これらの電極が形成された後の基板表
面を平坦なものとすることができ、その後の金属配線工
程で微細パターンの形成が容易になる。このことはdRAM
の一層の高集積化と信頼性向上に寄与する。
〔発明の実施例〕
以下本発明の実施例を説明する。
第１図は一実施例のdRAM構成を示すもので、（ａ）は平
面図、（ｂ）および（ｃ）は（ａ）のA-A′およびB-B′
位置の断面図である。11は高不純物濃度のp+型Si基板で
あり、この上に格子縞状の溝12により分離された複数の
島状p-型層13が配列形成されている。各島状p-型層13が
それぞれメモリセル領域となっている。即ちMOSキャパ
シタは、溝の底の方に側壁にキャパシタ絶縁膜14を形成
してキャパシタ電極15を埋め込んで構成されている。16
はキャパシタの基板側電極となるn-型層である。MOSト
ランジスタは、このようにキャパシタ電極15が埋め込ま
れた溝12の上部に、やはり側壁にゲート絶縁膜17を介し
てゲート電極18を形成して構成されている。19はチャネ
ル領域となるp-型層である。MOSトランジスタのドレイ
ンとなるn+型層20は各島状p-型層13の表面に形成されて
いる。21はCVD酸化膜であり、22はこの酸化膜21に形成
されたコンタクト孔を介してn+型層に接続されるビット
線としてのAl配線である。
ゲート電極18は各島状p-型層13を取り囲み、かつ第１図
（ａ）の縦方向には複数の島状p-型層について連続的に
配設されてワード線WL1，WL2，…を構成する。Al配線22
は第１図（ａ）に示すように折返し配線として所謂フォ
ールデッド・ビット線構成としている。
22′はワード線WL1，WL2，…の端部にコンタクトするAl
配線である。
このような構造を得るための具体的な製造工程例を第２
図（ａ）〜（ｇ）を用いて説明する。第２図（ａ）〜
（ｇ）は第１図（ｂ）の断面に対応する。高不純物濃度
のp+型Si基板11に低不純物濃度のp-型層13をエピタキシ
ャル成長させ、その表面にマスク層23を堆積し、公知の
方法によりフォトレジスト24をパターニングして、これ
を用いてマスク層23をエッチングする（第２図
（ａ））。そしてp-型層13をエッチングして基板11に達
する格子縞状の溝12を形成する。この後例えばリンを含
む酸化膜を全面に堆積し、熱処理を施すころにより溝12
により分離された各島状p-型層13の側壁の全面にn-型層
16を形成した後、キャパシタ絶縁膜14として例えば100
Å程度の熱酸化膜を形成する（第２図（ｂ））。次いで
第１層多結晶シリコン膜15Oを全面に堆積し、溝12を完
全に埋める（第２図（ｃ））。このとき多結晶シリコン
膜15Oの表面は図示のように平坦化する。そしてこの多
結晶シリコン膜15Oをエッチングし、溝12の底の部分に
残してキャパシタ電極15とする。こうしてキャパシタ電
極15は溝全体に渡って途中まで埋め込まれた状態で形成
される。この後一旦酸化膜エッチングを行い、島状p-型
層の上部を露出させ、例えばボロンを含む酸化膜を全面
に堆積して熱処理を行なうことにより、トランジスタの
チャネル領域となるp-型層19を形成する（第２図
（ｄ））。このときp-型層19の形成時の横方向拡散によ
りキャパシタの基板側電極となるn-型層16が後退する。
これを補償するためには予めこの後退分を見込んで、キ
ャパシタ電極15の厚みを少し厚く選んでおいて、p-型層
19の形成後にキャパシタ電極15表面を僅かにエッチング
することが望ましい。
この後、ゲート絶縁膜17として例えば200Å程度の熱酸
化膜を各島状p-型層の上部表面に形成し、次いでMOSト
ランジスタのゲート電極として用いる第２層多結晶シリ
コン膜18Oを堆積する（第２図（ｅ））。この多結晶シ
リコン膜18Oとキャパシタ電極15との間は熱酸化膜によ
り分離される。この第２層多結晶シリコン膜18Oは、図
から明らかなように第１層多結晶シリコン15Oの場合の
ように表面は平坦化しない。そしてこの多結晶シリコン
膜18OをRIEなどの異方性エツチングによりエッチングし
て、溝12のキャパシタ電極15上の側壁部に選択的に残し
て各島状p-型層13を囲むようにゲート電極18を形成す
る。このときゲート電極18は、格子縞状溝12の形状，寸
法を選ぶことにより自動的に、即ちマスク工程を用いる
ことなく、第１図（ａ）のA-A′断面で隣接する島状p-
型層13間では互いに分離され、B-B′断面では第１図
（ａ）あるいは（ｃ）に示すように各島状p-型層13間を
埋めて連続的につながった状態が得られる。こうして縦
方向につながるゲート電極18はワード線を構成する。こ
の後例えばヒ素のイオン注入を行なって各島状p-型層表
面にMOSトランジスタのドレインとなるn+型層20を形成
する（第２図（ｆ））。
最後に全面にCVD酸化膜21を堆積し、これにコンタクト
孔を開けて横方向のメモリセルのドレインを接続する，
ビット線となるAl配線22を形成する（第２図（ｇ））。
第２図（ｈ）はワード線であるゲート電極18とAl配線2
2′とのコンタクト部分を説明するものである。この図
は第１図のC-C′断面を示し、第２図（ｅ）の工程に対
応している。すなわち、ゲート電極18とAl配線とのコン
タクト部においては、多結晶シリコン膜18O堆積した
後、コンタクト部にレジストパターン23を形成してお
き、第２図（ｆ）の工程で多結晶シリコン膜18Oの異方
性エツチングを行なう。その後ビット線と同様、CVD酸
化膜21にコンタクト孔を開けてゲート電極18とコンタク
トするAl配線18′を設ければよい。その他、このコンタ
クト用の島状p-型層上にレジストパターン23を設けずに
おき、その側壁に形成されたゲート電極に直接Al配線を
コンタクトさせることも可能である。
この実施例によれば、格子縞状の溝底部を分離領域とし
てこの溝により分離された各島状半導体層をそれぞれ一
つのメモリセル領域として、かつ島状半導体層の側面を
利用してMOSキャパシタとMOSトランジスタを構成してい
るため、メモリセルの占有面積を非常に小さいものとす
ることができ、高集積化dRAMが得られる。またキャパシ
タ電極およびゲート電極が島状半導体層を囲むように積
層された構造になるため、金属配線形成前の基板表面が
平坦なものとなり、金属配線の微細加工は可能である。
またこの実施例では第１図（ａ）に示すように、ビッ線
はフォールデッド・ビット線構成としており、従ってセ
ンスアンプSAにより微細化が妨げられることはない。
本発明は上記実施例に限られない。例えば上記実施例で
は、マスク工程を用いることなく第２層多結晶シリコン
膜の側壁残しの技術により一方向に連続したゲート電極
を形成している。これは第１図（ａ）において縦方向に
隣接する島状半導体層の間隔を横方向に隣接する島状半
導体層の間隔より小さくすることにより、可能であっ
た。これに対して、各島状半導体層の間隔がいずれの方
向にも等しくなるように格子縞状溝を一定幅で形成した
場合には、ゲート電極を一方向に連続的に配設するため
にマスク工程を用いることが必要になる。その場合の工
程は次のようにすればよい。即ち第２図（ｅ）の状態を
形成する際に第２層多結晶シリコン膜を必要な厚みより
厚く堆積する。そして、隣接する島状半導体層間のゲー
ト電極をつなげて形成する部分をマスクで覆って所定厚
みを多結晶シリコン膜エッチングを行い、次いで上記マ
スクを除去して上記実施例と同様に側壁残しの多結晶シ
リコンエッチングを行なう。
その他本発明はその趣旨を逸脱しない範囲で種々変形し
て実施することできる。
【図面の簡単な説明】
第１図（ａ）〜（ｃ）は本発明の一実施例のdRAMの構成
を示す平面図とそのA-A′，B-B′断面図、第２図（ａ）
〜（ｈ）はその製造工程を示す断面図、第３図は従来の
dRAMの一例の構成を示す断面図である。 11……p+型Si基板、12……格子縞状溝、13……島状p-型
層、14……キャパシタ電極、15……キャパシタ電極（第
１層多結晶シリコン膜）、16……n-型層、17……ゲート
絶縁膜、18……ゲート電極（第２層多結晶シリコン
膜）、19……p-型層、20……n+型層、21……CVD酸化
膜、22,22′……Al配線。

Claims (2)

    【特許請求の範囲】
  1. 【請求項１】基板上に格子縞状の溝により分離された複
    数の島状半導体層が配列形成され、各島状半導体層にそ
    れぞれ１トランジスタ/1キャパシタ構成のメモリセルが
    形成された半導体記憶装置であって、 前記トランジスタは、前記島状半導体層の頂部表面に形
    成されたドレイン領域と、前記島状半導体層の下部側面
    の表面に形成されたソース領域と、前記ドレイン領域と
    前記ソース領域との間の前記島状半導体層の側面周囲に
    絶縁膜を介して形成されたゲート電極とからなるMOSト
    ランジスタであり、 前記キャパシタは、前記ソース領域からなる第１のキャ
    パシタ電極と、前記ソース領域の前記島状半導体層の側
    面周囲に絶縁膜を介して形成された第２のキャパシタ電
    極とからなるMOSキャパシタであることを特徴とする半
    導体記憶装置。
  2. 【請求項２】前記島状半導体層は、高不純物濃度の半導
    体基板にこれと同導電型の低不純物濃度の半導体層を成
    長させ、この半導体層を前記基板に達する深さにエッチ
    ングして格子縞状の溝を形成して得られたものである特
    許請求の範囲第１項記載の半導体記憶装置。
JP60080619A 1985-04-16 1985-04-16 半導体記憶装置 Expired - Lifetime JPH0682800B2 (ja)

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