JPH05191223A - 非同期パルスリタイミング回路 - Google Patents
非同期パルスリタイミング回路Info
- Publication number
- JPH05191223A JPH05191223A JP4021940A JP2194092A JPH05191223A JP H05191223 A JPH05191223 A JP H05191223A JP 4021940 A JP4021940 A JP 4021940A JP 2194092 A JP2194092 A JP 2194092A JP H05191223 A JPH05191223 A JP H05191223A
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- JP
- Japan
- Prior art keywords
- pulse
- clock
- output
- asynchronous
- flop
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
(57)【要約】
【目的】 非同期パルスを与えられたクロックだけを用
いて１クロック幅の同期したパルスに変換できる非同期
パルスリタイミング回路を提供する。 【構成】 非同期パルスＳ１を２つの前段フリップフロ
ップ２，３で与えられたクロックＣＫの立ち上がりと立
ち下がりでラッチし、これら前段フリップフロップ２，
３の出力パルスＳ２，Ｓ３をアンドゲート４に通したあ
と、中段フリップフロップ５でクロックＣＫでラッチ
し、この中段フリップフロップ５の出力パルスＳ５を後
段フリップフロップ６でクロックで再びラッチすること
でリタイミングし、後段フリップフロップ６の出力パル
スＳ６と中段フリップフロップ５の出力パルスＳ５の反
転パルスＳ７をアンドゲート８に通すことで、非同期パ
ルスＳ１を与えられたクロックＣＫに同期した１クロッ
ク幅の同期したパルスＳ８に変換する。
いて１クロック幅の同期したパルスに変換できる非同期
パルスリタイミング回路を提供する。 【構成】 非同期パルスＳ１を２つの前段フリップフロ
ップ２，３で与えられたクロックＣＫの立ち上がりと立
ち下がりでラッチし、これら前段フリップフロップ２，
３の出力パルスＳ２，Ｓ３をアンドゲート４に通したあ
と、中段フリップフロップ５でクロックＣＫでラッチ
し、この中段フリップフロップ５の出力パルスＳ５を後
段フリップフロップ６でクロックで再びラッチすること
でリタイミングし、後段フリップフロップ６の出力パル
スＳ６と中段フリップフロップ５の出力パルスＳ５の反
転パルスＳ７をアンドゲート８に通すことで、非同期パ
ルスＳ１を与えられたクロックＣＫに同期した１クロッ
ク幅の同期したパルスＳ８に変換する。
Description
【０００１】
【産業上の利用分野】本発明は、非同期パルスリタイミ
ング回路に関する。
ング回路に関する。
【０００２】
【従来の技術】非同期パルスリタイミング回路では、装
置内から与えられるクロックで非同期パルスをラッチす
る場合、パルスと同じ速さのクロックではラッチのタイ
ミングが取れず、非同期パルスを正確にラッチすること
ができない。そこで従来は、与えられたクロックをＰＬ
Ｏを用いて速い速度のクロックに変え、この速いクロッ
クを用いて非同期パルスをラッチすることにより、同期
パルスに変換する方法がとられている。
置内から与えられるクロックで非同期パルスをラッチす
る場合、パルスと同じ速さのクロックではラッチのタイ
ミングが取れず、非同期パルスを正確にラッチすること
ができない。そこで従来は、与えられたクロックをＰＬ
Ｏを用いて速い速度のクロックに変え、この速いクロッ
クを用いて非同期パルスをラッチすることにより、同期
パルスに変換する方法がとられている。
【０００３】図２に、このＰＬＯを用いた従来の非同期
パルスリタイミング回路を示す。この図で、ＰＬＯ１２
は入力端子ＩＮ２から入力される図２（ｂ）に示す与え
られたクロックＣＫを、図２（ｃ）に示す速い速度のク
ロックＳ１２に変換し、フリップフロップ１３に供給す
る。図２（ａ）に示す非同期パルスＳ１１が入力端子Ｉ
Ｎ１から入力されるフリップフロップ１３では、ＰＬＯ
１２からの速い速度のクロックＳ１２でこの非同期パル
スＳ１１をラッチし、図２（ｄ）に示す出力パルスＳ１
３をフリップフロップ１４に供給する。このフリップフ
ロップ１４では、入力されるパルスＳ１３をクロックＣ
Ｋによってラッチし、図２（ｅ）に示す出力パルスＳ１
４をフリップフロップ１５に供給するとともに、インバ
ータ１６で反転した図２（ｇ）に示す反転パルスＳ１６
をアンドゲート１７に供給する。フリップフロップ１５
では、入力されるパルスＳ１４をクロックＣＫによって
再びラッチすることでリタイミングし、図２（ｆ）に示
す出力パルスＳ１５をアンドゲート１７に供給する。こ
れによりアンドゲート１７によってフリップフロップ１
５の出力パルスＳ１５が図２（ｈ）に示す１クロック幅
の同期したパルスＳ１７に変換され、出力端子ＯＵＴか
ら取り出される。
パルスリタイミング回路を示す。この図で、ＰＬＯ１２
は入力端子ＩＮ２から入力される図２（ｂ）に示す与え
られたクロックＣＫを、図２（ｃ）に示す速い速度のク
ロックＳ１２に変換し、フリップフロップ１３に供給す
る。図２（ａ）に示す非同期パルスＳ１１が入力端子Ｉ
Ｎ１から入力されるフリップフロップ１３では、ＰＬＯ
１２からの速い速度のクロックＳ１２でこの非同期パル
スＳ１１をラッチし、図２（ｄ）に示す出力パルスＳ１
３をフリップフロップ１４に供給する。このフリップフ
ロップ１４では、入力されるパルスＳ１３をクロックＣ
Ｋによってラッチし、図２（ｅ）に示す出力パルスＳ１
４をフリップフロップ１５に供給するとともに、インバ
ータ１６で反転した図２（ｇ）に示す反転パルスＳ１６
をアンドゲート１７に供給する。フリップフロップ１５
では、入力されるパルスＳ１４をクロックＣＫによって
再びラッチすることでリタイミングし、図２（ｆ）に示
す出力パルスＳ１５をアンドゲート１７に供給する。こ
れによりアンドゲート１７によってフリップフロップ１
５の出力パルスＳ１５が図２（ｈ）に示す１クロック幅
の同期したパルスＳ１７に変換され、出力端子ＯＵＴか
ら取り出される。
【０００４】
【発明が解決しようとする課題】上述した従来の非同期
パルスリタイミング回路では、ＰＬＯ１２を使用するた
め回路構成が複雑化し、実装面積が広くなるという問題
点があった。
パルスリタイミング回路では、ＰＬＯ１２を使用するた
め回路構成が複雑化し、実装面積が広くなるという問題
点があった。
【０００５】本発明は、このような従来の技術が有する
課題を解決するために提案されたものであり、ＰＬＯを
使用せずに、非同期パルスを与えられたクロックだけを
用いて同期したパルスに変換できる非同期パルスリタイ
ミング回路を提供することを目的とする。
課題を解決するために提案されたものであり、ＰＬＯを
使用せずに、非同期パルスを与えられたクロックだけを
用いて同期したパルスに変換できる非同期パルスリタイ
ミング回路を提供することを目的とする。
【０００６】
【課題を解決するための手段】この目的を達成するため
に本発明は、入力される非同期パルスを与えられたクロ
ックに同期したパルスに変換して出力する非同期パルス
リタイミング回路において、第１および第２のラッチ手
段により非同期パルスを上記クロックの立ち上がりと立
ち下がりでそれぞれラッチして取り込み、これら第１お
よび第２のラッチ手段の出力と上記クロックを用いて非
同期パルスをこのクロックに同期したパルスに変換する
構成としてある。
に本発明は、入力される非同期パルスを与えられたクロ
ックに同期したパルスに変換して出力する非同期パルス
リタイミング回路において、第１および第２のラッチ手
段により非同期パルスを上記クロックの立ち上がりと立
ち下がりでそれぞれラッチして取り込み、これら第１お
よび第２のラッチ手段の出力と上記クロックを用いて非
同期パルスをこのクロックに同期したパルスに変換する
構成としてある。
【０００７】また本発明の非同期パルスリタイミング回
路は、非同期パルスを上記クロックの立ち上がりと立ち
下がりでそれぞれラッチする第１および第２のラッチ手
段と、これら第１および第２のラッチ手段の出力の論理
積をとる第１のアンドゲートと、この第１のアンドゲー
トの出力を上記クロックでラッチする第３のラッチ手段
と、この第３のラッチ手段の出力を上記クロックで再び
ラッチしてリタイミングする第４のラッチ手段と、第３
のラッチ手段の反転出力と第４のラッチ手段の出力の論
理積をとる第２のアンドゲートとを有し、この第２のア
ンドゲートから上記クロックに同期したパルス出力を取
り出す構成としてあり、好ましくは第１乃至第４のラッ
チ手段をフリップフロップで構成する。
路は、非同期パルスを上記クロックの立ち上がりと立ち
下がりでそれぞれラッチする第１および第２のラッチ手
段と、これら第１および第２のラッチ手段の出力の論理
積をとる第１のアンドゲートと、この第１のアンドゲー
トの出力を上記クロックでラッチする第３のラッチ手段
と、この第３のラッチ手段の出力を上記クロックで再び
ラッチしてリタイミングする第４のラッチ手段と、第３
のラッチ手段の反転出力と第４のラッチ手段の出力の論
理積をとる第２のアンドゲートとを有し、この第２のア
ンドゲートから上記クロックに同期したパルス出力を取
り出す構成としてあり、好ましくは第１乃至第４のラッ
チ手段をフリップフロップで構成する。
【０００８】
【作用】上述した構成によれば、第１および第２のラッ
チ手段により非同期パルスを上記クロックの立ち上がり
と立ち下がりでラッチしているので、与えられたクロッ
クを速いクロックに変換することなく必ず非同期パルス
をラッチして取り込むことができ、これら第１および第
２のラッチ手段の出力と与えられたクロックを用いてそ
の後の信号処理を行なうことによりこのクロックに同期
したパルス出力を取り出せる。
チ手段により非同期パルスを上記クロックの立ち上がり
と立ち下がりでラッチしているので、与えられたクロッ
クを速いクロックに変換することなく必ず非同期パルス
をラッチして取り込むことができ、これら第１および第
２のラッチ手段の出力と与えられたクロックを用いてそ
の後の信号処理を行なうことによりこのクロックに同期
したパルス出力を取り出せる。
【０００９】
【実施例】以下、本発明による非同期パルスリタイミン
グ回路の具体的な実施例を図面に基づき詳細に説明す
る。図１のブロック図に、この非同期パルスリタイミン
グ回路の一実施例を示す。この図で、装置内の与えられ
たクロックＣＫで同期をとろうとする非同期パルスＳ１
が、入力端子ＩＮ１から第１および第２のラッチ手段を
構成する前段フリップフロップ２，３に供給される。図
１（ａ）はこの非同期パルスＳ１を示し、図１（ｂ）は
入力端子ＩＮ２に入力される与えられたクロックＣＫを
示す。一方の前段フリップフロップ２には、クロックＣ
Ｋをインバータ１で反転した反転クロックが供給され、
他方の前段フリップフロップ３にはクロックＣＫが供給
される。これにより前段フリップフロップ２では、クロ
ックＣＫの立ち上がりで非同期パルスＳ１がラッチされ
るとともに、前段フリップフロップ３ではクロックＣＫ
の立ち下がりで非同期パルスＳ１がラッチされる。
グ回路の具体的な実施例を図面に基づき詳細に説明す
る。図１のブロック図に、この非同期パルスリタイミン
グ回路の一実施例を示す。この図で、装置内の与えられ
たクロックＣＫで同期をとろうとする非同期パルスＳ１
が、入力端子ＩＮ１から第１および第２のラッチ手段を
構成する前段フリップフロップ２，３に供給される。図
１（ａ）はこの非同期パルスＳ１を示し、図１（ｂ）は
入力端子ＩＮ２に入力される与えられたクロックＣＫを
示す。一方の前段フリップフロップ２には、クロックＣ
Ｋをインバータ１で反転した反転クロックが供給され、
他方の前段フリップフロップ３にはクロックＣＫが供給
される。これにより前段フリップフロップ２では、クロ
ックＣＫの立ち上がりで非同期パルスＳ１がラッチされ
るとともに、前段フリップフロップ３ではクロックＣＫ
の立ち下がりで非同期パルスＳ１がラッチされる。
【００１０】図１（ｃ）と（ｄ）に示す前段フリップフ
ロップ２，３の出力パルスＳ２，Ｓ３は、第１のアンド
ゲート４に通されることで論理積がとられ、このアンド
ゲート４の出力パルスＳ４が、第３のラッチ手段を構成
する中段フリップフロップ５に供給される。クロックＣ
Ｋが供給されているこの中段フリップフロップ５では、
図１（ｅ）に示すアンドゲート４の出力パルスＳ４がク
ロックＣＫの立ち上がりでラッチされる。図１（ｆ）に
示すこの中段フリップフロップ５の出力パルスＳ５は、
第４のラッチ手段を構成する後段フリップフロップ６に
供給されるとともに、インバータ７で反転されたあと、
図１（ｈ）に示す反転パルスＳ７が第２のアンドゲート
８に供給される。後段フリップフロップ６では、中段フ
リップフロップ５からの出力パルスＳ５をクロックＣＫ
の立ち上がりで再びラッチしてリタイミングし、図１
（ｇ）に示す出力パルスＳ６をアンドゲート８に供給す
る。これによりアンドゲート８によって後段フリップフ
ロップ６の出力パルスＳ６とインバータ７からの反転パ
ルスＳ７の論理積がとられることにより、出力端子から
は非同期パルスを与えられたクロックに同期させた出力
パルスを取り出せる。
ロップ２，３の出力パルスＳ２，Ｓ３は、第１のアンド
ゲート４に通されることで論理積がとられ、このアンド
ゲート４の出力パルスＳ４が、第３のラッチ手段を構成
する中段フリップフロップ５に供給される。クロックＣ
Ｋが供給されているこの中段フリップフロップ５では、
図１（ｅ）に示すアンドゲート４の出力パルスＳ４がク
ロックＣＫの立ち上がりでラッチされる。図１（ｆ）に
示すこの中段フリップフロップ５の出力パルスＳ５は、
第４のラッチ手段を構成する後段フリップフロップ６に
供給されるとともに、インバータ７で反転されたあと、
図１（ｈ）に示す反転パルスＳ７が第２のアンドゲート
８に供給される。後段フリップフロップ６では、中段フ
リップフロップ５からの出力パルスＳ５をクロックＣＫ
の立ち上がりで再びラッチしてリタイミングし、図１
（ｇ）に示す出力パルスＳ６をアンドゲート８に供給す
る。これによりアンドゲート８によって後段フリップフ
ロップ６の出力パルスＳ６とインバータ７からの反転パ
ルスＳ７の論理積がとられることにより、出力端子から
は非同期パルスを与えられたクロックに同期させた出力
パルスを取り出せる。
【００１１】このようにこの非同期パルスリタイミング
回路では、２つの前段フリップフロップ２，３を用いて
非同期パルスＳ１を与えられたクロックＣＫの立ち上が
りと立ち下がりでラッチしているので、速いクロックを
用いることなく必ず非同期パルスＳ１をラッチすること
ができる。これら前段フリップフロップ２，３の出力パ
ルスＳ２，Ｓ３をアンドゲート４に通したあとに中段フ
リップフロップ５で与えられたクロックＣＫによってラ
ッチし、その出力パルスＳ５を後段フリップフロップ６
でもう一度ラッチすることによって同期したパルスの立
ち下がりを検出できる。
回路では、２つの前段フリップフロップ２，３を用いて
非同期パルスＳ１を与えられたクロックＣＫの立ち上が
りと立ち下がりでラッチしているので、速いクロックを
用いることなく必ず非同期パルスＳ１をラッチすること
ができる。これら前段フリップフロップ２，３の出力パ
ルスＳ２，Ｓ３をアンドゲート４に通したあとに中段フ
リップフロップ５で与えられたクロックＣＫによってラ
ッチし、その出力パルスＳ５を後段フリップフロップ６
でもう一度ラッチすることによって同期したパルスの立
ち下がりを検出できる。
【００１２】さらに中段フリップフロップ５の出力パル
スＳ５をインバータ７に通すことにより同期したパルス
の立ち上がりを検出でき、後段フリップフロップ６の出
力パルスＳ６とインバータ出力Ｓ７をアンドゲート８に
通すことで、１クロック幅の同期したパルスＳ８に変換
できる。
スＳ５をインバータ７に通すことにより同期したパルス
の立ち上がりを検出でき、後段フリップフロップ６の出
力パルスＳ６とインバータ出力Ｓ７をアンドゲート８に
通すことで、１クロック幅の同期したパルスＳ８に変換
できる。
【００１３】なお、本発明は上述した実施例に限定され
ず、要旨の範囲内で種々の変更実施が可能である。
ず、要旨の範囲内で種々の変更実施が可能である。
【００１４】
【発明の効果】以上説明したように本発明による非同期
パルスリタイミング回路によれば、非同期パルスを与え
られたクロックの立ち上がりと立ち下がりでラッチする
手段を用いているので、非同期パルスがクロックと同じ
速さであっても、従来のようにＰＬＯを用いて速いクロ
ックを作ることなく確実に非同期パルスをラッチするこ
とができる。これにより与えられたクロックだけを用い
て非同期パルスを、このパルス幅に相当する１クロック
幅の同期したパルスに変換できる。
パルスリタイミング回路によれば、非同期パルスを与え
られたクロックの立ち上がりと立ち下がりでラッチする
手段を用いているので、非同期パルスがクロックと同じ
速さであっても、従来のようにＰＬＯを用いて速いクロ
ックを作ることなく確実に非同期パルスをラッチするこ
とができる。これにより与えられたクロックだけを用い
て非同期パルスを、このパルス幅に相当する１クロック
幅の同期したパルスに変換できる。
【図１】本発明による非同期パルスリタイミング回路の
一実施例を示すブロック図である。
一実施例を示すブロック図である。
【図２】図１の非同期パルスリタイミング回路の動作を
説明するためのタイミング図である。
説明するためのタイミング図である。
【図３】従来の非同期パルスリタイミング回路を示すブ
ロック図である。
ロック図である。
【図４】従来の非同期パルスリタイミング回路の動作を
説明するためのタイミング図である。
説明するためのタイミング図である。
１ インバータ ２，３ 前段フリップフロップ ４ 第１のアンドゲート ５ 中段フリップフロップ ６ 後段フリップフロップ ７ インバータ ８ 第２のアンドゲート
───────────────────────────────────────────────────── フロントページの続き (72)発明者 土屋 和俊 東京都港区芝五丁目７番１号 日本電気株 式会社内 (72)発明者 加藤 智和 東京都港区三田一丁目４番28号 日本電気 トランスミッションエンジニアリング株式 会社内 (72)発明者 遠藤 勝則 宮城県黒川郡大和町吉岡字雷神２番地 宮 城日本電気株式会社内
Claims (3)
- 【請求項１】 入力される非同期パルスを与えられたク
ロックに同期したパルスに変換して出力する非同期パル
スリタイミング回路において、 第１および第２のラッチ手段により非同期パルスを上記
クロックの立ち上がりと立ち下がりでそれぞれラッチし
て取り込み、これら第１および第２のラッチ手段の出力
と上記クロックを用いて非同期パルスを上記クロックに
同期したパルスに変換することを特徴とする非同期パル
スリタイミング回路。 - 【請求項２】 入力される非同期パルスを与えられたク
ロックに同期したパルスに変換して出力する非同期パル
スリタイミング回路において、 非同期パルスを上記クロックの立ち上がりと立ち下がり
でそれぞれラッチする第１および第２のラッチ手段と、
これら第１および第２のラッチ手段の出力の論理積をと
る第１のアンドゲートと、この第１のアンドゲートの出
力を上記クロックでラッチする第３のラッチ手段と、こ
の第３のラッチ手段の出力を上記クロックで再びラッチ
してリタイミングする第４のラッチ手段と、第３のラッ
チ手段の反転出力と第４のラッチ手段の出力の論理積を
とる第２のアンドゲートとを有し、この第２のアンドゲ
ートから上記クロックに同期したパルス出力を取り出す
ことを特徴とする非同期パルスリタイミング回路。 - 【請求項３】 入力される非同期パルスを与えられたク
ロックに同期したパルスに変換して出力する非同期パル
スリタイミング回路において、 非同期パルスを上記クロックの立ち上がりと立ち下がり
でそれぞれラッチする２つの前段フリップフロップと、
この２つの前段フリップフロップの出力の論理積をとる
第１のアンドゲートと、この第１のアンドゲートの出力
を上記クロックでラッチする中段フリップフロップと、
この中段フリップフロップの出力を上記クロックで再び
ラッチしてリタイミングする後段フリップフロップと、
中段フリップフロップの反転出力と後段フリップフロッ
プの出力の論理積をとる第２のアンドゲートとを有し、
この第２のアンドゲートから上記クロックに同期した１
クロック幅のパルス出力を取り出すことを特徴とする非
同期パルスリタイミング回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4021940A JPH05191223A (ja) | 1992-01-10 | 1992-01-10 | 非同期パルスリタイミング回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4021940A JPH05191223A (ja) | 1992-01-10 | 1992-01-10 | 非同期パルスリタイミング回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05191223A true JPH05191223A (ja) | 1993-07-30 |
Family
ID=12069049
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4021940A Pending JPH05191223A (ja) | 1992-01-10 | 1992-01-10 | 非同期パルスリタイミング回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05191223A (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01180112A (ja) * | 1988-01-11 | 1989-07-18 | Advantest Corp | リタイミング回路 |
| JPH0336812A (ja) * | 1989-07-04 | 1991-02-18 | Fujitsu Ltd | 同期回路 |
-
1992
- 1992-01-10 JP JP4021940A patent/JPH05191223A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01180112A (ja) * | 1988-01-11 | 1989-07-18 | Advantest Corp | リタイミング回路 |
| JPH0336812A (ja) * | 1989-07-04 | 1991-02-18 | Fujitsu Ltd | 同期回路 |
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