JPH05191237A - Phase difference detection circuit - Google Patents
Phase difference detection circuitInfo
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- JPH05191237A JPH05191237A JP4004684A JP468492A JPH05191237A JP H05191237 A JPH05191237 A JP H05191237A JP 4004684 A JP4004684 A JP 4004684A JP 468492 A JP468492 A JP 468492A JP H05191237 A JPH05191237 A JP H05191237A
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Abstract
Description
【０００１】[0001]
【産業上の利用分野】本発明は、ディジタルマイクロ波
無線通信装置で使用する位相差検出回路に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a phase difference detection circuit used in a digital microwave radio communication device.
【０００２】[0002]
【従来の技術】図１２は、従来の位相差検出回路で、図
１３〜図２１は、図１２に示す従来の位相差検出回路の
各部における信号波形図である。図１２及び図１３〜図
２１において、第１入力端子に第１入力クロックを入力
し、第２入力端子に第１入力クロックと周波数が同じで
位相の異なる第２入力クロックを入力する。第１入力端
子に入力された第１入力クロックは、排他的論理和回路
６の一方の入力端に入力され、第２入力端子に入力され
た第２入力クロックは、排他的論理和回路６の他方の入
力端に入力される。第１入力端子１に振幅が５Ｖの第１
入力クロックを入力し、第２入力端子２に振幅が５Ｖの
第２入力クロックを入力すると、排他的論理和回路６の
出力信号は、図１３〜図２１に示すように、第１入力ク
ロックと第２入力クロックの位相差によって波形が変わ
る。位相差が０ビット及び±１ビットのときには、排他
的論理和回路６の出力信号は、第１入力クロック及び第
２入力クロックの立上り及び立下りで、ひげ状のパルス
になる。このひげ状のパルスは第１積分器８で平滑化さ
れ、０Ｖの位相差出力信号となって、出力端子１３に出
力される。位相差が±１／４ビット及び±３／４ビット
のときは、排他的論理和回路６の出力信号は、振幅が５
Ｖで、第１入力クロック及び第２入力クロックの２倍の
周期のクロック信号になる。このクロック信号は第１積
分器８で平滑化され、２．５Ｖの位相差出力信号となっ
て、出力端子１３に出力される。位相差が±１／２ビッ
トのときには、排他的論理和回路６の出力信号は、５Ｖ
にひげ状のパルスのある波形となる。この出力信号は、
第１積分器８で平滑化され、５Ｖの位相差出力信号とな
って、出力端子１３に出力される。第１入力クロックと
第２入力クロックの位相差と位相差出力信号との関係
は、図２２に示すグラフとなる。2. Description of the Related Art FIG. 12 is a conventional phase difference detection circuit, and FIGS. 13 to 21 are signal waveform diagrams in respective parts of the conventional phase difference detection circuit shown in FIG. 12 and 13 to 21, the first input clock is input to the first input terminal, and the second input clock having the same frequency as the first input clock but a different phase is input to the second input terminal. The first input clock input to the first input terminal is input to one input end of the exclusive OR circuit 6, and the second input clock input to the second input terminal is the input of the exclusive OR circuit 6. It is input to the other input terminal. First input terminal 1 with amplitude of 5V
When the input clock is input and the second input clock having an amplitude of 5 V is input to the second input terminal 2, the output signal of the exclusive OR circuit 6 becomes the first input clock as shown in FIGS. 13 to 21. The waveform changes depending on the phase difference of the second input clock. When the phase difference is 0 bit and ± 1 bit, the output signal of the exclusive OR circuit 6 becomes a whisker-like pulse at the rising and falling edges of the first input clock and the second input clock. This whisker-shaped pulse is smoothed by the first integrator 8 and becomes a 0V phase difference output signal, which is output to the output terminal 13. When the phase difference is ± 1/4 bit and ± 3/4 bit, the output signal of the exclusive OR circuit 6 has an amplitude of 5
At V, the clock signal has a cycle twice that of the first input clock and the second input clock. This clock signal is smoothed by the first integrator 8 and becomes a phase difference output signal of 2.5 V, which is output to the output terminal 13. When the phase difference is ± 1/2 bit, the output signal of the exclusive OR circuit 6 is 5V.
It becomes a waveform with a whisker-like pulse. This output signal is
The signal is smoothed by the first integrator 8 and becomes a phase difference output signal of 5V, which is output to the output terminal 13. The relationship between the phase difference between the first input clock and the second input clock and the phase difference output signal is the graph shown in FIG.
【０００３】[0003]
【発明が解決しようとする課題】この従来の位相差検出
回路では、第１入力クロックと第２入力クロックの位相
差が０ビット〜１／２ビットの範囲の位相差出力信号に
よって、どれだけ位相差があるのかわかるが、位相差が
正であるのか負であるのかわからない。そのため、位相
差をなくそうとする場合、どちらの位相を遅らせればよ
いのか判断できないという問題点があった。In this conventional phase difference detection circuit, the phase difference between the first input clock and the second input clock depends on the phase difference output signal in the range of 0 bit to 1/2 bit. I know if there is a phase difference, but I don't know if the phase difference is positive or negative. Therefore, when trying to eliminate the phase difference, there is a problem that it is not possible to determine which phase should be delayed.
【０００４】本発明の目的は、位相差出力信号によっ
て、どれだけ位相差があって、位相差が正であるのか負
であるのかかわるようにすることにある。An object of the present invention is to allow the phase difference output signal to determine how much the phase difference is and whether the phase difference is positive or negative.
【０００５】[0005]
【課題を解決するための手段】上記目的を達成するため
に、本発明は、第１入力端子を排他的論理和回路の一端
及びＤフリップフロップのデータ入力端に接続し、第２
入力端子を１／４ビット遅延器を介して排他的論理和回
路の他端及びＤフリップフロップのクロック入力端に接
続し、Ｄフリップフロップの出力端を第１積分器の入力
端に接続し、第１積分器の出力端を電圧比較器の入力端
に接続し、電圧比較器の出力端をセレクタの第１入力端
に接続し、排他的論理和回路の出力端をセレクタの第２
入力端に接続し、第３入力端子をＲ−Ｓフリップフロッ
プのリセット入力端に接続し、第４入力端子をＲ−Ｓフ
リップフロップのセット入力端に接続し、Ｒ−Ｓフリッ
プフロップの出力端をセレクタの第３入力端に接続し、
セレクタの出力端を第２積分器の入力端に接続し、第２
積分器の出力端を出力端子に接続したものである。In order to achieve the above object, the present invention connects a first input terminal to one end of an exclusive OR circuit and a data input terminal of a D flip-flop, and
The input terminal is connected to the other end of the exclusive OR circuit and the clock input terminal of the D flip-flop via the 1 / 4-bit delay device, and the output terminal of the D flip-flop is connected to the input terminal of the first integrator, The output terminal of the first integrator is connected to the input terminal of the voltage comparator, the output terminal of the voltage comparator is connected to the first input terminal of the selector, and the output terminal of the exclusive OR circuit is connected to the second terminal of the selector.
Connected to the input end, the third input terminal connected to the reset input end of the RS flip-flop, the fourth input terminal connected to the set input end of the RS flip-flop, the output end of the RS flip-flop Connected to the third input of the selector,
The output end of the selector is connected to the input end of the second integrator,
The output terminal of the integrator is connected to the output terminal.
【０００６】[0006]
【実施例】次に、本発明について、図面を参照して説明
する。Next, the present invention will be described with reference to the drawings.
【０００７】図１は、本発明の一実施例を示す図で、図
２〜図１０は、図１に示す一実施例の各部における信号
波形図である。図１及び図２〜図１０において、第１入
力端子１に第１入力クロックを入力し、第２入力端子２
に第１入力クロックと周波数が同じで位相の異なる第２
入力クロックを入力する。第１入力端子１に入力された
第１入力クロックは、排他的論理和回路６の一方の入力
端とＤフリップフロップ７のデータ入力端Ｄに入力され
る。第２入力端子２に入力された第２入力クロックは、
１／４ビット遅延器５に入力され、１／４ビット遅延器
５から１／４ビット遅れた信号を出力する。この信号
は、排他的論理和回路６の他方の入力端とＤフリップフ
ロップ７のクロック入力端Ｃに入力される。第１入力端
子１に振幅が５Ｖの第１入力クロックを入力し、第２入
力端子２に振幅が５Ｖの第２入力クロックを入力する
と、排他的論理和回路６の出力信号は、図２〜図１０に
示すように、第１入力クロックと第２入力クロックの位
相差によって波形が変わる。位相差が０ビット、±１／
２ビット、及び、±１ビットのときには、排他的論理和
回路６の出力信号は、振幅が５Ｖで、第１入力クロック
及び第２入力クロックの２倍の周期のクロック信号とな
り、位相差が−１／４ビット及び＋３／４ビットのとき
には、排他的論理和回路６の出力信号は、０Ｖにひげ状
のパルスのある波形となり、位相差が＋１／４ビット及
び−３／４ビットのときには、排他的論理和回路６の出
力信号は、５Ｖにひげ状のパルスのある波形となる。Ｄ
フリップフロップ７の出力信号も、図２〜図１０に示す
ように、第１入力クロックと第２入力クロックの位相差
によって波形が変わる。位相差が０ビット及び±１ビッ
トのときには、Ｄフリップフロップ７の出力信号は５Ｖ
になり、位相差が±１／２ビットのときには、Ｄフリッ
プフロップ７の出力信号は０Ｖになり、位相差が±１／
４ビット及び±３／４ビットのときには、Ｄフリップフ
ロップ７の出力信号は、５Ｖと０Ｖがランダムに出力さ
れる。このＤフリップフロップ７の出力信号は、第１積
分器８に入力され、平滑化された信号が、第１積分器８
から出力される。第１積分器の出力信号は、第１入力ク
ロックと第２入力クロックの位相差が０ビット、±１／
２ビット、及び、±１ビットのときには、Ｄフリップフ
ロップ７の出力信号が、そのまま第１積分器８の出力信
号になり、位相差が±１／４ビット及び±３／４ビット
のときには、２．５Ｖになる。第１積分器８の出力信号
は、電圧比較器９に入力され、設定された電圧１Ｖと比
較される。第１積分器８の出力信号が、１Ｖよりも高け
れば、電圧比較器９は５Ｖを出力し、第１積分器８の出
力信号が、１Ｖよりも低ければ、電圧比較器９は０Ｖを
出力する。したがって、第１入力クロックと第２入力ク
ロックの位相差が、±１／２ビットになったときだけ、
電圧比較器９は０Ｖを出力し、それ以外のときは、電圧
比較器９は５Ｖを出力する。第１入力クロックに位相同
期のとれた振幅が５Ｖの第１フレームパルスを、第３入
力端子３を介して、Ｒ−Ｓフリップフロップ１０のリセ
ット入力端Ｒに入力し、第２入力クロックに位相同期の
とれた振幅が５Ｖの第２フレームパルスを、第４入力端
子４を介して、Ｒ−Ｓフリップフロップ１０のセット入
力端Ｓに入力する。したがって、第１入力クロックと第
２入力クロックの位相差が０ビットのときには、第１フ
レームパルスと第２フレームパルスの位相差も０ビット
になる。Ｒ−Ｓフリップフロップ１０は、第１フレーム
パルスと第２フレームパルスの位相を比較するものであ
り、Ｒ−Ｓフリップフロップ１０の出力信号は、位相差
が０ビットのときには、５Ｖと０Ｖがランダムになり、
位相差が＋１／４ビット、＋１／２ビット、＋３／４ビ
ット、及び、＋１ビットのときには、５Ｖが支配的にな
り、位相差が−１／４ビット、−１／２ビット、−３／
４ビット、及び、−１ビットのときには、０Ｖが支配的
になる。セレクタ１１は、排他的論理和回路６の出力信
号とＲ−Ｓフリップフロップ１０の出力信号のいずれか
一方を、電圧比較器９の出力信号により選択し、電圧比
較器９の出力信号が５Ｖのとき、排他的論理和回路６の
出力信号を選択し、電圧比較器９の出力信号が０Ｖのと
き、Ｒ−Ｓフリップフロップ回路１０の出力信号を選択
し、セレクタ８の出力信号として出力する。セレクタ１
１の出力信号は、第２積分器１２で平滑化され、位相差
出力信号となって出力端子１３に出力される。位相差出
力信号は、第１入力クロックと第２入力クロックの位相
差が０ビット及び±１ビットのときに、２．５Ｖ、位相
差が−１／４ビット、−１／２ビット、及び、＋３／４
ビットのときと、−３／４ビットに限りなく近くなると
きに、０Ｖ、位相差が＋１／４ビット、＋１／２ビッ
ト、及び、−３／４ビットのときと、＋３／４ビットに
限りなく近くなるときに、５Ｖになる。したがって、第
１入力クロックと第２入力クロックの位相差と位相差出
力信号との関係は、図１１に示すグラフとなる。FIG. 1 is a diagram showing an embodiment of the present invention, and FIGS. 2 to 10 are signal waveform diagrams in each part of the embodiment shown in FIG. 1 and 2 to 10, the first input clock is input to the first input terminal 1 and the second input terminal 2 is input.
The second input has the same frequency as the first input clock but a different phase
Input the input clock. The first input clock input to the first input terminal 1 is input to one input terminal of the exclusive OR circuit 6 and the data input terminal D of the D flip-flop 7. The second input clock input to the second input terminal 2 is
The signal is input to the 1/4 bit delay unit 5, and a signal delayed by 1/4 bit is output from the 1/4 bit delay unit 5. This signal is input to the other input terminal of the exclusive OR circuit 6 and the clock input terminal C of the D flip-flop 7. When a first input clock having an amplitude of 5V is input to the first input terminal 1 and a second input clock having an amplitude of 5V is input to the second input terminal 2, the output signal of the exclusive OR circuit 6 becomes As shown in FIG. 10, the waveform changes depending on the phase difference between the first input clock and the second input clock. Phase difference is 0 bit, ± 1 /
In the case of 2 bits and ± 1 bit, the output signal of the exclusive OR circuit 6 is a clock signal having an amplitude of 5 V and a period twice that of the first input clock and the second input clock, and the phase difference is −. At 1/4 bit and +3/4 bit, the output signal of the exclusive OR circuit 6 has a waveform with a whisker-like pulse at 0V, and when the phase difference is +1/4 bit and 3/4 bit, The output signal of the exclusive OR circuit 6 has a waveform with a whisker-shaped pulse at 5V. D
The waveform of the output signal of the flip-flop 7 also changes depending on the phase difference between the first input clock and the second input clock, as shown in FIGS. When the phase difference is 0 bit and ± 1 bit, the output signal of the D flip-flop 7 is 5V.
When the phase difference is ± 1/2 bit, the output signal of the D flip-flop 7 becomes 0V, and the phase difference is ± 1 /
In the case of 4 bits and ± 3/4 bits, 5V and 0V are randomly output as the output signal of the D flip-flop 7. The output signal of the D flip-flop 7 is input to the first integrator 8, and the smoothed signal is input to the first integrator 8
Is output from. The output signal of the first integrator has a phase difference of 0 bit between the first input clock and the second input clock, ± 1 /
In the case of 2 bits and ± 1 bit, the output signal of the D flip-flop 7 becomes the output signal of the first integrator 8 as it is, and when the phase difference is ± 1/4 bit and ± 3/4 bit, 2 It becomes 0.5V. The output signal of the first integrator 8 is input to the voltage comparator 9 and compared with the set voltage 1V. If the output signal of the first integrator 8 is higher than 1V, the voltage comparator 9 outputs 5V, and if the output signal of the first integrator 8 is lower than 1V, the voltage comparator 9 outputs 0V. To do. Therefore, only when the phase difference between the first input clock and the second input clock becomes ± 1/2 bit,
The voltage comparator 9 outputs 0V, and at other times, the voltage comparator 9 outputs 5V. A first frame pulse having an amplitude of 5 V and phase-synchronized with the first input clock is input to the reset input terminal R of the RS flip-flop 10 via the third input terminal 3 and the phase is applied to the second input clock. The second frame pulse having a synchronized amplitude of 5 V is input to the set input terminal S of the RS flip-flop 10 via the fourth input terminal 4. Therefore, when the phase difference between the first input clock and the second input clock is 0 bit, the phase difference between the first frame pulse and the second frame pulse is also 0 bit. The RS flip-flop 10 compares the phases of the first frame pulse and the second frame pulse, and the output signal of the RS flip-flop 10 is 5V or 0V at random when the phase difference is 0 bit. become,
When the phase difference is +1/4 bit, +1/2 bit, +3/4 bit, and +1 bit, 5V is dominant, and the phase difference is -1/4 bit, -1/2 bit, -3 /
In the case of 4 bits and −1 bit, 0V becomes dominant. The selector 11 selects one of the output signal of the exclusive OR circuit 6 and the output signal of the RS flip-flop 10 by the output signal of the voltage comparator 9, and the output signal of the voltage comparator 9 is 5V. At this time, the output signal of the exclusive OR circuit 6 is selected, and when the output signal of the voltage comparator 9 is 0V, the output signal of the RS flip-flop circuit 10 is selected and output as the output signal of the selector 8. Selector 1
The output signal of No. 1 is smoothed by the second integrator 12, and is output to the output terminal 13 as a phase difference output signal. The phase difference output signal is 2.5 V when the phase difference between the first input clock and the second input clock is 0 bit and ± 1 bit, and the phase difference is -1/4 bit, -1/2 bit, and +3/4
0V when the bit is close to 3/4 bit, and the phase difference is +1/4 bit, +1/2 bit, and 3/4 bit, and only when it is +3/4 bit It becomes 5V when it gets near. Therefore, the relationship between the phase difference between the first input clock and the second input clock and the phase difference output signal is the graph shown in FIG.
【０００８】[0008]
【発明の効果】本発明は、以上説明したように構成され
ているので、０ビット〜１／４ビットの範囲の位相差出
力信号によって、どれだけ位相差があり、位相差が正で
あるのか負であるのかわかるという効果が得られる。Since the present invention is configured as described above, the phase difference output signal in the range of 0 bit to 1/4 bit causes a phase difference and a positive phase difference. The effect of knowing whether it is negative is obtained.
【図１】本発明の一実施例を示す図である。FIG. 1 is a diagram showing an embodiment of the present invention.
【図２】本発明の一実施例において、第１入力クロック
と第２入力クロックの位相差が０ビットのときの各部に
おける信号波形図である。FIG. 2 is a signal waveform diagram in each part when the phase difference between the first input clock and the second input clock is 0 bit in one embodiment of the present invention.
【図３】本発明の一実施例において、第１入力クロック
と第２入力クロックの位相差が−１／４ビットのときの
各部における信号波形図である。FIG. 3 is a signal waveform diagram in each part when the phase difference between the first input clock and the second input clock is −¼ bit in the embodiment of the present invention.
【図４】本発明の一実施例において、第１入力クロック
と第２入力クロックの位相差が＋１／４ビットのときの
各部における信号波形図である。FIG. 4 is a signal waveform diagram in each part when the phase difference between the first input clock and the second input clock is +1/4 bit in the embodiment of the present invention.
【図５】本発明の一実施例において、第１入力クロック
と第２入力クロックの位相差が−１／２ビットのときの
各部における信号波形図である。FIG. 5 is a signal waveform diagram in each part when the phase difference between the first input clock and the second input clock is −½ bit in one embodiment of the present invention.
【図６】本発明の一実施例において、第１入力クロック
と第２入力クロックの位相差が＋１／２ビットのときの
各部における信号波形図である。FIG. 6 is a signal waveform diagram in each part when the phase difference between the first input clock and the second input clock is +1/2 bit in one embodiment of the present invention.
【図７】本発明の一実施例において、第１入力クロック
と第２入力クロックの位相差が−３／４ビットのときの
各部における信号波形図である。FIG. 7 is a signal waveform diagram in each part when the phase difference between the first input clock and the second input clock is −3/4 bit in the embodiment of the present invention.
【図８】本発明の一実施例において、第１入力クロック
と第２入力クロックの位相差が＋３／４ビットのときの
各部における信号波形図である。FIG. 8 is a signal waveform diagram in each part when the phase difference between the first input clock and the second input clock is +3/4 bit in one embodiment of the present invention.
【図９】本発明の一実施例において、第１入力クロック
と第２入力クロックの位相差が−１ビットのときの各部
における信号波形図である。FIG. 9 is a signal waveform diagram in each part when the phase difference between the first input clock and the second input clock is −1 bit in the embodiment of the present invention.
【図１０】本発明の一実施例において、第１入力クロッ
クと第２入力クロックの位相差が＋１ビットのときの各
部における信号波形図である。FIG. 10 is a signal waveform diagram in each part when the phase difference between the first input clock and the second input clock is +1 bit in the embodiment of the present invention.
【図１１】本発明の一実施例における、第１入力クロッ
クと第２入力クロックの位相差と、位相差出力信号との
関係を示す図である。FIG. 11 is a diagram showing the relationship between the phase difference between the first input clock and the second input clock and the phase difference output signal in the embodiment of the present invention.
【図１２】従来の位相差検出回路を示す図である。FIG. 12 is a diagram showing a conventional phase difference detection circuit.
【図１３】従来の位相差検出回路において、第１入力ク
ロックと第２入力クロックの位相差が０ビットのときの
各部における信号波形図である。FIG. 13 is a signal waveform diagram in each part when the phase difference between the first input clock and the second input clock is 0 bit in the conventional phase difference detection circuit.
【図１４】従来の位相差検出回路において、第１入力ク
ロックと第２入力クロックの位相差が−１／４ビットの
ときの各部における信号波形図である。FIG. 14 is a signal waveform diagram in each part when the phase difference between the first input clock and the second input clock is −¼ bit in the conventional phase difference detection circuit.
【図１５】従来の位相差検出回路において、第１入力ク
ロックと第２入力クロックの位相差が＋１／４ビットの
ときの各部における信号波形図である。FIG. 15 is a signal waveform diagram in each part when the phase difference between the first input clock and the second input clock is +1/4 bit in the conventional phase difference detection circuit.
【図１６】従来の位相差検出回路において、第１入力ク
ロックと第２入力クロックの位相差が−１／２ビットの
ときの各部における信号波形図である。FIG. 16 is a signal waveform diagram in each part when the phase difference between the first input clock and the second input clock is −½ bit in the conventional phase difference detection circuit.
【図１７】従来の位相差検出回路において、第１入力ク
ロックと第２入力クロックの位相差が＋１／２ビットの
ときの各部における信号波形図である。FIG. 17 is a signal waveform diagram in each part when the phase difference between the first input clock and the second input clock is +1/2 bit in the conventional phase difference detection circuit.
【図１８】従来の位相差検出回路において、第１入力ク
ロックと第２入力クロックの位相差が−３／４ビットの
ときの各部における信号波形図である。FIG. 18 is a signal waveform diagram in each part when the phase difference between the first input clock and the second input clock is −3/4 bit in the conventional phase difference detection circuit.
【図１９】従来の位相差検出回路において、第１入力ク
ロックと第２入力クロックの位相差が＋３／４ビットの
ときの各部における信号波形図である。FIG. 19 is a signal waveform diagram in each part when the phase difference between the first input clock and the second input clock is +3/4 bit in the conventional phase difference detection circuit.
【図２０】従来の位相差検出回路において、第１入力ク
ロックと第２入力クロックの位相差が−１ビットのとき
の各部における信号波形図である。FIG. 20 is a signal waveform diagram in each part when the phase difference between the first input clock and the second input clock is −1 bit in the conventional phase difference detection circuit.
【図２１】従来の位相差検出回路において、第１入力ク
ロックと第２入力クロックの位相差が＋１ビットのとき
の各部における信号波形図である。FIG. 21 is a signal waveform diagram in each part when the phase difference between the first input clock and the second input clock is +1 bit in the conventional phase difference detection circuit.
【図２２】従来の位相差検出回路における、第１入力ク
ロックと第２入力クロックの位相差と、位相差出力信号
との関係を示す図である。FIG. 22 is a diagram showing the relationship between the phase difference between the first input clock and the second input clock and the phase difference output signal in the conventional phase difference detection circuit.
１ 第１入力端子 ２ 第２入力端子 ３ 第３入力端子 ４ 第４入力端子 ５ １／４ビット遅延器 ６ 排他的論理和回路 ７ Ｄフリップフロップ ８ 第１積分器 ９ 電圧比較器 １０ Ｒ−Ｓフリップフロップ １１ セレクタ １２ 第２積分器 １３ 出力端子 1 1st input terminal 2 2nd input terminal 3 3rd input terminal 4 4th input terminal 5 1/4 bit delay device 6 Exclusive OR circuit 7 D flip-flop 8 1st integrator 9 Voltage comparator 10 R-S Flip-flop 11 Selector 12 Second integrator 13 Output terminal
Claims (1)
びＤフリップフロップのデータ入力端に接続し、第２入
力端子を１／４ビット遅延器を介して排他的論理和回路
の他端及びＤフリップフロップのクロック入力端に接続
し、Ｄフリップフロップの出力端を第１積分器の入力端
に接続し、第１積分器の出力端を電圧比較器の入力端に
接続し、電圧比較器の出力端をセレクタの第１入力端に
接続し、排他的論理和回路の出力端をセレクタの第２入
力端に接続し、第３入力端子をＲ−Ｓフリップフロップ
のリセット入力端に接続し、第４入力端子をＲ−Ｓフリ
ップフロップのセット入力端に接続し、Ｒ−Ｓフリップ
フロップの出力端をセレクタの第３入力端に接続し、セ
レクタの出力端を第２積分器の入力端に接続し、第２積
分器の出力端を出力端子に接続したことを特徴とする位
相差検出回路。1. A first input terminal is connected to one end of an exclusive OR circuit and a data input terminal of a D flip-flop, and a second input terminal is connected to another exclusive OR circuit via a 1/4 bit delay device. End and the clock input end of the D flip-flop, the output end of the D flip-flop is connected to the input end of the first integrator, the output end of the first integrator is connected to the input end of the voltage comparator, and The output terminal of the comparator is connected to the first input terminal of the selector, the output terminal of the exclusive OR circuit is connected to the second input terminal of the selector, and the third input terminal is connected to the reset input terminal of the RS flip-flop. The fourth input terminal is connected to the set input terminal of the RS flip-flop, the output terminal of the RS flip-flop is connected to the third input terminal of the selector, and the output terminal of the selector is connected to the second integrator. Connect to the input end and output the second integrator output Phase difference detecting circuit, characterized in that connected to the terminal.
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