JPH05191237A - 位相差検出回路 - Google Patents
位相差検出回路Info
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- JPH05191237A JPH05191237A JP4004684A JP468492A JPH05191237A JP H05191237 A JPH05191237 A JP H05191237A JP 4004684 A JP4004684 A JP 4004684A JP 468492 A JP468492 A JP 468492A JP H05191237 A JPH05191237 A JP H05191237A
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Abstract
(57)【要約】
【目的】 位相差出力信号によって、どれだけ位相差が
あって、位相差が正であるのか負であるのかわかるよう
にすることにある。 【構成】 第１入力端子１に第１入力クロックを入力
し、第２入力端子２に第２入力クロックを入力すると、
排他的論理和回路６とＤフリップフロップ７の出力信号
は入力信号の位相差によって波形が変わる。Ｄフリップ
フロップ７の出力信号は第１積分器８により平滑化さ
れ、電圧比較器９によりセレクタ１１に選択信号を出力
する。第３入力端子３に第１入力クロックに位相同期の
とれた第１フレームパルスを入力し、第４入力端子４に
第２入力クロックに位相同期のとれた第２フレームパル
スを入力する。排他的論理和回路６とＲ−Ｓフリップフ
ロップ１０の出力信号のいずれかを、選択信号により、
セレクタ１１から出力し、第２積分器１２により平滑化
し、位相差出力信号として出力端子１３に出力する。
あって、位相差が正であるのか負であるのかわかるよう
にすることにある。 【構成】 第１入力端子１に第１入力クロックを入力
し、第２入力端子２に第２入力クロックを入力すると、
排他的論理和回路６とＤフリップフロップ７の出力信号
は入力信号の位相差によって波形が変わる。Ｄフリップ
フロップ７の出力信号は第１積分器８により平滑化さ
れ、電圧比較器９によりセレクタ１１に選択信号を出力
する。第３入力端子３に第１入力クロックに位相同期の
とれた第１フレームパルスを入力し、第４入力端子４に
第２入力クロックに位相同期のとれた第２フレームパル
スを入力する。排他的論理和回路６とＲ−Ｓフリップフ
ロップ１０の出力信号のいずれかを、選択信号により、
セレクタ１１から出力し、第２積分器１２により平滑化
し、位相差出力信号として出力端子１３に出力する。
Description
【０００１】
【産業上の利用分野】本発明は、ディジタルマイクロ波
無線通信装置で使用する位相差検出回路に関する。
無線通信装置で使用する位相差検出回路に関する。
【０００２】
【従来の技術】図１２は、従来の位相差検出回路で、図
１３〜図２１は、図１２に示す従来の位相差検出回路の
各部における信号波形図である。図１２及び図１３〜図
２１において、第１入力端子に第１入力クロックを入力
し、第２入力端子に第１入力クロックと周波数が同じで
位相の異なる第２入力クロックを入力する。第１入力端
子に入力された第１入力クロックは、排他的論理和回路
６の一方の入力端に入力され、第２入力端子に入力され
た第２入力クロックは、排他的論理和回路６の他方の入
力端に入力される。第１入力端子１に振幅が５Ｖの第１
入力クロックを入力し、第２入力端子２に振幅が５Ｖの
第２入力クロックを入力すると、排他的論理和回路６の
出力信号は、図１３〜図２１に示すように、第１入力ク
ロックと第２入力クロックの位相差によって波形が変わ
る。位相差が０ビット及び±１ビットのときには、排他
的論理和回路６の出力信号は、第１入力クロック及び第
２入力クロックの立上り及び立下りで、ひげ状のパルス
になる。このひげ状のパルスは第１積分器８で平滑化さ
れ、０Ｖの位相差出力信号となって、出力端子１３に出
力される。位相差が±１／４ビット及び±３／４ビット
のときは、排他的論理和回路６の出力信号は、振幅が５
Ｖで、第１入力クロック及び第２入力クロックの２倍の
周期のクロック信号になる。このクロック信号は第１積
分器８で平滑化され、２．５Ｖの位相差出力信号となっ
て、出力端子１３に出力される。位相差が±１／２ビッ
トのときには、排他的論理和回路６の出力信号は、５Ｖ
にひげ状のパルスのある波形となる。この出力信号は、
第１積分器８で平滑化され、５Ｖの位相差出力信号とな
って、出力端子１３に出力される。第１入力クロックと
第２入力クロックの位相差と位相差出力信号との関係
は、図２２に示すグラフとなる。
１３〜図２１は、図１２に示す従来の位相差検出回路の
各部における信号波形図である。図１２及び図１３〜図
２１において、第１入力端子に第１入力クロックを入力
し、第２入力端子に第１入力クロックと周波数が同じで
位相の異なる第２入力クロックを入力する。第１入力端
子に入力された第１入力クロックは、排他的論理和回路
６の一方の入力端に入力され、第２入力端子に入力され
た第２入力クロックは、排他的論理和回路６の他方の入
力端に入力される。第１入力端子１に振幅が５Ｖの第１
入力クロックを入力し、第２入力端子２に振幅が５Ｖの
第２入力クロックを入力すると、排他的論理和回路６の
出力信号は、図１３〜図２１に示すように、第１入力ク
ロックと第２入力クロックの位相差によって波形が変わ
る。位相差が０ビット及び±１ビットのときには、排他
的論理和回路６の出力信号は、第１入力クロック及び第
２入力クロックの立上り及び立下りで、ひげ状のパルス
になる。このひげ状のパルスは第１積分器８で平滑化さ
れ、０Ｖの位相差出力信号となって、出力端子１３に出
力される。位相差が±１／４ビット及び±３／４ビット
のときは、排他的論理和回路６の出力信号は、振幅が５
Ｖで、第１入力クロック及び第２入力クロックの２倍の
周期のクロック信号になる。このクロック信号は第１積
分器８で平滑化され、２．５Ｖの位相差出力信号となっ
て、出力端子１３に出力される。位相差が±１／２ビッ
トのときには、排他的論理和回路６の出力信号は、５Ｖ
にひげ状のパルスのある波形となる。この出力信号は、
第１積分器８で平滑化され、５Ｖの位相差出力信号とな
って、出力端子１３に出力される。第１入力クロックと
第２入力クロックの位相差と位相差出力信号との関係
は、図２２に示すグラフとなる。
【０００３】
【発明が解決しようとする課題】この従来の位相差検出
回路では、第１入力クロックと第２入力クロックの位相
差が０ビット〜１／２ビットの範囲の位相差出力信号に
よって、どれだけ位相差があるのかわかるが、位相差が
正であるのか負であるのかわからない。そのため、位相
差をなくそうとする場合、どちらの位相を遅らせればよ
いのか判断できないという問題点があった。
回路では、第１入力クロックと第２入力クロックの位相
差が０ビット〜１／２ビットの範囲の位相差出力信号に
よって、どれだけ位相差があるのかわかるが、位相差が
正であるのか負であるのかわからない。そのため、位相
差をなくそうとする場合、どちらの位相を遅らせればよ
いのか判断できないという問題点があった。
【０００４】本発明の目的は、位相差出力信号によっ
て、どれだけ位相差があって、位相差が正であるのか負
であるのかかわるようにすることにある。
て、どれだけ位相差があって、位相差が正であるのか負
であるのかかわるようにすることにある。
【０００５】
【課題を解決するための手段】上記目的を達成するため
に、本発明は、第１入力端子を排他的論理和回路の一端
及びＤフリップフロップのデータ入力端に接続し、第２
入力端子を１／４ビット遅延器を介して排他的論理和回
路の他端及びＤフリップフロップのクロック入力端に接
続し、Ｄフリップフロップの出力端を第１積分器の入力
端に接続し、第１積分器の出力端を電圧比較器の入力端
に接続し、電圧比較器の出力端をセレクタの第１入力端
に接続し、排他的論理和回路の出力端をセレクタの第２
入力端に接続し、第３入力端子をＲ−Ｓフリップフロッ
プのリセット入力端に接続し、第４入力端子をＲ−Ｓフ
リップフロップのセット入力端に接続し、Ｒ−Ｓフリッ
プフロップの出力端をセレクタの第３入力端に接続し、
セレクタの出力端を第２積分器の入力端に接続し、第２
積分器の出力端を出力端子に接続したものである。
に、本発明は、第１入力端子を排他的論理和回路の一端
及びＤフリップフロップのデータ入力端に接続し、第２
入力端子を１／４ビット遅延器を介して排他的論理和回
路の他端及びＤフリップフロップのクロック入力端に接
続し、Ｄフリップフロップの出力端を第１積分器の入力
端に接続し、第１積分器の出力端を電圧比較器の入力端
に接続し、電圧比較器の出力端をセレクタの第１入力端
に接続し、排他的論理和回路の出力端をセレクタの第２
入力端に接続し、第３入力端子をＲ−Ｓフリップフロッ
プのリセット入力端に接続し、第４入力端子をＲ−Ｓフ
リップフロップのセット入力端に接続し、Ｒ−Ｓフリッ
プフロップの出力端をセレクタの第３入力端に接続し、
セレクタの出力端を第２積分器の入力端に接続し、第２
積分器の出力端を出力端子に接続したものである。
【０００６】
【実施例】次に、本発明について、図面を参照して説明
する。
する。
【０００７】図１は、本発明の一実施例を示す図で、図
２〜図１０は、図１に示す一実施例の各部における信号
波形図である。図１及び図２〜図１０において、第１入
力端子１に第１入力クロックを入力し、第２入力端子２
に第１入力クロックと周波数が同じで位相の異なる第２
入力クロックを入力する。第１入力端子１に入力された
第１入力クロックは、排他的論理和回路６の一方の入力
端とＤフリップフロップ７のデータ入力端Ｄに入力され
る。第２入力端子２に入力された第２入力クロックは、
１／４ビット遅延器５に入力され、１／４ビット遅延器
５から１／４ビット遅れた信号を出力する。この信号
は、排他的論理和回路６の他方の入力端とＤフリップフ
ロップ７のクロック入力端Ｃに入力される。第１入力端
子１に振幅が５Ｖの第１入力クロックを入力し、第２入
力端子２に振幅が５Ｖの第２入力クロックを入力する
と、排他的論理和回路６の出力信号は、図２〜図１０に
示すように、第１入力クロックと第２入力クロックの位
相差によって波形が変わる。位相差が０ビット、±１／
２ビット、及び、±１ビットのときには、排他的論理和
回路６の出力信号は、振幅が５Ｖで、第１入力クロック
及び第２入力クロックの２倍の周期のクロック信号とな
り、位相差が−１／４ビット及び＋３／４ビットのとき
には、排他的論理和回路６の出力信号は、０Ｖにひげ状
のパルスのある波形となり、位相差が＋１／４ビット及
び−３／４ビットのときには、排他的論理和回路６の出
力信号は、５Ｖにひげ状のパルスのある波形となる。Ｄ
フリップフロップ７の出力信号も、図２〜図１０に示す
ように、第１入力クロックと第２入力クロックの位相差
によって波形が変わる。位相差が０ビット及び±１ビッ
トのときには、Ｄフリップフロップ７の出力信号は５Ｖ
になり、位相差が±１／２ビットのときには、Ｄフリッ
プフロップ７の出力信号は０Ｖになり、位相差が±１／
４ビット及び±３／４ビットのときには、Ｄフリップフ
ロップ７の出力信号は、５Ｖと０Ｖがランダムに出力さ
れる。このＤフリップフロップ７の出力信号は、第１積
分器８に入力され、平滑化された信号が、第１積分器８
から出力される。第１積分器の出力信号は、第１入力ク
ロックと第２入力クロックの位相差が０ビット、±１／
２ビット、及び、±１ビットのときには、Ｄフリップフ
ロップ７の出力信号が、そのまま第１積分器８の出力信
号になり、位相差が±１／４ビット及び±３／４ビット
のときには、２．５Ｖになる。第１積分器８の出力信号
は、電圧比較器９に入力され、設定された電圧１Ｖと比
較される。第１積分器８の出力信号が、１Ｖよりも高け
れば、電圧比較器９は５Ｖを出力し、第１積分器８の出
力信号が、１Ｖよりも低ければ、電圧比較器９は０Ｖを
出力する。したがって、第１入力クロックと第２入力ク
ロックの位相差が、±１／２ビットになったときだけ、
電圧比較器９は０Ｖを出力し、それ以外のときは、電圧
比較器９は５Ｖを出力する。第１入力クロックに位相同
期のとれた振幅が５Ｖの第１フレームパルスを、第３入
力端子３を介して、Ｒ−Ｓフリップフロップ１０のリセ
ット入力端Ｒに入力し、第２入力クロックに位相同期の
とれた振幅が５Ｖの第２フレームパルスを、第４入力端
子４を介して、Ｒ−Ｓフリップフロップ１０のセット入
力端Ｓに入力する。したがって、第１入力クロックと第
２入力クロックの位相差が０ビットのときには、第１フ
レームパルスと第２フレームパルスの位相差も０ビット
になる。Ｒ−Ｓフリップフロップ１０は、第１フレーム
パルスと第２フレームパルスの位相を比較するものであ
り、Ｒ−Ｓフリップフロップ１０の出力信号は、位相差
が０ビットのときには、５Ｖと０Ｖがランダムになり、
位相差が＋１／４ビット、＋１／２ビット、＋３／４ビ
ット、及び、＋１ビットのときには、５Ｖが支配的にな
り、位相差が−１／４ビット、−１／２ビット、−３／
４ビット、及び、−１ビットのときには、０Ｖが支配的
になる。セレクタ１１は、排他的論理和回路６の出力信
号とＲ−Ｓフリップフロップ１０の出力信号のいずれか
一方を、電圧比較器９の出力信号により選択し、電圧比
較器９の出力信号が５Ｖのとき、排他的論理和回路６の
出力信号を選択し、電圧比較器９の出力信号が０Ｖのと
き、Ｒ−Ｓフリップフロップ回路１０の出力信号を選択
し、セレクタ８の出力信号として出力する。セレクタ１
１の出力信号は、第２積分器１２で平滑化され、位相差
出力信号となって出力端子１３に出力される。位相差出
力信号は、第１入力クロックと第２入力クロックの位相
差が０ビット及び±１ビットのときに、２．５Ｖ、位相
差が−１／４ビット、−１／２ビット、及び、＋３／４
ビットのときと、−３／４ビットに限りなく近くなると
きに、０Ｖ、位相差が＋１／４ビット、＋１／２ビッ
ト、及び、−３／４ビットのときと、＋３／４ビットに
限りなく近くなるときに、５Ｖになる。したがって、第
１入力クロックと第２入力クロックの位相差と位相差出
力信号との関係は、図１１に示すグラフとなる。
２〜図１０は、図１に示す一実施例の各部における信号
波形図である。図１及び図２〜図１０において、第１入
力端子１に第１入力クロックを入力し、第２入力端子２
に第１入力クロックと周波数が同じで位相の異なる第２
入力クロックを入力する。第１入力端子１に入力された
第１入力クロックは、排他的論理和回路６の一方の入力
端とＤフリップフロップ７のデータ入力端Ｄに入力され
る。第２入力端子２に入力された第２入力クロックは、
１／４ビット遅延器５に入力され、１／４ビット遅延器
５から１／４ビット遅れた信号を出力する。この信号
は、排他的論理和回路６の他方の入力端とＤフリップフ
ロップ７のクロック入力端Ｃに入力される。第１入力端
子１に振幅が５Ｖの第１入力クロックを入力し、第２入
力端子２に振幅が５Ｖの第２入力クロックを入力する
と、排他的論理和回路６の出力信号は、図２〜図１０に
示すように、第１入力クロックと第２入力クロックの位
相差によって波形が変わる。位相差が０ビット、±１／
２ビット、及び、±１ビットのときには、排他的論理和
回路６の出力信号は、振幅が５Ｖで、第１入力クロック
及び第２入力クロックの２倍の周期のクロック信号とな
り、位相差が−１／４ビット及び＋３／４ビットのとき
には、排他的論理和回路６の出力信号は、０Ｖにひげ状
のパルスのある波形となり、位相差が＋１／４ビット及
び−３／４ビットのときには、排他的論理和回路６の出
力信号は、５Ｖにひげ状のパルスのある波形となる。Ｄ
フリップフロップ７の出力信号も、図２〜図１０に示す
ように、第１入力クロックと第２入力クロックの位相差
によって波形が変わる。位相差が０ビット及び±１ビッ
トのときには、Ｄフリップフロップ７の出力信号は５Ｖ
になり、位相差が±１／２ビットのときには、Ｄフリッ
プフロップ７の出力信号は０Ｖになり、位相差が±１／
４ビット及び±３／４ビットのときには、Ｄフリップフ
ロップ７の出力信号は、５Ｖと０Ｖがランダムに出力さ
れる。このＤフリップフロップ７の出力信号は、第１積
分器８に入力され、平滑化された信号が、第１積分器８
から出力される。第１積分器の出力信号は、第１入力ク
ロックと第２入力クロックの位相差が０ビット、±１／
２ビット、及び、±１ビットのときには、Ｄフリップフ
ロップ７の出力信号が、そのまま第１積分器８の出力信
号になり、位相差が±１／４ビット及び±３／４ビット
のときには、２．５Ｖになる。第１積分器８の出力信号
は、電圧比較器９に入力され、設定された電圧１Ｖと比
較される。第１積分器８の出力信号が、１Ｖよりも高け
れば、電圧比較器９は５Ｖを出力し、第１積分器８の出
力信号が、１Ｖよりも低ければ、電圧比較器９は０Ｖを
出力する。したがって、第１入力クロックと第２入力ク
ロックの位相差が、±１／２ビットになったときだけ、
電圧比較器９は０Ｖを出力し、それ以外のときは、電圧
比較器９は５Ｖを出力する。第１入力クロックに位相同
期のとれた振幅が５Ｖの第１フレームパルスを、第３入
力端子３を介して、Ｒ−Ｓフリップフロップ１０のリセ
ット入力端Ｒに入力し、第２入力クロックに位相同期の
とれた振幅が５Ｖの第２フレームパルスを、第４入力端
子４を介して、Ｒ−Ｓフリップフロップ１０のセット入
力端Ｓに入力する。したがって、第１入力クロックと第
２入力クロックの位相差が０ビットのときには、第１フ
レームパルスと第２フレームパルスの位相差も０ビット
になる。Ｒ−Ｓフリップフロップ１０は、第１フレーム
パルスと第２フレームパルスの位相を比較するものであ
り、Ｒ−Ｓフリップフロップ１０の出力信号は、位相差
が０ビットのときには、５Ｖと０Ｖがランダムになり、
位相差が＋１／４ビット、＋１／２ビット、＋３／４ビ
ット、及び、＋１ビットのときには、５Ｖが支配的にな
り、位相差が−１／４ビット、−１／２ビット、−３／
４ビット、及び、−１ビットのときには、０Ｖが支配的
になる。セレクタ１１は、排他的論理和回路６の出力信
号とＲ−Ｓフリップフロップ１０の出力信号のいずれか
一方を、電圧比較器９の出力信号により選択し、電圧比
較器９の出力信号が５Ｖのとき、排他的論理和回路６の
出力信号を選択し、電圧比較器９の出力信号が０Ｖのと
き、Ｒ−Ｓフリップフロップ回路１０の出力信号を選択
し、セレクタ８の出力信号として出力する。セレクタ１
１の出力信号は、第２積分器１２で平滑化され、位相差
出力信号となって出力端子１３に出力される。位相差出
力信号は、第１入力クロックと第２入力クロックの位相
差が０ビット及び±１ビットのときに、２．５Ｖ、位相
差が−１／４ビット、−１／２ビット、及び、＋３／４
ビットのときと、−３／４ビットに限りなく近くなると
きに、０Ｖ、位相差が＋１／４ビット、＋１／２ビッ
ト、及び、−３／４ビットのときと、＋３／４ビットに
限りなく近くなるときに、５Ｖになる。したがって、第
１入力クロックと第２入力クロックの位相差と位相差出
力信号との関係は、図１１に示すグラフとなる。
【０００８】
【発明の効果】本発明は、以上説明したように構成され
ているので、０ビット〜１／４ビットの範囲の位相差出
力信号によって、どれだけ位相差があり、位相差が正で
あるのか負であるのかわかるという効果が得られる。
ているので、０ビット〜１／４ビットの範囲の位相差出
力信号によって、どれだけ位相差があり、位相差が正で
あるのか負であるのかわかるという効果が得られる。
【図１】本発明の一実施例を示す図である。
【図２】本発明の一実施例において、第１入力クロック
と第２入力クロックの位相差が０ビットのときの各部に
おける信号波形図である。
と第２入力クロックの位相差が０ビットのときの各部に
おける信号波形図である。
【図３】本発明の一実施例において、第１入力クロック
と第２入力クロックの位相差が−１／４ビットのときの
各部における信号波形図である。
と第２入力クロックの位相差が−１／４ビットのときの
各部における信号波形図である。
【図４】本発明の一実施例において、第１入力クロック
と第２入力クロックの位相差が＋１／４ビットのときの
各部における信号波形図である。
と第２入力クロックの位相差が＋１／４ビットのときの
各部における信号波形図である。
【図５】本発明の一実施例において、第１入力クロック
と第２入力クロックの位相差が−１／２ビットのときの
各部における信号波形図である。
と第２入力クロックの位相差が−１／２ビットのときの
各部における信号波形図である。
【図６】本発明の一実施例において、第１入力クロック
と第２入力クロックの位相差が＋１／２ビットのときの
各部における信号波形図である。
と第２入力クロックの位相差が＋１／２ビットのときの
各部における信号波形図である。
【図７】本発明の一実施例において、第１入力クロック
と第２入力クロックの位相差が−３／４ビットのときの
各部における信号波形図である。
と第２入力クロックの位相差が−３／４ビットのときの
各部における信号波形図である。
【図８】本発明の一実施例において、第１入力クロック
と第２入力クロックの位相差が＋３／４ビットのときの
各部における信号波形図である。
と第２入力クロックの位相差が＋３／４ビットのときの
各部における信号波形図である。
【図９】本発明の一実施例において、第１入力クロック
と第２入力クロックの位相差が−１ビットのときの各部
における信号波形図である。
と第２入力クロックの位相差が−１ビットのときの各部
における信号波形図である。
【図１０】本発明の一実施例において、第１入力クロッ
クと第２入力クロックの位相差が＋１ビットのときの各
部における信号波形図である。
クと第２入力クロックの位相差が＋１ビットのときの各
部における信号波形図である。
【図１１】本発明の一実施例における、第１入力クロッ
クと第２入力クロックの位相差と、位相差出力信号との
関係を示す図である。
クと第２入力クロックの位相差と、位相差出力信号との
関係を示す図である。
【図１２】従来の位相差検出回路を示す図である。
【図１３】従来の位相差検出回路において、第１入力ク
ロックと第２入力クロックの位相差が０ビットのときの
各部における信号波形図である。
ロックと第２入力クロックの位相差が０ビットのときの
各部における信号波形図である。
【図１４】従来の位相差検出回路において、第１入力ク
ロックと第２入力クロックの位相差が−１／４ビットの
ときの各部における信号波形図である。
ロックと第２入力クロックの位相差が−１／４ビットの
ときの各部における信号波形図である。
【図１５】従来の位相差検出回路において、第１入力ク
ロックと第２入力クロックの位相差が＋１／４ビットの
ときの各部における信号波形図である。
ロックと第２入力クロックの位相差が＋１／４ビットの
ときの各部における信号波形図である。
【図１６】従来の位相差検出回路において、第１入力ク
ロックと第２入力クロックの位相差が−１／２ビットの
ときの各部における信号波形図である。
ロックと第２入力クロックの位相差が−１／２ビットの
ときの各部における信号波形図である。
【図１７】従来の位相差検出回路において、第１入力ク
ロックと第２入力クロックの位相差が＋１／２ビットの
ときの各部における信号波形図である。
ロックと第２入力クロックの位相差が＋１／２ビットの
ときの各部における信号波形図である。
【図１８】従来の位相差検出回路において、第１入力ク
ロックと第２入力クロックの位相差が−３／４ビットの
ときの各部における信号波形図である。
ロックと第２入力クロックの位相差が−３／４ビットの
ときの各部における信号波形図である。
【図１９】従来の位相差検出回路において、第１入力ク
ロックと第２入力クロックの位相差が＋３／４ビットの
ときの各部における信号波形図である。
ロックと第２入力クロックの位相差が＋３／４ビットの
ときの各部における信号波形図である。
【図２０】従来の位相差検出回路において、第１入力ク
ロックと第２入力クロックの位相差が−１ビットのとき
の各部における信号波形図である。
ロックと第２入力クロックの位相差が−１ビットのとき
の各部における信号波形図である。
【図２１】従来の位相差検出回路において、第１入力ク
ロックと第２入力クロックの位相差が＋１ビットのとき
の各部における信号波形図である。
ロックと第２入力クロックの位相差が＋１ビットのとき
の各部における信号波形図である。
【図２２】従来の位相差検出回路における、第１入力ク
ロックと第２入力クロックの位相差と、位相差出力信号
との関係を示す図である。
ロックと第２入力クロックの位相差と、位相差出力信号
との関係を示す図である。
１ 第１入力端子 ２ 第２入力端子 ３ 第３入力端子 ４ 第４入力端子 ５ １／４ビット遅延器 ６ 排他的論理和回路 ７ Ｄフリップフロップ ８ 第１積分器 ９ 電圧比較器 １０ Ｒ−Ｓフリップフロップ １１ セレクタ １２ 第２積分器 １３ 出力端子
Claims (1)
- 【請求項１】第１入力端子を排他的論理和回路の一端及
びＤフリップフロップのデータ入力端に接続し、第２入
力端子を１／４ビット遅延器を介して排他的論理和回路
の他端及びＤフリップフロップのクロック入力端に接続
し、Ｄフリップフロップの出力端を第１積分器の入力端
に接続し、第１積分器の出力端を電圧比較器の入力端に
接続し、電圧比較器の出力端をセレクタの第１入力端に
接続し、排他的論理和回路の出力端をセレクタの第２入
力端に接続し、第３入力端子をＲ−Ｓフリップフロップ
のリセット入力端に接続し、第４入力端子をＲ−Ｓフリ
ップフロップのセット入力端に接続し、Ｒ−Ｓフリップ
フロップの出力端をセレクタの第３入力端に接続し、セ
レクタの出力端を第２積分器の入力端に接続し、第２積
分器の出力端を出力端子に接続したことを特徴とする位
相差検出回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP00468492A JP3154302B2 (ja) | 1992-01-14 | 1992-01-14 | 位相差検出回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP00468492A JP3154302B2 (ja) | 1992-01-14 | 1992-01-14 | 位相差検出回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05191237A true JPH05191237A (ja) | 1993-07-30 |
| JP3154302B2 JP3154302B2 (ja) | 2001-04-09 |
Family
ID=11590720
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP00468492A Expired - Fee Related JP3154302B2 (ja) | 1992-01-14 | 1992-01-14 | 位相差検出回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3154302B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH09116427A (ja) * | 1995-10-19 | 1997-05-02 | Nec Corp | 位相同期回路 |
| US6959061B1 (en) | 1998-10-07 | 2005-10-25 | Fujitsu Limited | Phase comparator circuit |
| JP2009253522A (ja) * | 2008-04-03 | 2009-10-29 | Nec Corp | 半導体集積回路 |
Families Citing this family (1)
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|---|---|---|---|---|
| KR102847326B1 (ko) | 2019-12-10 | 2025-08-14 | 삼성전자주식회사 | 클록 데이터 복원 회로 및 이를 포함하는 장치 |
-
1992
- 1992-01-14 JP JP00468492A patent/JP3154302B2/ja not_active Expired - Fee Related
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| JP2009253522A (ja) * | 2008-04-03 | 2009-10-29 | Nec Corp | 半導体集積回路 |
| US7791382B2 (en) | 2008-04-03 | 2010-09-07 | Nec Corporation | Semiconductor integrated circuit |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3154302B2 (ja) | 2001-04-09 |
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