JPH05191261A - 半導体集積回路 - Google Patents
半導体集積回路Info
- Publication number
- JPH05191261A JPH05191261A JP4026098A JP2609892A JPH05191261A JP H05191261 A JPH05191261 A JP H05191261A JP 4026098 A JP4026098 A JP 4026098A JP 2609892 A JP2609892 A JP 2609892A JP H05191261 A JPH05191261 A JP H05191261A
- Authority
- JP
- Japan
- Prior art keywords
- input
- integrated circuit
- threshold level
- semiconductor integrated
- circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Dc-Dc Converters (AREA)
- Logic Circuits (AREA)
- Dram (AREA)
Abstract
(57)【要約】
【目的】 集積回路の動作レベルと外部入力信号のレベ
ルが異なっていても対応することができ、種々なインタ
ーフェイスに対応することが可能な入力回路を有する半
導体集積回路を得る。 【構成】 入力回路の閾値電圧を外部設定端子もしくは
内部レジスタ等によって変更可能なように入力回路２，
３を構成し、入力閾値レベル設定回路により各入力回路
の閾値レベルを個々に設定する。 【効果】 入力回路自身のレイアウトパターンを変更す
ることなく、入力回路の入力閾値レベルを可変すること
が可能である。
ルが異なっていても対応することができ、種々なインタ
ーフェイスに対応することが可能な入力回路を有する半
導体集積回路を得る。 【構成】 入力回路の閾値電圧を外部設定端子もしくは
内部レジスタ等によって変更可能なように入力回路２，
３を構成し、入力閾値レベル設定回路により各入力回路
の閾値レベルを個々に設定する。 【効果】 入力回路自身のレイアウトパターンを変更す
ることなく、入力回路の入力閾値レベルを可変すること
が可能である。
Description
【０００１】
【産業上の利用分野】この発明は半導体集積回路に関
し、特に入力端子の閾値電圧を可変することができるＣ
ＭＯＳ半導体集積回路に関するものである。
し、特に入力端子の閾値電圧を可変することができるＣ
ＭＯＳ半導体集積回路に関するものである。
【０００２】
【従来の技術】図７は従来の半導体集積回路であるＣＭ
ＯＳ入力回路（インバータ）を示し、電源ＶDDと接地Ｇ
ＮＤ間にＰチャネルトランジスタ１１とＮチャネルトラ
ンジスタ１２とが直列に接続され、互いのゲートは入力
端子１に接続され、また互いのドレインは出力部１０に
接続されている。一般にＣＭＯＳインバータにおいて
は、入力端子１の閾値電圧はＰチャネルトランジスタ１
１の利得係数βP とＮチャネルトランジスタ１２の利得
係数βN の比で決まる。以下詳述すると、ＣＭＯＳイン
バータにおいて、入力の閾値電圧は、出力電圧がHighレ
ベルから Lowレベル、または LowレベルからHighレベル
へ遷移する電圧であり、このときＰチャネルトランジス
タ１１のドレイン電流とＮチャネルトランジスタ１２の
ドレイン電流が等しくなる。飽和領域でのＭＯＳトラン
ジスタのドレイン電流ＩD は、
ＯＳ入力回路（インバータ）を示し、電源ＶDDと接地Ｇ
ＮＤ間にＰチャネルトランジスタ１１とＮチャネルトラ
ンジスタ１２とが直列に接続され、互いのゲートは入力
端子１に接続され、また互いのドレインは出力部１０に
接続されている。一般にＣＭＯＳインバータにおいて
は、入力端子１の閾値電圧はＰチャネルトランジスタ１
１の利得係数βP とＮチャネルトランジスタ１２の利得
係数βN の比で決まる。以下詳述すると、ＣＭＯＳイン
バータにおいて、入力の閾値電圧は、出力電圧がHighレ
ベルから Lowレベル、または LowレベルからHighレベル
へ遷移する電圧であり、このときＰチャネルトランジス
タ１１のドレイン電流とＮチャネルトランジスタ１２の
ドレイン電流が等しくなる。飽和領域でのＭＯＳトラン
ジスタのドレイン電流ＩD は、
【０００３】
【数１】
【０００４】で表される。ここで、βはトランジスタの
利得係数、ＶG はゲート電圧、ＶT はＭＯＳトランジス
タの閾値電圧である。
利得係数、ＶG はゲート電圧、ＶT はＭＯＳトランジス
タの閾値電圧である。
【０００５】今、Ｐチャンネルトランジスタの利得係数
をβP ，閾値電圧をＶTHP とし、Ｎチャネルトランジス
タの利得係数をβN ，閾値電圧をＶTHN とし、インバー
タの入力電圧をＶIN，出力電圧をＶOUT 、電源電圧をＶ
DDとすると次式が成り立つ。
をβP ，閾値電圧をＶTHP とし、Ｎチャネルトランジス
タの利得係数をβN ，閾値電圧をＶTHN とし、インバー
タの入力電圧をＶIN，出力電圧をＶOUT 、電源電圧をＶ
DDとすると次式が成り立つ。
【０００６】
【数２】
【０００７】よって、インバータの入力閾値電圧（ＶTH
＝ＶIN）は、
＝ＶIN）は、
【０００８】
【数３】
【０００９】となる。数３式より、ＶTHN ＝｜ＶTHP ｜
とすると、インバータの入力閾値電圧ＶTHはトランジス
タの利得係数βN とβP の比によって決まり、βN ＝β
P とすると、ＶTH＝１／２ＶDDとなる。つまり、利得係
数βN とβP の大きさの比を変えることで、入力閾値電
圧（Ｖ TH）を変化させることができる。
とすると、インバータの入力閾値電圧ＶTHはトランジス
タの利得係数βN とβP の比によって決まり、βN ＝β
P とすると、ＶTH＝１／２ＶDDとなる。つまり、利得係
数βN とβP の大きさの比を変えることで、入力閾値電
圧（Ｖ TH）を変化させることができる。
【００１０】換言すれば、従来のＣＭＯＳ半導体集積回
路においては、入力回路のトランジスタサイズ決定時
（レイアウト設計時）に、入力端子１の閾値電圧が決定
されるため、これを変更するためにはレイアウトを変更
しなければならない。
路においては、入力回路のトランジスタサイズ決定時
（レイアウト設計時）に、入力端子１の閾値電圧が決定
されるため、これを変更するためにはレイアウトを変更
しなければならない。
【００１１】
【発明が解決しようとする課題】従来の半導体集積回路
は以上のように構成されており、ＣＭＯＳ入力回路の入
力閾値電圧はＰチャネルトランジスタとＮチャネルトラ
ンジスタの利得βの大きさの比で決まるため、入力閾値
電圧を変更するためには、レイアウト設計をやり直し
て、トランジスタサイズを変更しなければならず、汎用
性に乏しいという問題点があった。
は以上のように構成されており、ＣＭＯＳ入力回路の入
力閾値電圧はＰチャネルトランジスタとＮチャネルトラ
ンジスタの利得βの大きさの比で決まるため、入力閾値
電圧を変更するためには、レイアウト設計をやり直し
て、トランジスタサイズを変更しなければならず、汎用
性に乏しいという問題点があった。
【００１２】この発明は上記のような問題点を解消する
ためになされたもので、レイアウト設計を変更すること
なく入力回路の入力閾値電圧を任意に設定することがで
きる半導体集積回路を得ることを目的とする。
ためになされたもので、レイアウト設計を変更すること
なく入力回路の入力閾値電圧を任意に設定することがで
きる半導体集積回路を得ることを目的とする。
【００１３】
【課題を解決するための手段】この発明に係る半導体集
積回路は、入力回路を、インバータの入力閾値レベルを
任意のレベルに設定可能な入力閾値レベル設定手段を有
するものとし、上記インバータの入力閾値レベルを、入
力端子に印加される外部入力信号のレベルに応じて所定
の値に設定するようにしたものである。
積回路は、入力回路を、インバータの入力閾値レベルを
任意のレベルに設定可能な入力閾値レベル設定手段を有
するものとし、上記インバータの入力閾値レベルを、入
力端子に印加される外部入力信号のレベルに応じて所定
の値に設定するようにしたものである。
【００１４】
【作用】この発明においては、集積回路の入力端子に入
力される外部入力信号のレベルに応じて入力回路を構成
するインバータの入力閾値レベルを変更するようにした
から、集積回路の動作レベルと外部入力信号のレベルと
が異なっていてもこれに対応することができる。
力される外部入力信号のレベルに応じて入力回路を構成
するインバータの入力閾値レベルを変更するようにした
から、集積回路の動作レベルと外部入力信号のレベルと
が異なっていてもこれに対応することができる。
【００１５】
【実施例】以下、本発明の一実施例による半導体集積回
路を図について説明する。図１は本発明の一実施例によ
る半導体集積回路を示すブロック構成図であり、図にお
いて、７は集積回路部分を示し、Ｉa1〜Ｉan及びＩb1〜
ＩbmはＣＭＯＳ集積回路の入力端子、２ａ及び２ｂは入
力閾値レベル変換回路部であり入力閾値レベル変換回路
３からなり、該入力閾値レベル変換回路３は例えば図２
に示すような構成のものとなっている。４及び５は内部
回路、６は上記入力回路２及び３に接続された入力閾値
レベル設定回路である。
路を図について説明する。図１は本発明の一実施例によ
る半導体集積回路を示すブロック構成図であり、図にお
いて、７は集積回路部分を示し、Ｉa1〜Ｉan及びＩb1〜
ＩbmはＣＭＯＳ集積回路の入力端子、２ａ及び２ｂは入
力閾値レベル変換回路部であり入力閾値レベル変換回路
３からなり、該入力閾値レベル変換回路３は例えば図２
に示すような構成のものとなっている。４及び５は内部
回路、６は上記入力回路２及び３に接続された入力閾値
レベル設定回路である。
【００１６】次に動作について説明する。まず始めに、
図示しない外部設定端子、もしくは内部レジスタにデー
タを書き込み、入力回路の入力閾値電圧を設定する。次
に入力閾値レベル設定回路６にて、設定した条件に基づ
いて、それぞれの入力閾値レベル変換回路部２ａ，２ｂ
の入力閾値レベル変換回路３を制御するための信号を発
生する。図１では入力端子Ｉa1〜Ｉan及びＩb1〜Ｉbmの
２グループ単位で入力閾値電圧を設定するように構成さ
れている。
図示しない外部設定端子、もしくは内部レジスタにデー
タを書き込み、入力回路の入力閾値電圧を設定する。次
に入力閾値レベル設定回路６にて、設定した条件に基づ
いて、それぞれの入力閾値レベル変換回路部２ａ，２ｂ
の入力閾値レベル変換回路３を制御するための信号を発
生する。図１では入力端子Ｉa1〜Ｉan及びＩb1〜Ｉbmの
２グループ単位で入力閾値電圧を設定するように構成さ
れている。
【００１７】そして、入力レベル設定回路６からの制御
信号によって各入力閾値レベル変換回路部２ａ，２ｂの
入力閾値電圧がそれぞれ設定された後、入力端子Ｉa1〜
Ｉan及びＩb1〜Ｉbmの２組の入力端子にレベルの異なる
入力信号をそれぞれ印加して、内部回路４，５を動作さ
せて集積回路を動作させる。
信号によって各入力閾値レベル変換回路部２ａ，２ｂの
入力閾値電圧がそれぞれ設定された後、入力端子Ｉa1〜
Ｉan及びＩb1〜Ｉbmの２組の入力端子にレベルの異なる
入力信号をそれぞれ印加して、内部回路４，５を動作さ
せて集積回路を動作させる。
【００１８】以上のように構成することで、いろいろな
インターフェイスに合わせて入力閾値レベルを設定する
ことが可能となる。つまり、ＣＭＯＳ集積回路の動作レ
ベルと外部入力信号のレベルが異なっている場合には、
これらのレベルを合わせることができる。
インターフェイスに合わせて入力閾値レベルを設定する
ことが可能となる。つまり、ＣＭＯＳ集積回路の動作レ
ベルと外部入力信号のレベルが異なっている場合には、
これらのレベルを合わせることができる。
【００１９】次に図２に示した入力閾値レベル変換回路
３の説明をする。ここで１１及び１２はインバータを構
成するＰチャネルトランジスタ及びＮチャネルトランジ
スタ、１は入力端子、１０は出力部、１３はゲート幅変
更用のＮチャネルトランジスタであり、そのゲートは入
力端子１及び制御端子９を入力とするＡＮＤ回路の出力
に接続されている。この構成において、制御端子９に印
加される信号レベルに応じてインバータのＮチャネルト
ランジスタ１２のゲート幅Ｗを変化させることでＮチャ
ネルトランジスタのβN を変化させることができる。
３の説明をする。ここで１１及び１２はインバータを構
成するＰチャネルトランジスタ及びＮチャネルトランジ
スタ、１は入力端子、１０は出力部、１３はゲート幅変
更用のＮチャネルトランジスタであり、そのゲートは入
力端子１及び制御端子９を入力とするＡＮＤ回路の出力
に接続されている。この構成において、制御端子９に印
加される信号レベルに応じてインバータのＮチャネルト
ランジスタ１２のゲート幅Ｗを変化させることでＮチャ
ネルトランジスタのβN を変化させることができる。
【００２０】次に上記入力閾値レベル変換回路３の動作
について説明する。制御端子９がLow レベルのときは、
Ｎチャネルトランジスタ１３はオフし、入力回路２
（３）の入力レベルはＰチャネルトランジスタ１１とＮ
チャネルトランジスタ１２のトランジスタ利得係数βの
比で決定する。一方、制御端子９がHighレベルのとき
は、Ｎチャネルトランジスタ１３のゲートはＡＮＤ回路
８を介して見かけ上、入力端子１と接続される。その結
果、インバータのＮチャネルトランジスタ１２のゲート
幅Ｗが大きくなり、Ｎチャネルトランジスタ１２の利得
係数βN が大きくなる。つまり、入力レベルが低くな
り、低電圧入力のインターフェイスに使用可能な状態と
なる。
について説明する。制御端子９がLow レベルのときは、
Ｎチャネルトランジスタ１３はオフし、入力回路２
（３）の入力レベルはＰチャネルトランジスタ１１とＮ
チャネルトランジスタ１２のトランジスタ利得係数βの
比で決定する。一方、制御端子９がHighレベルのとき
は、Ｎチャネルトランジスタ１３のゲートはＡＮＤ回路
８を介して見かけ上、入力端子１と接続される。その結
果、インバータのＮチャネルトランジスタ１２のゲート
幅Ｗが大きくなり、Ｎチャネルトランジスタ１２の利得
係数βN が大きくなる。つまり、入力レベルが低くな
り、低電圧入力のインターフェイスに使用可能な状態と
なる。
【００２１】このように本実施例によれば、入力回路
に、制御端子９，ＡＮＤ回路８，Ｎチャンネルトランジ
スタ１３を設けて入力閾値レベルを変換可能なように構
成し、制御端子９に印加される入力閾値レベル設定回路
６の出力信号のレベルに応じてＮチャネルトランジスタ
１３を制御し、インバータを構成するＮチャンネルトラ
ンジスタ１３の見掛け上のゲート幅Ｗを大きくするよう
にしたから、Ｎチャンネルトランジスタ１３の利得係数
βN が大きくなり、低電圧入力のインターフェイスに接
続して集積回路を動作させることができるようになる。
に、制御端子９，ＡＮＤ回路８，Ｎチャンネルトランジ
スタ１３を設けて入力閾値レベルを変換可能なように構
成し、制御端子９に印加される入力閾値レベル設定回路
６の出力信号のレベルに応じてＮチャネルトランジスタ
１３を制御し、インバータを構成するＮチャンネルトラ
ンジスタ１３の見掛け上のゲート幅Ｗを大きくするよう
にしたから、Ｎチャンネルトランジスタ１３の利得係数
βN が大きくなり、低電圧入力のインターフェイスに接
続して集積回路を動作させることができるようになる。
【００２２】次に本発明の第２の実施例を図３について
説明する。この実施例では、内部電源（演算増幅器）を
用いて、入力段インバータのＰチャネルトランジスタの
ソース電圧を可変させることにより、入力回路の入力レ
ベルを変化させるように構成された入力閾値レベル変換
回路を構成したものである。図において、２０は演算増
幅器、２１は定電圧源である。
説明する。この実施例では、内部電源（演算増幅器）を
用いて、入力段インバータのＰチャネルトランジスタの
ソース電圧を可変させることにより、入力回路の入力レ
ベルを変化させるように構成された入力閾値レベル変換
回路を構成したものである。図において、２０は演算増
幅器、２１は定電圧源である。
【００２３】次に動作について説明する。制御端子９に
任意の定電圧（基準電圧）を印加すると、演算増幅器２
０を通して、その電圧が入力段インバータの各Ｐチャネ
ルトランジスタ１１のソースに印加される。ＣＭＯＳイ
ンバータにおいて、入力閾値レベルは、Ｐチャネルトラ
ンジスタ１１とＮチャネルトランジスタ１２の利得係数
βの比による電源電圧とＧＮＤ間の電圧分割比になる、
つまり電源電圧に比例する。従って制御端子９を任意の
電圧に設定することで、入力段インバータの電源電圧を
設定し、その結果、入力段インバータの入力閾値レベル
を可変とすることができる。
任意の定電圧（基準電圧）を印加すると、演算増幅器２
０を通して、その電圧が入力段インバータの各Ｐチャネ
ルトランジスタ１１のソースに印加される。ＣＭＯＳイ
ンバータにおいて、入力閾値レベルは、Ｐチャネルトラ
ンジスタ１１とＮチャネルトランジスタ１２の利得係数
βの比による電源電圧とＧＮＤ間の電圧分割比になる、
つまり電源電圧に比例する。従って制御端子９を任意の
電圧に設定することで、入力段インバータの電源電圧を
設定し、その結果、入力段インバータの入力閾値レベル
を可変とすることができる。
【００２４】なお図３では、外部設定端子９から電圧を
設定するようにしたが、ＣＭＯＳ集積回路内で定電圧を
作り、制御回路によって切り換えるようにしてもよい。
設定するようにしたが、ＣＭＯＳ集積回路内で定電圧を
作り、制御回路によって切り換えるようにしてもよい。
【００２５】次に本発明の第３の実施例を図４について
説明する。この実施例では第１の実施例の構成におい
て、入力回路２，３として、入力段インバータのＰチャ
ネルトランジスタ１１のソース前段に電圧降下素子を入
れ、入力段インバータの電源電圧を降下させることで入
力閾値レベルを変化させる入力閾値レベル変換回路を構
成したものである。１４，１６は電源電圧ＶDDとＰチャ
ンネルトランジスタ１１のソースとの間に接続されたＰ
チャネルトランジスタであり、１４が電圧降下素子とな
り、１６がそのスイッチとなっている。また１７はトラ
ンジスタ１６をオンさせるための定電流源である。
説明する。この実施例では第１の実施例の構成におい
て、入力回路２，３として、入力段インバータのＰチャ
ネルトランジスタ１１のソース前段に電圧降下素子を入
れ、入力段インバータの電源電圧を降下させることで入
力閾値レベルを変化させる入力閾値レベル変換回路を構
成したものである。１４，１６は電源電圧ＶDDとＰチャ
ンネルトランジスタ１１のソースとの間に接続されたＰ
チャネルトランジスタであり、１４が電圧降下素子とな
り、１６がそのスイッチとなっている。また１７はトラ
ンジスタ１６をオンさせるための定電流源である。
【００２６】次に動作について説明する。制御端子９が
HighレベルのときはＰチャネルトランジスタ１６がオフ
しているためトランジスタ１４の閾値分電圧降下が生じ
ている。一方、制御端子９がLow レベルのときはトラン
ジスタ１６がオンしてトランジスタ１４の導通がショー
トし、インバータのＰチャンネルトランジスタ１１のソ
ースの電圧降下がなくなる。以上の動作により、インバ
ータの電源電圧を降下させ、その結果、インバータの入
力閾値レベルを変化させることができる。
HighレベルのときはＰチャネルトランジスタ１６がオフ
しているためトランジスタ１４の閾値分電圧降下が生じ
ている。一方、制御端子９がLow レベルのときはトラン
ジスタ１６がオンしてトランジスタ１４の導通がショー
トし、インバータのＰチャンネルトランジスタ１１のソ
ースの電圧降下がなくなる。以上の動作により、インバ
ータの電源電圧を降下させ、その結果、インバータの入
力閾値レベルを変化させることができる。
【００２７】なお、Ｐチャネルトランジスタ１６は電圧
降下素子１４をショートするためのスイッチ素子であ
り、Ｎチャネルトランジスタ及びトランスミッションゲ
ートで代用することも可能である。図５及び図６は上記
第３の実施例の変形例であり、電圧降下素子としてＮチ
ャネルトランジスタ１５及びダイオード１８，１９を使
用した例を示し、この場合も上記実施例と同様の効果を
奏する。
降下素子１４をショートするためのスイッチ素子であ
り、Ｎチャネルトランジスタ及びトランスミッションゲ
ートで代用することも可能である。図５及び図６は上記
第３の実施例の変形例であり、電圧降下素子としてＮチ
ャネルトランジスタ１５及びダイオード１８，１９を使
用した例を示し、この場合も上記実施例と同様の効果を
奏する。
【００２８】
【発明の効果】以上のように、この発明に係る半導体集
積回路によれば、入力回路を、インバータの入力閾値レ
ベルを任意のレベルに設定可能な入力閾値レベル設定手
段を有するものとし、上記インバータの入力閾値レベル
を、入力端子に印加される外部入力信号のレベルに応じ
て所定の値に設定するようにしたので、使用時にインタ
ーフェイスに合わせて任意に集積回路の入力閾値を設定
でき、汎用性が広く、その結果、入力閾値電圧を変更す
るための回路自身のレイアウト変更が不要となるという
効果がある。
積回路によれば、入力回路を、インバータの入力閾値レ
ベルを任意のレベルに設定可能な入力閾値レベル設定手
段を有するものとし、上記インバータの入力閾値レベル
を、入力端子に印加される外部入力信号のレベルに応じ
て所定の値に設定するようにしたので、使用時にインタ
ーフェイスに合わせて任意に集積回路の入力閾値を設定
でき、汎用性が広く、その結果、入力閾値電圧を変更す
るための回路自身のレイアウト変更が不要となるという
効果がある。
【図１】本発明の一実施例による入力回路を備えた半導
体集積回路を示す図。
体集積回路を示す図。
【図２】上記入力閾値レベル変換回路を備えた入力回路
の構成図。
の構成図。
【図３】本発明の第２の実施例による入力閾値レベル変
換回路を備えた入力回路の構成図。
換回路を備えた入力回路の構成図。
【図４】本発明の第３の実施例による入力閾値レベル変
換回路を備えた入力回路の構成図。
換回路を備えた入力回路の構成図。
【図５】上記入力閾値レベル変換回路の変形例を示す
図。
図。
【図６】上記入力閾値レベル変換回路のさらなる変形例
を示す図。
を示す図。
【図７】従来の半導体集積回路の入力回路を示す図。
１ 入力端子 ２ 入力閾値レベル変換回路部 ３ 入力閾値レベル変換回路 ４，５ 内部回路 ６ 入力閾値レベル設定回路 ７ 集積回路 ８ ＡＮＤゲート ９ 入力閾値レベル制御端子または配線 １０ 入力回路の出力部 １１ Ｐチャネルトランジスタ １２ Ｎチャネルトランジスタ １３ Ｎチャネルトランジスタ １４ Ｐチャネルトランジスタ １５ Ｎチャネルトランジスタ １６ Ｐチャネルトランジスタ １７ 定電流源 １８，１９ ダイオード ２０ 演算増幅器 ２１ 基準電圧源 Ｉa1〜Ｉan 入力端子 Ｉb1〜Ｉbm 入力端子
Claims (5)
- 【請求項１】 入力端子に印加される外部入力信号を受
けて処理する、インバータからなる入力回路を備えた半
導体集積回路において、 上記入力回路を、上記インバータの入力閾値レベルを任
意のレベルに設定可能な入力閾値レベル設定手段を有す
るものとし、 上記インバータの入力閾値レベルを、上記入力端子に印
加される上記外部入力信号のレベルに応じて所定の値に
設定するようにしたことを特徴とする半導体集積回路。 - 【請求項２】 請求項１記載の半導体集積回路におい
て、 上記入力閾値レベル設定手段は、 上記インバータを構成するトランジスタの一方に並列に
接続された付加トランジスタを有し、 該トランジスタをオン，オフさせることにより上記一方
のトランジスタの利得を変化させるものであることを特
徴とする半導体集積回路。 - 【請求項３】 請求項１記載の半導体集積回路におい
て、 上記入力閾値レベル設定手段は、 内部電源と、電源と上記インバータの電源側トランジス
タとの間に接続された電圧変更用トランジスタと、上記
内部電源により駆動され上記電圧変更用トランジスタの
ゲート電圧を制御する演算増幅器とを有し、 上記インバータの電源側トランジスタのソース電圧を変
化させるものであることを特徴とする半導体集積回路。 - 【請求項４】 請求項１記載の半導体集積回路におい
て、 上記入力閾値レベル設定手段は、 上記インバータの電源側トランジスタと電源との間に接
続された電圧降下素子と、該電圧降下素子を短絡あるい
は開放する短絡回路とを有し、 上記短絡あるいは開放により上記トランジスタのソース
電圧を変化させるものであることを特徴とする半導体集
積回路。 - 【請求項５】 請求項１記載の半導体集積回路におい
て、 上記入力回路は複数の内部回路毎に設けられており、 上記入力回路の入力閾値レベル設定手段は、所定レベル
の制御信号に基づいて上記入力閾値レベルを所定の値に
設定するものであり、 上記各入力回路の入力閾値レベル設定手段にそれぞれ異
なるレベルの制御信号を出力可能な信号出力手段を有し
ていることを特徴とする半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4026098A JPH05191261A (ja) | 1992-01-14 | 1992-01-14 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4026098A JPH05191261A (ja) | 1992-01-14 | 1992-01-14 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05191261A true JPH05191261A (ja) | 1993-07-30 |
Family
ID=12184123
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4026098A Pending JPH05191261A (ja) | 1992-01-14 | 1992-01-14 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05191261A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7586299B2 (en) | 2005-08-11 | 2009-09-08 | Sharp Kabushiki Kaisha | Power-supply semiconductor integrated circuit, power-supply semiconductor integrated circuit system, development assisting system for power-supply circuit, and program and storage medium therefor |
| WO2015159454A1 (ja) * | 2014-04-14 | 2015-10-22 | オリンパス株式会社 | Ａ／ｄ変換回路、および固体撮像装置 |
-
1992
- 1992-01-14 JP JP4026098A patent/JPH05191261A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7586299B2 (en) | 2005-08-11 | 2009-09-08 | Sharp Kabushiki Kaisha | Power-supply semiconductor integrated circuit, power-supply semiconductor integrated circuit system, development assisting system for power-supply circuit, and program and storage medium therefor |
| WO2015159454A1 (ja) * | 2014-04-14 | 2015-10-22 | オリンパス株式会社 | Ａ／ｄ変換回路、および固体撮像装置 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5006732A (en) | Semiconductor circuit having buffer function | |
| US5095230A (en) | Data output circuit of semiconductor device | |
| KR900008799B1 (ko) | BiMOS 논리회로 | |
| US4694201A (en) | Current-saving CMOS input buffer | |
| KR19990044906A (ko) | 3치출력회로 | |
| JPH04284021A (ja) | 出力回路 | |
| KR940003448A (ko) | 반도체 기억장치 | |
| US5343083A (en) | Analog/digital hybrid masterslice IC | |
| JPH09270698A (ja) | 駆動電流制御用ｃｍｏｓ出力バッファ回路 | |
| JP2679495B2 (ja) | 半導体回路 | |
| US5055709A (en) | DCFL latch having a shared load | |
| JPH0677804A (ja) | 出力回路 | |
| JPH03132115A (ja) | 半導体集積回路 | |
| JPH0496369A (ja) | ゲートアレー型ｌｓｉ | |
| JPS61274511A (ja) | Ｃｍｏｓ型半導体集積回路装置 | |
| EP0302764B1 (en) | Circuit for comparing magnitudes of binary signals | |
| US20040051575A1 (en) | Flip flop, shift register, and operating method thereof | |
| JPH0536280A (ja) | 半導体集積装置 | |
| JP2544796B2 (ja) | 半導体集積回路装置の入力回路 | |
| JPH05191258A (ja) | Ｃｍｏｓ出力回路 | |
| US7573334B2 (en) | Bias control circuitry for amplifiers and related systems and methods of operation | |
| KR100741888B1 (ko) | 입출력 버퍼 회로 | |
| JPS6182532A (ja) | インバ−タ回路 | |
| JPH025616A (ja) | 出力レベル回路 | |
| JP2712432B2 (ja) | 多数決論理回路 |