JPH0519180B2 - - Google Patents

Description

請求の範囲 １ ホストコンピユータと２つ又はそれ以上の周
辺装置との間でのデータのやり取りを統御し、(a)
乃至(e)を具備することを特徴とする二重機能Ｉ／
Ｏコントローラ； (a) プリンタ周辺装置への又は該装置からのデー
タ転送を統御する第１の仮想データリンクプロ
セサ（DLP）と； (b) 複数のテープ周辺装置への又は該装置からの
データ転送を統御する第２の仮想データリンク
プロセサ（DLP）と； (c) 前記ホストコンピユータを前記第１と第２の
データリンクプロセサにインタフエースすると
共に、前記第１、第２の仮想データリンクプロ
セサと、調停手段と、マイクロプロセサシステ
ムとから制御信号を受け取るように接続された
共有化共通ロジツクインタフエース部と； (d) 前記ホストコンピユータと前記第１、第２の
仮想データリンクプロセサと前記マイクロプロ
セサシステムとから制御信号を受け取るように
接続されていると共に、前記ホストコンピユー
タと、プリンタ装置もしくはテープ周辺装置の
選択された方との間でのデータ転送動作を実行
するために、前記第１又は第２のデータリンク
プロセサのいずれが前記共有化共通ロジツク部
を使用するのかを選ぶ前記調停手段と、ここ
で、この調停手段は（d1）乃至（d4）を具備
する； (d1) データリンクインタフエース（DLI）コン
トロールステートマシーンとリクエストプロ
グラムアレイロジツク（REQ−PAL）部と
からのデータを受るように接続され、前記ホ
ストコンピユータに双方向接続されていると
共に、更にいずれの仮想データリンクプロセ
サがサービスをリクエストしているかを識別
するための信号データを受ける手段を有する
DLIラツチ部と； (d2) リクエストしている第１又は第２のDLPの
識別データを前記DLIラツチ部に送るように
機能する前記マイクロプロセサシステムと； (d3) 特定の周辺装置を特定するためのアドレス
データを前記ホストコンピユータから受け、
前記マイクロプロセサシステムから命令を受
ける前記REQ−PAL部と、ここで、この
REQ−PAL部は（d3a）、（d3b）を有する； (d3a) 前記第１若しくは第２のDLPが前記共
有化ロジツクインタフエース部を使うか否
かを内部アルゴリズムによつて決定する手
段と；ここで、この手段において前記共有
化ロジツクインタフエース部を使うか否か
の決定は； (i) 前記プリンタ若しくはテープ周辺装置
のいずれかによるリクエストがそのプリ
ンタ若しくはテープ周辺装置をアドレス
しているホストコンピユータによるリク
エストと同時に起こつたか、または (ii) 前記周辺装置がリクエストをしていな
い間に、前記ホストコンピユータが特定
のプリンタ若しくはテープ周辺装置をア
ドレスしているかに応じてなされる； (d3b) プリンタ装置とテープ装置のいずれが前
記共有化ロジツクインタフエース部の使用
を許されたかを示す割り込みサービス要求
を前記ホストコンピユータに対して発生す
る手段； (d4) 前記マイクロプロセサシステムとDLIラツ
チ部と前記ホストコンピユータとに接続さ
れ、前記マイクロプロセサシステムからの指
示に基づいて、前記DLIラツチ部と前記ホス
トコンピユータとの間でのデータ転送を実行
する手段を有する前記DLIコントロールステ
ートマシーン； (e) 前記共有化ロジツクインタフエース部と前記
プリンタ周辺装置若しくは前記テープ周辺装置
の１つとの間でのデータ転送を実行する前記マ
イクロプロセサシステム。

２ (a) プリンタ周辺装置を前記マイクロプロセ
サシステムにインタフエースするための第１の
プリンタ周辺装置インタフエース部と； (b) 複数のテープ周辺装置を前記マイクロプロセ
サシステムにインタフエースする第２のテープ
周辺装置インタフエース部とを有し； (c) 前記マイクロプロセサシステムは前記共有化
共通ロジツクインタフエース部と前記第１のプ
リンタ周辺装置インタフエース部か若しくは第
２のテープ周辺装置インタフエース部との間で
のデータ転送を実行する； 請求の範囲第１項のコントローラ。

３ (a) 前記第１の仮想DLPのステータスを表
す前記マイクロプロセサシステムからの第１の
ステータスコード信号を運ぶと共に、この第１
のステータスコード信号を前記ホストコンピユ
ータが読み出すために前記ホストコンピユータ
がアクセス可能なアドレスを格納する第１のス
テータスラツチレジスタと； (b) 前記第２の仮想DLPのステータスを表す前
記マイクロプロセサシステムからの第２のステ
ータスコード信号を運ぶと共に、この第２のス
テータスコード信号を前記ホストコンピユータ
が読み出すために前記ホストコンピユータがア
クセス可能なアドレスを格納する第２のステー
タスラツチレジスタと； (c) 前記第１及び第２のステータスラツチレジス
タ内にステータスコード信号が入つたか否かを
前記マイクロプロセサシステムに通知する手
段； とを有し； (d) 前記REQ−PALは、前記ホストコンピユー
タが、前記第１又は第２のラツチレジスタをア
ドレスすると、アドレスされた仮想データリン
クプロセサが前記ホストコンピユータからの命
令を受け入れ可能に準備できているか否かを通
知するための前記ステータスコード信号を受け
ることができるように、前記ホストコンピユー
タを付勢する手段を有する； ことを特徴とする請求の範囲第１項記載のコント
ローラ。

４ 前記DLIコントロラステートマシーンは、 (a) 前記ホストコンピユータが前記ステータスラ
ツチレンジスタの特定の１つを現在アドレスし
ているか否かを検知する手段と； (b) 前記ホストコンピユータにアドレスされてい
る前記特定のステータスラツチレジスタに、前
記マイクロプロセサが新たにステータスコード
信号を入れるのを禁止するために、このマイク
ロプロセサシステムに禁止信号を送る手段と
を； 有する請求の範囲第１項記載のコントローラ。

５ 前記マイクロプロセサシステムは； (a) 前記DLIコントローラステートマシーン及び
前記REQ−PAL部を制御する手段と； (b) 前記第１、第２の周辺装置インタフエース部
及び前記共有化共通インタフエース部とに接続
され、前記ホストと前記周辺装置インタフエー
ス部との間で転送されているデータを一時的に
保持するためのRAMバツフアメモリと； を有する請求の範囲第１項記載のコントローラ。

６ 第１と第２の仮想コントローラを有し、ホス
トコンピユータと少なくとも２つの異なる周辺装
置との間でのデータ転送を統御し、(a)乃至(h)を具
備する二重機能Ｉ／Ｏコントローラ； (a) 前記仮想コントローラによつて共有され、前
記ホストコンピユータとマスタマイクロプロセ
サ手段との間でのデータパスを提供し、前記ホ
ストコンピユータと前記マスタマイクロプロセ
サとの間でのデータ転送を統御するための共有
化されたデータリンクフロントエンドインタフ
エース手段と、ここで、このデータリンクフロ
ントエンドインタフエース手段は（a1）を有
する； (a1) 前記ホストコンピユータと該データリンク
フロントエンドインタフエース手段との間で
のデータ転送を統御し、前記マスタマイクロ
プロセサ手段のコマンドの下で動作するDLI
スレーブコントローラ手段； (b) 前記データリンクフロントエンドインタフエ
ース手段と第１及び第２の周辺装置インタフエ
ース手段との間でのデータ転送を統御する前記
マスタマイクロプロセサ手段と、ここでこのマ
スタマイクロプロセサ手段は（b1）を有す
る； (b1) 前記第１の周辺装置インタフエース手段及
び（又は）第２の周辺装置インタフエース手
段からのデータ転送リクエストに応答してデ
ータ転送動作を制御し若しくは開始する
DMA（ダイレクトメモリアクセス）コント
ローラ； (c) 第１のタイプの周辺装置に接続された前記第
１の周辺装置インタフエース手段と； (d) 第２のタイプの周辺装置に接続された前記第
２の周辺装置インタフエース手段と、但し、 (e) 前記第１と第２の周辺装置インタフエース手
段は（e1）を有する； (e1) データ転送動作を開始するために、前記マ
スタマイクロプロセサ手段及び前記DMAコ
ントローラへのリクエスト信号を生成する手
段； (f) 前記ホストコンピユータと第１、第２の仮想
コントローラとマスタマイクロプロセサ手段と
からの制御信号を受けられるように接続され、
前記第１又は第２の仮想コントローラが前記共
有化されたデータリンクフロントエンドインタ
フエース手段を使用するか否かを決定する決定
手段と；但し、この決定手段は（f1）を有す
る； (f1) 前記マスタマイクロプロセサ手段からの、
前記第１、第２の仮想コントローラの動作状
態を示すコード化された信号を保持するため
の第１、第２のステータスラツチレジスタ手
段と、ここで、その各々のステータスラツチ
レジスタ手段は（f1a）乃至（f1c）を有す
る； (f1a) 前記ホストコンピユータにアクセスする
ためのアドレスと； (f1b) 前記マスタマイクロプロセサ手段からの
新たなステータス信号をいつ受け入れたか
を前記マスタマイクロプロセサ手段に知ら
せる手段と； (f1c) 前記第１、第２のステータスラツチレジ
スタ手段のいずれかが前記ホストコンピユ
ータによつてアドレスされている間は、現
在アドレスされているそのいずれかのステ
ータスラツチレジスタ手段内のステータス
信号の値を前記マスタマイクロプロセサ手
段が変更する禁止する手段； (g) 前記第１の周辺装置インタフエース手段へ又
はそれからのデータ転送を統御するように動作
する前記第１の仮想コントローラと； (h) 前記第２の周辺装置インタフエース手段へ又
はそれからのデータ転送を統御するように動作
する前記第２の仮想コントローラ。

［発明の分野］ 本発明は、データ及びコントロール信号を、メ
インホストプロセサから遠隔の周辺装置に転送
し、データ転送オペレーシヨンを行うための入出
力コントローラ機能を提供する周辺装置コントロ
ーラに関する。

［発明の背景］ コンピユータシステムの基本的機能の１つに、
コンピユータシステム若しくはネツトワークに意
図された目的を遂行するため、データ転送及び制
御信号が交換されるべく、遠隔の周辺装置との間
でコミユニユケーシヨンを行うという事がある。

このデータ交換を容易にするために、周辺装置
コントローラ、又はＩ／Ｏコントローラ若しくは
データリンクプロセサ（DLP）と呼ばれるもの
が開発されてきた。これらは、そのホストコンピ
ユータシステムと遠隔の周辺機器間でのデータ交
換がメインのホストシステムへの最小のインタラ
プシヨンで実現できるように監視するという目的
のためのオペレーテイングサイクルから、メイン
のホストコンピユータを開放するものである。

バロースコンピユータシステム及び周辺機器の
特殊な要求をハンドリングするための一連の特殊
なＩ／Ｏコントローラがバロース社によつて開発
されてきた。これらの特殊な周辺機器コントロー
ラはデータリンクプロセサ又はDLPと指称され
ている。

これらの特殊なバロースデータリンクプロセサ
は特に、バロースのコンピユータ及び周辺装置に
必要とされる適応プロトコル及びデータ転送を統
御するように設計されている。

このようなタイプのデータリンクプロセサは次
の先行特許に説明されている。米国特許第
4313162号「データリンクプロセサを用いたＩ／
Ｏサブシステム」、米国特許第4371948号［トレイ
ンプリンタ データリンクプロセサ」、米国特許
第4390964号「カードリーダ周辺装置コントロー
ラを用いたＩ／Ｏサブシステム」。

これらの背景となる特許は、参考として、ホス
トコンピユータと週辺ターミナルとをリンクする
のに用いられるデータリンクプロセサの背景及び
機能的動作を与えるためにここに含めらる。これ
らの特許はバロース型のデータリンクプロセサの
ユニークな機能及び動作を説明し、バロースのコ
ンピユータシステム及びネツトワークに関連した
データリンクプロセサの動作の詳細を提供してい
る。これらの先行の特許出願はデータリンクプロ
セサに使われている色々なタイプの動作及びデー
タ転送制御信号について説明している。従つて、
これらの特許出願はデータリンクプロセサに使わ
れている色々なハードウエア及び内部動作の特徴
についての詳細な背景及び説明を提供するであろ
う。

背景として、バロースタイプのデータリンクプ
ロセサ（Ｉ／Ｏコントローラ、若しくはかつては
ラインコントロールプロセサと呼ばれていた）は
“ステータス駆動型”と呼ばれている。これは、
DLP（データリンクプロセサ）の各々の動作状態
には、DLPの状態、そしてその状態でいかなる
事を実行できるかを示す“ステータス番号”とが
割り当てられるというものである。このようなわ
けで、ホストコンピユータとDLP自身とはDLP
の“ステータス番号”を認識し続けなければなら
ないことになる。

“ステータス駆動型”としての特徴は、米国特
許第4390964号の第12欄及びテーブルＯ−SSに示
されている。この特許の名称は“カードリーダコ
ントローラを使つた入出力サブシステム”であ
り、参考のために含められている。

ステータスカウントの他の使い方が米国特許第
4162520号に７Ａ，７Ｂ，７Ｃ，７Ｄ，７Ｅ−１，
７Ｅ−２図に関して説明されている。この特許は
“入出力サブシステムのためのインテリジエント
入出力インタフエースコントロール装置”であ
り、これも又参考のために含められる。

システム内にいくつかのDLPがある時、その
各々のステータスカウント状態に関する情報は、
ホストコンピユータ及び他の制御要素にとつて
は、重要である。特にインタフエースロジツクが
２つ若しくはそれ以上のDLPによつて共有され
ている時は尚更である。

本発明は、バロースのコンピユータネツトワー
ク及びシステムと互換性のあるデータリンクプロ
セサであるが、同時に２つのタイプの遠隔の周辺
機器を単一のデータリンクプロセサにより統御す
べく特に開発されたものである。このデータリン
クプロセサはバツフア内蔵のプリンタ−テープデ
ータリンクプロセサ（PT−DLP）と呼ばれる。

一方、複数種類の入力旅装置を共通の制御装置
で一般的に制御することは、例えば、特開昭50−
74350号に示されるように周知である。

しかしながら、この特開昭50−74350号では、
CPUと複数のＩ／Ｏ装置との間に１つの特殊な
入出力制御装置（IOCU）を設け、このIOCUを
CPUが制御することにより、従来のＩ／Ｏ装置
に必要であつたIOCUを１つにすることにより、
コストの低減を計るものである。この特殊な
IOCUは、共通バスへのアクセス権を、アドレス
レジスタに格納されたアドレスをデコーダによつ
てデコーデイングし、このデコーダからの出力を
バスの選択信号に用いるというものである。ここ
で、アドレス信号とは、どのＩ／Ｏ装置にバスア
クセス権を与えるかを示す信号であり、CPUに
よつて与えられる。即ち、アクセス権の切り替え
は、ホストコンピユータたるCPUによつてなさ
れるものであり、この切り替え制御は、他の仕事
をしているCPUが暇なときに行なうものなので、
極めて低速にしか行なうことはできなかつた。

［発明の目的］ 従つて、本発明の目的は、少なくとも２種類の
周辺装置とホストコンピユータとの間でデータ転
送を行なう場合に、上記２つの周辺装置とホスト
コンピユータからのデータ転送要求の競合を、ホ
ストコンピユータ及び周辺装置とは独立して調停
する手段を具備することにより極めて高速にデー
タ転送の切り替えを行なうことのできる二重機能
Ｉ／Ｏコントローラを提案するものである。

［発明の概要］ 本開示は、一方でメインホストコンピユータシ
ステムとインタフエースしつつ、２つの異なるタ
イプの遠隔の周辺機器との間でデータ転送及び通
信を提供するところの、内部で共に動作するハー
ドウエア要素の結合を提供する。これらの周辺機
器とはバツフア内蔵のプリンタターミナル機器で
あり、又はホストとテープ装置との間でデイジチ
エイン状に結合され通信転送を行うストリーマテ
ープ装置である。

こうして、本システムのアーキテクチヤは、プ
リンタ−テープデータリンクプロセサを称するあ
る装置により、２つの周辺装置インタフエース間
で、１つのホストシステムインタフエースの共有
を可能にする。

ここに述べられるデータリンクプロセサには、
第１と第２の“仮想”コントローラが設けられ、
そのうちの１つはプリンタ周辺装置用であり、も
う１つは一連のテープ周辺装置用である。この２
つの仮想コントローラは両方共、ホストシステム
へのDLI（ニデータリンクインタフエース）フロ
ントエンドインタフエースを共有しなければなら
ない。

共通に共有されるフロントエンドインタフエー
スロジツクはある瞬間には唯一の仮想コントロー
ラにしか使用されないのであるから、共有インタ
フエースロジツクの使用権をいずれの仮想コント
ローラが獲得するかを選択するための決定システ
ムが備えられている。

これらの仮想コントローラは、“ステータスカ
ウント”によつて識別される所定のルーチンを実
行する“データリンクプロセサとして動作するの
で、システムは２つのステータスレジスタを備え
て、各々のコントローラの動作状態における能力
をホストに知らせ続けるようとする。リクエスト
プログラムロジツクユニツト（REQ−PAL）は、
ある時点でいずれの仮想コントローラが共有イン
タフエースロジツクを使用するのかを決定するた
めのデータを受け取る。

このようにして、もしホストが第１の仮想コン
トローラをアドレスし、そしてこの第１の仮想コ
ントローラがサービスをリクエストを出したら、
REQ−PALは前記共有ロジツクを付勢して、リ
クエストを出しているコントローラのIDをホス
トシステムに送出する。一方、ホストが第１の仮
想コントローラを指定し、そしてその第１のコン
トローラがサービスをリクエストしていないが、
“レデイ（READY）”であるならば、その時、共
有化インタフエースロジツクは使われてホストか
ら第１の仮想コントローラにコマンドを伝送す
る。そのREQ−PALは、データ転送の実行を助
けるスレーブサブシステムを制御するためのマス
ターとして行動するマイクロプロセサシステムに
よつて制御される。

DMA切換部にはマスターのマイクロプロセサ
とテープ周辺装置との間でのデータ転送を統御す
るのに使われるテープコントロール部への２つの
コントロールデータチヤネルが備えられている。
“コントロールデータ”が１つのチヤネルを通し
てテープコントロール部へ転送されていて、続い
て実際の“データ”転送サイクルが終つた時、テ
ープコントロール部は自動的にマスターマイクロ
プロセサシステムによる仲介なしに、もう一方の
“コントロールデータ”チヤネルに切換え接続す
る。これはマスタマイクロプロセサに負荷を課す
る事なく、両方向において高速なデータフローを
維持するためになされる。

このようにして、ここに開示されるプリンタ−
テープデータリンクプロセサのアーキテクチヤ
は、１つの特定のＩ／Ｏコントローラが２つのタ
イプの周辺装置（特に、１つのプリンタ装置と４
台までのテープ装置）との間でのデータ転送を調
節する事のできるところの効率的で能率的な方法
を提供し、しかもその間、バツフアメモリとメイ
ンホストコンピユータとの間と、バツフアメモリ
と周辺装置との間とで、両方向の同時的なデータ
転送オペレーシヨンを可能にしている。

【図面の簡単な説明】

第１図はプリンタ−テープデータリンクプロセ
サが遠隔の周辺装置とのインタフエースを提供す
るためにメインホストシステムと、どのように動
作するかを示すブロツク図、 第２図は特にデータの流れに関してプリンタ−
テープデータリンクプロセサの主な構成要素を示
す図、 第３図はマイクロプロセサのコントロールライ
ンが周辺装置へのデータリンクインタフエースの
フロントエンドと、どのようにリンクしているか
を示すところの、プリンタ−テープデータリンク
プロセサのより詳細なブロツク図、 第４図はプリンタ−テープデータリンクプロセ
サの全体的なブロツク図、 第５図はプリンタインタフエースステートマシ
ーンの基本動作を示す機能的なフローチヤート、 第６図はテープインタフエースステートマシー
ンの基本動作を示す機能的なフローチヤート、 第７図はマイクロプロセサシステムの読み出し
サイクル、書き込みサイクル及びDLIアクセスサ
イクルのタイミング、そして、データリンクプロ
セサのバツフアメモリからのデータを挿入し又は
引き出すために、DLIステートマシーンコントロ
ーラのアクセス時間とマイクロプロセサのアクセ
ス時間とのインタリーブを示すタイミングチヤー
ト、 第８図はコントロールデータを使うために自動
的なチヤネル切換えを説明する図である。

［好適な実施例の説明］ ［発明の背景］の項で述べたような他のタイプ
のバロースのデータリンクプロセサのように、本
発明に係るデータリンクプロセサは、データリン
クプロセサに関する先行の特許にて説明したのと
同様に、メインのホストシステムとデータリンク
プロセサとの間でのデータコントロール信号及び
データの並行転送に係るMLI（メツセージレベル
インタフエース）を用いるところのほとんどのコ
ンピユータシステムと互換性がある。第１図に示
すように、分配（デイストリビユーシヨン）カー
ド２０はMLIを介してホストと、そしてDLIを介
してデータリンクプロセサとインタフエースす
る。

ホストコンピユータシステムから見れば、プリ
ンタテープデータリンクプロセサ（PTDLP）は
個別のプリンタDLP及びストリーマテープDLP
としてみえる。これら２つの機能的なデータリン
クプロセサ（ここでは１つの装置に統合されてい
る）の夫々はアドレスライン（LCPアドレス）
そしてリクエスト（要求）ライン（LCPリクエ
スト）を持ち、あたかも２つの独立したデータリ
ンクプロセサがあるかのようになつている。かく
して、本プリンタテープデータリンクプロセサの
機能及び説明は２つのセクシヨンで説明される事
になろう。即ち、バツフア付プリンタに関する説
明とストリーマテープに関する説明とに別れてい
る。

プリンターテープデータリンクプロセサの全て
のハードウエアは、データリンクインタフエース
のバツクプレーンにインターフエースする１つの
ロジツクボード上にマウントされている。又、第
１図、第４図に３０５，３０６，４０４と示され
ている周辺装置アダブタカード（PAC）に接続
されているフロントプレーンケーブルもある。か
くして、プリンタインタフエースに使われる１つ
のPAC４０４と、ストリーマテープインタフエ
ース部に使われる２つのPAC３０５，３０６と
が図示されている。

ストリーマテープインタフエース部は第２図で
要素３０としてあり、バロース社が磁気テープ装
置として開発した磁気テープストリーマ装置４台
に直接接続する事ができる。このインタフエース
３０はテープ駆動装置へのパス内に、テープ制御
装置（TCU）を必要としない（又、許さない）。
テープ駆動装置のためのフオーマツト化装置及び
制御はテープ駆動装置内に含まれる。

第１図にも示されているように、テープ駆動装
置は互いにデージーチエーン結合され、４台まで
の磁気テープストリーマ装置が１つのコントロー
ラカードと２つのPAC３０５，３０６を用いて
接続する事ができる。インタフエースケーブルが
各テープ駆動装置中のコネクタを通して延び、チ
エインの最終のテープ駆動装置はターミネータコ
ネクタを使用している。

テープ駆動装置はソフトウエア制御の下で、25
から100IPS（インチ／秒）のオペレーシヨン速
度、200IPSの巻き戻し速度で動作する。このよ
うにして、周辺装置インタフエース上で40又は
160Kバイト／秒のデータ転送レートを得る。１
レコード当り5000バイトとすると、10 1/2インチ
テープリールの2400フイートテープ上に約40メガ
バイトのデータを取り扱える。

使用テープフオーマツトはANSI標準X3.39−
1973（PE）、即ち、1600BPI、標準IRGの位相変
調（PE）である。これにより同じテープで、磁
気ストリーマテープ装置と75／125IPSの位相変
調方式テープ装置の両方で読出し／書き込みが可
能である。

プリンタテープデータリンクプロセサはテープ
インタフエースのためのユニークであつて選択可
能なデータリンクプロセサアドレスを設定できる
ようにされている。

もう一方のインタフエースはデータリンクプロ
セサのプリンタインタフエース４０である。プリ
ンタインタフエースは第２図の４０と示されてい
るバロース高速標準インタフエース（HSSI）に
接続している。このインタフエースはバロースの
システムに用いられるバロースインタフエースプ
ロトコルによつて修正する事ができる。唯一のプ
リンタ装置（ラインプリンタ４４）が第１図のシ
ングルのPAC４０４を介してプリンタテープデ
ータリンクプロセサと接続できる。

プリンタインタフエースに可能なデータ転送レ
ートは31.25Kバイト／秒である。プリンタイン
タフエースからのデータ転送レートはバロースの
B924型プリンタ上で153.8Kバイト／秒であり、
B924型プリンタ上では100Kバイト／秒である。

“テープ”インタフエースに関して前述したよ
うに、データリンクプロセサ（DLP）は“プリ
ンタ”インタフエースのためのユニークで選択可
能なDLPアドレスを設けている。

続く説明は第１，２，３，４図、特に第４図に
基づいて、これらの図面に示されたハードウエア
の色々の機能についてなされる。

プリンタテープデータリンクプロセサは、他の
３つのステートマシーンを制御するマイクロプロ
セサシステム１０１を有する。マイクロプロセサ
システム１０１はDMAコントローラ１０１ｄ及
びマイクロプロセサ１０１ｍを有する。ここで説
明されるコントローラはしばしば“ステートマシ
ーン”と言われる。

その３つの他のステートマシーンコントローラ
とは： (a) DLIインタフエース２０１（第４図）、 (b) プリンタインタフエースステートマシーン４
０１（第４図）、 (c) テープインタフエースステートマシーン３０
１（第４図）の３つである。

8KバイトのデユアルポートのDLIバツフアメ
モリ１０８（第２，４図）と4kバイトマイクロ
プロセサのローカルRAMメモリ１０１ｍ（第２
図）が、周辺装置との間でデータをバツフアする
のに使われる。

マイクロプロセサシステム 第３−４図に示されたマイクロプロセサシステ
ム１０１はインタラプトコントローラ（１０１
内）、DMAコントローラ１０１ｄ（第３図）、デ
バイス選択ロジツク１１３（第４図）、RAM１
０８（第３，４図）、消去可能PROM
（EPROM）、及び第４図のブロツク１０１内で動
作するRAM等を含んでいる。全てのプログラム
はEPROM内に格納される。

マイクロプロセサ１０１ｍはインテルコーポレ
ーシヨンにより8086と呼ばれている8MHz16ビツ
トのマイクロプロセサである。このプロセサユニ
ツトはインテル社（カルフオルニア州サンタクラ
ラ ボウエルスアベニユー 3065）発行の
“IAPX 86、88ユーザーマニユアル”ハンドブツ
クの１−２頁から２−27頁に説明されている。

マイクロプロセサシステム１０１は64Kバイト
のアドレス空間を提供し、そのアドレス空間内で
は次の(a)〜(e)の機能をカバーするメモリアツプが
設けられている。

(a) インタラプト処理と機能コードのために
EPROMの32Kバイト、 (b) デユアルポートRAM１０８のために8Kバイ
ト、 (c) メモリマツプＩ／Ｏのために4Kバイト、 (d) ローカルRAMメモリ１０１myのために4K
バイト、 (e) リセツトとMTR（保守用テストプログラム）
コードのためにEPROMの16Kバイト。

このローカルのEPROMメモリは２つのバンク
に分割され、その２つのバンクは“BUS HIGH
ENABLE”と呼ばれる信号とA₀のアドレスライ
ンとにより夫々別個に付勢される。

アドレスのデコードは２つのステージでなされ
る。第１のステージはFPLAと称されるプログラ
ムロジツクアレイによつてなされる。選択に要す
るセツトアツプ時間がより長く必要なようなデバ
イスは第１ステージの直接の出力を使う。このよ
うなデバイスに、１０１内のメモリ、インタラプ
トコントローラ（１０１内）、DMAコントロー
ラ１０１ｄ等がある。

コントロールラツチ１１０（第３図、第４図）
及び第４図の１０５，１０６のようなステータバ
ツフア（これらのバツフアはマイクロプロセサ１
０１によりアクセスされる）は、第１ステージに
より付勢される３つのデコーダ（１１３、第４
図）から構成される第２ステージからの出力を使
う。

１０１内のインタラプトコントローラは、
DLIMESSと称されるDLIメツセージと信号
DMAEND（ダイレクトメモリアクセスの送出終
了）を500マイクロ秒のタイミング信号に加えて
検出するために、エツジトリガモードで使用され
る。このインタラプトコントローラ（１０１内）
はマイクロプロセサ１０１ｍのためのベクタアド
レスを提供する。

クリア／自己テストインタラプト（第４図の７
０）はマイクロプロセサ１０１（INTEL 8086）
のマスク不能なインタラプトラインに接続されて
いる。ボードによる自己テスト／リセツト及び手
動の自己テスト／リセツトはマイクロプロセサ
8086のリセツトラインに接続されている。マスク
不能なインタラプトとリセツトインタラプトは
8086内で内部的にベクタを発生し、インタラプト
コントローラ（１０１内）を自己テストプログラ
ムから除外する。

DMAコントローラ１０１ｄは周辺装置インタ
フエース３０，４０（第３図）、そしてマイクロ
プロセサローカルメモリ１０１my（第２図）等か
ら（又は、それらへ）、データを転送するのに使
用される。そのDMAコントローラは又、テープ
インタフエース３０、デユアルポートバツフアメ
モリ１０８（第３，４図）から（又は、それら
へ）データを転送する。

DMAチヤネルのうちの１つが、プリンタイン
タフエースに専用とされる。それから、２つのチ
ヤネルがテープインタフエースに専用となる。マ
イクロプロセサシステム１０１のDMAコントロ
ーラ１０１ｄは“コントロールデータ”のために
２チヤネル有し、このコントロールデータチヤネ
ルは第３図のDMAスイツチ１０１ｓに行き、こ
のDMAスイツチ１０１ｓはテープインタフエー
ス３０への“コントロールデータ”を交互に切り
換えるのに使われる。

第３図１０１ｓ内のマルチプレクサがプログラ
ムロジツクアレイ部に設けられ、リクエスト（要
求）、アクナレツジ（肯定応答）、エンドオブプロ
セス（処理終了）等の信号を適当なチヤネルに向
ける。テープインタフエースにサービスしている
間は、DMAコントローラ１０１ｄからの“エン
ドオブプロセス”信号は、現在のアクナレツジが
発生した後に、別のテープ“コントロール”チヤ
ネルに切換える。

プログラムロジツクアレイ内のスイツチ１０１
ｓのDMASWITCH信号から生成したOVRUN信
号は、チヤネルをイニシヤライズする時間をマイ
クロプロセサが得る前に、スイツチ切換えが発生
した事を示すのに用いられる。このようにして、
信号UP.DSRSTは、このオーバランが発生して
DMAチヤネルをイニシヤライズする時に内部的
なオーバラン状態をリセツトするのに使われる。

マイクロプロセサシステムのクロツク マイクロプロセサ１０１のためのクロツクは
8MHzのDLIバツクプレーンクロツク５０（第４
図の）から、デイレイライン及びゲート回路を用
いて、流れてくる。マイクロプロセサ１０１
（8086）への“READY”入力はＤ型フリツプフ
ロツプによるクロツクに同期している。DMAコ
ントローラ１０１ｄのためのクロツクは第４図の
DMAコントローラ１０１ｄのための4MHzクロ
ツクを発生するために、8MHzのバツクプレーン
クロツクを２で分割したものを用いている。

DLIインタフエース DLIインタフエース（DLIフロントエンド、第
３図）は、 クリアロジツク、自己テスト開始ロジツク（第
４図７０）； DLI送受信レジスタ１１０； バーストカウンタ１０４（第４図）； ポストポインタ１０３； 水平パリテイワード発生器１１１（第４図）； 垂直パリテイ発生器及びその発送１０９； リクエストロジツク及び緊急リクエストロジツ
ク１０７； DLI／コントローラの通信ロジツク２０１内； などからなる。

2K×24ビツト（パリテイと共に）のDLIステ
ートマシーン（第４図、２０１）はマイクロプロ
セサ１０１からの条件信号を受けてデータエレメ
ントを制御する。DLIステートマシーン２０１
（第３，４図）は、これらのデータエレメントの
一部からのステータス信号を受けると共に、これ
らのエレメントの一部の制御も行う。この制御の
特有の型は次のようである。

DLIステートマシーンコントローラの機能 (a) クリア／自己テスト初期化ロジツク（第４図
の７０）は色々のタイプのクリアや自己テスト
を何時必要とされるのかを検出する事ができ
る。信号LOCPALがプリンタデータリンクプ
ロセツサ若しくはテープデータリンクプロセサ
のためのローカルアドレスを検出し、そのロー
カルアドレスを信号ADRVLD（アドレス有効）
及び信号LOCAD（ローカルアドレス）により
検証する。

ローカルアドレスのDIPスイツチと信号
LOCADとの比較はシステム１０１によりPS
（プリンタ選択）及びTS（テープ選択）信号に
対して同期している。

(b) クリア／自己テスト信号及びリセツト、イン
タラプト等の信号の生成は信号ADSTCL（アド
レス、自己テスト、クリアPAL）又はプログ
ラムアレイロジツクによつて為される。それは
又、DLPADP（プリンタDLPアドレス信号）及
びDLPADT（テープDLPアドレス信号）を用
いて、信号CONNECTを生成する。

(c) DLI送受信レジスタは双方向性レジスタラツ
チ（第４図の１１０）によつて与えられる、
DLI上の出力付勢信号がCONNECT信号及び
IOSEND信号によつて生成される。DLIからの
ラツチ付勢AF（アシンクロナスフラグ）信号に
よつて制御される。DLIフロントエンドからの
クロツキング及び付勢論理はDLIステートマシ
ーン２０１（第４図）によつて制御される。

(d) 第４図のバーストカウンタ１０４は８ビツト
カウンタとしてプログラムされた20×８の
PALに充てられている。そのカウンタの値は
DLIステートマシーン２０１によつて生成され
たカウント付勢信号でもつて、マイクロプロセ
サ１０１ｍにより読み出され、ロードされる。

(e) １０１内のバーストエンド論理は、DLIステ
ートマシーン２０１（第４図）への条件入力を
与え、バーストモードを停止させるために信号
TERM（ターミネート）、CO（バーストカウン
タのキヤリーアウト）、そしてSTIOL（ストロ
ーブＩ／Ｏレベル）等を使う。

(f) 第４図の水平パリテイ発生器１１１は水平パ
リテイワードの累積を行うようにプログラムさ
れた２つのプログラムアレイロジツク部内に与
えられている。２つのラツチ１１１からなるデ
ータパイプラインラツチがDLI内部データバス
２２ｄ、第４図）上でのタイミング上の必要性
に合致するように使われる。マイクロプロセサ
１０１ｍはクリア動作を制御し、水平パリテイ
ワードがゼロ状態（LPWZERO）から調べる。
この状態は送信されたワードがエラー無しであ
つたかを調べるものである。DLIステートマシ
ーンは水平パリテイ発生器１１１の累積及び読
み出しを制御する。パイプライラツチの付勢
（２０１を１１１へ接続する）も又、DLIステ
ートマシーン２０１により制御される。

(g) 垂直パリテイの生成及びその発送は４つ組の
２×１トライステートマルチプレクサと共に９
ビツトパリテイジエネレータ（第４図、１０
９）によつてなされる。双方向性のレジスタ／
ラツチ１１１（第４図）はデータリンクインタ
フエース上にパリテイビツトを送受するのに使
われる。マイクロプロセサシステム１０１から
デユアルポーRAM（第３図、第４図の１０８）
に書き込む時に、垂直パリテイが生成され、パ
リテイRAM（１０８の一部）に書き込まれる。

DLIインタフエースからデユアルポート
RAM１０８に書込まれるときに、垂直パリテ
イがチエツクされ、実際のDLIパリテイが１０
８のパリテイRAMに書き込まれる。DLIデー
タリンクインタフエース上に読み出す時に垂直
パリテイがパリテイRAMから読み出される。
メモリの書き込みサイクルのタイミングは、双
方向性レジスタラツチのトライステート機能を
用いる代りに、トライステートバツフアを用い
る事により適合されている。フリツプフロツプ
がパリテイチエツクの結果を格納し、そしてマ
イクロプロセサ１０１ｍへのVPERR（垂直パ
リテイエラー）ステータス信号を作るのに使わ
れる。

(h) リクエスト（要求）ロジツク及び緊急リクエ
スト（エマージエンシーリクエスト）ロジツク
が１０７内のREQPALと称されるプログラム
ロジツクアレイ部内に設けられている。マイク
ロプロセサ１０１ｍはプリンタリクエスト、テ
ープリクエスト、そしてテープ緊急リクエスト
等のセツテイングの制御を行う。信号
REQPALは緊急リクエスト入力をモニターし
ていて、それがあるとプリンタを除外する。

又、その信号は、もしテープ緊急リクエスト
がセツトされていないならばテープリクエスト
をリセツトする。DLIステートマシーンコント
ローラ２０１はREQPALリクエストとがDLI
タイミングの要求に合致して許可された時にそ
れらのリクエストのクリアを制御する。

(i) ２０１内のDLIとマイクロプロセサの通信ロ
ジツクはDLI／UP PALと称されるプログラム
アレイロジツク部に含まれている。２つのセツ
ト／クリア可能なフラグが設けられている。そ
れらのフラグとは： (I) UPMESS…DLIへのマイクロプロセサのメ
ツセージを示すフラグ： (ii) DLIMESS…マイクロプロセサ１０１への
DLIステートマシーンからのメツセージを示す
フラグである。

DLIステートマシーンパリテイエラーフリツプ
フロツプも又、DLI／UP PALに設けられてい
る。マイクロプロセサプロセサ１０１ｍはDLIオ
ペレーシヨン（DOPS）をDLIステートマシーン
２０１に発し、フラグ（UPMESS）をセツトす
る。このフラグはステートマシーンの条件ロジツ
クに送られる。DLIステートマシーンはそれから
そのオペレーシヨンを実行する。DLIステートマ
シーンコントローラはそれから、次のような動作
を実行する事ができる： ストローブ信号を送る。

データ（１ワード）を読む。

データ（１ワード）を書き込む。

バースト信号を読む。

バースト信号を書き込む。

接続を待つ。

接続断を待つ。

AF信号を待つ（AF信号はホストとのハンドシ
エーク信号である。そのために、コントローラ２
０１はマイクロプロセサ１０１ｍにホストがレデ
イである時を知らせるために、AFを待つ事がで
きる）。

LPWを送る。

ホストポインタを読む。

LPWをRAMに移す。

送信レジスタにロードする。

受信レジスタをRAMに移す。

RAMからLPWにロードする。

無オペレーシヨン 与えられたオペレーシヨンを完了後、DLIステ
ートマシーンコントローラは信号 DLIMESSを
セツトする、この信号がマイクロプロセサ１０１
ｍへのインタラプトとなる。最初のDLIMESSイ
ンタフエース信号発生後に、DLIMESSライン
は、ホストシステム１０に接続されている間の、
マイクロプロセサ１０１ｍへの“ステータス入
力”として作用し、その間に定期的に発生するイ
ンタラプトの代りとなる。

DLIステートマシーンコントローラ２０１は、
制御記憶及びパイプラインレジスタのために、
PROM内に３つの2K×８個のレジスタを使うよ
うに設けられている。２０１内の条件ロジツクは
プログラムロジツクアレイ（FPLA）内に設けら
れ、そして条件ラツチは２つのラツチ内に設けら
れている。

DLIステートマシーン２０１（第４図）の条件
ロジツクへの入力は、マイクロプロセサ１０１ｍ
へのステータス入力としても使われている。マイ
クロコードのうち３ビツトフイールドが条件選択
のために用意されている。もう１つの３ビツトフ
イールドが、DLIステートマシーン２０１のいか
なるオペレーシヨンにおいてもユニークな次アド
レス選択のために用意されている。

２０１内の制御記憶アドレスの４ビツトが
DOP（DLIオペレーシヨン）によつて用意されて
いる。これがオペレーシヨンのためのアドレス環
境を与える。そのアドレスの３ビツトがユニーク
な次アドレスフイールドとなる。そのアドレスの
４ビツトが条件コード入力となる。

制御記憶のパリテイチエツク（２０１内）は、
３つの９ビツトパリテイ発生器によつて、DLP
のオペレーシヨンの間になされる。パリテイエラ
ーの表示はDLI／UP PAL（２０１、第４図）と
称されるプログラムアレイロジツク内に保持され
る。

本明細書に述べられる二重機能Ｉ／Ｏコントロ
ーラは１つのシステムを提供する。このシステム
においては、ホストコンピユータがデータ転送を
行つている２つの別個の仮想コントローラ（この
仮想コントローラは１枚のプリント回路基板上に
設けられ、ある共通のロジツク回路を共有してい
る）とやり取り出来るように、１つのコントロー
ラがホストコンピユータにサービスする。

効率を最大にし、ホストインタフエースの素子
の無駄を避けるためには、データ転送動作の実行
を試行する前に、アドレスされた仮想コントロー
ラのステータスがホストコンピユータに知らされ
なければならない。しかし、両仮想コントローラ
のステータスがホストコンピユータにより問合せ
に応じられようでなければならないという点に問
題が発生する。

ホストコンピユータがある時点では物理的に唯
一のコントローラにしか接続できないので、それ
で、従来のコントローラのインタフエースロジツ
クは、ホストコンピユータがデータリンクインタ
フエース（DLI）上で他のコントローラに接続さ
れている間は、“アイドル（IDLE）”になるよう
にしている。

いずれかの仮想コントローラのステータスをホ
ストコンピユータが問合せる可能性があるという
この問題は、第１と第２の仮想コントローラのス
テータスに関する情報を運ぶ第１と第２のステー
タスラツチレジスタを設ける事により解決され
る。かくして、ホストは、現在アドレスしている
仮想コントローラからホストに渡される正しいス
テータス情報を常に得る事になる。

ホストコンピユータが、２つの周辺装置へ（又
はそれらから）１つのＩ／Ｏコントローラ（この
コントローラはその中で機能する２つの仮想コン
トローラを有している）を通してやり取りを行お
うとするという関係は、又、他の問題を生じさせ
る。この問題とは： Ａ 仮想コントローラのいずれか一方又は両方が
ホストコンピユータにサービスを要求した時、
共有化された共通フロントエンドインタフエー
スロジツク（第３図の110）を使う事について、
仲裁し解決しなければならない。

Ｂ インターフエースロジツクのハードウエア
（DLIラツチ１１０）の制御は、現在サービス
を要求しているコントローラと、現在ホストコ
ンピユータによつてアドレスされているコント
ローラとに基づいてなされねばならない。

Ｃ ホストが各々のコントローラのステータスを
問合せている間は、ステータス信号がそれが読
まれている間は、１つのある示度を与え、しか
も２つの異なる状態で変らないように、ステー
タス信号をそれれのステータスラツチ内に“一
時的に保持”するようにしなければならない。

ここに述べられている二重機能Ｉ／Ｏコントロ
ーラシステムは上述したこれらの問題を処理し解
決するように作られている。

どちらの仮想コントローラがホストコンピユー
タのアテンシヨンを受けられるのかの決定は、
“リクエスト−プロクラムアレイロジツク部”に
よつて、どちらのコントローラが“リクエストし
ている”コントローラであり、どちらのコントロ
ーラが“リクエストしていない”コントローラで
あるかを示すデータと、このデータに加えて更に
どちらの仮想コントローラがホストコンピユータ
によつて現在アドレスされているかを示す付加的
データとに基づいてなされる。

この入力情報から“リクエスト−PAL”は、
どちらのコントローラが共通に共有されるフロン
トエンドインタフエースロジツク（DLIラツチ１
１０、第３図）の使用権を得るかを選択する。

ホストコンピユータがあるステータスラツチ
（プリンタの仮想コントローラについてはステー
タスラツチ１０６、テープ装置の仮想コントロー
ラについてはステータスラツチ１０５）を調べて
いる間のホストコンピユータへのデータ入力の
“安定性”を維持するために、ホストがそのラツ
チをアドレスしている時に、マイクロプロセサシ
ステムはマイクロプロセス（第３図、１０１）が
ラツチ１０５又は１０６の１つに“書き込む”の
を禁止する。

第３図には二重機能Ｉ／Ｏコントローラが“２
つの”データリンクプロセサ（DLP）を統合し、
これらのDLPがDLIフロントエンドインタフエー
スを共有し、これらの全てが“１つ”のコントロ
ーラ内で動作する様子が示されている。このコン
トローラは上記の事を、２つのプロトコルステー
タスラツチを用いる事により実現している。これ
らのプロトコルステータスラツチ１０５，１０６
はホストシステム１０からアドレスされる結果、
アドレスされたデータリンクプロセサについての
現時点でのDLIインタフエースの状態をホストに
返す事ができる。第３図に示されているように、
このＩ／Ｏコントローラは、１つのケース内には
テープインタフエース３０を通して複数のテープ
装置のためのデータリンクプロセサを構成し、も
う１つのケース内にはプリンタインタフエース４
０を介したプリンタ装置のためのデータリンクプ
ロセサを構成している。

データリンクインタフエース（DLI）の特質の
ために、ホスト１０はいかなる時点でもDLIイン
タフエース内では“１つ”のデータリンクプロセ
サしかアドレスできない。このDLIインタフエー
スの特によりDLIフロントエンドインタフエース
（第３図、１１０）内のインタフエースロジツク
が共通に共有される事になる。

プリンタステータスラツチ１０６及びテープス
テータスラツチ１０５への書き込みはマイクロプ
ロセサ１０１によつて一定の条件でなされる。そ
のため、ラツチ１０６，１０５はホストが夫々の
DLPをアドレスしている間でも、書き込むこと
ができたり、できなかつたりする。

このステータスラツチ１０６，１０５への条件
件き書き込みは、ステータス信号が現在書き込ま
れつつあるそのデータリンクプロセサをホストが
“アドレスしていない”間にしか、ステートの変
化が起こらないというDLIインタフエース上の必
要性を満たす。

本システムは、ホストコンピユータが共有DLI
インタフエースを介して１つの仮想コントローラ
をアドレスすると、マイクロプロセサ１０１がス
テータスラツチレジスタのステータス信号を変更
する事を禁止されるように、動作する。

この“条件付書き込み”の結果を示すステータ
ス信号がマイクロプロセツサ０１に返される（ラ
ツチによりマイクロプロセサに返される）。

プリンタ及びテープのステータスラツチへの
“無条件書き込み”も、DLIインタフエースの他
の要求を満たすように設けられている。

第３図にも示されているように、マイクロプロ
セツサシステム１０１はデータ通信インタフエー
スそして又デイスクインタフエースにも接続でき
る可能性がある。同様に、このＩ／Ｏコントロー
ラの二重機能性は、この二重機能を通して、デー
タ通信インタフエース又はデータ貯蔵装置（デイ
スク）インタフエースへの（そして、それらから
の）データ転送を交互に制御するように使われて
もよい。

周辺装置のインタフエースを２タイプ以上サポ
ートするには、DLIインタフエースロジツクの共
有を可能とするために、仮想コントローラを１つ
付加する毎に、ステータスラツチ（関連する制御
回路と共に）の付加が必要となる。

第３図を参照すると、“DLIフロントエンドイ
ンタフエース”５００のブロツク内に、２つの仮
想コントローラ（プリンタコントローラとテープ
コントローラ）に共通な“共有ロジツク”が示さ
れている。

ホスト１０は、マイクロプロセサ１０１がライ
ン２２ｒ上にリクエストPAL１０７へリクエス
トを送出した後、リクエストPAL１０７を介し
て（プリンタ又はテープコントローラのための）
アドレスを供給する。

このようにして、共有ロジツク（DLIラツチ１
１０）は“リクエストしている”コントローラと
“リクエストしていない”コントローラを識別す
るデータを持つ事になる。“リクエスト”してい
るコントローラがホストがアドレスしているコン
トローラであるときは、ID（識別）情報はDLIラ
ツチ１１０からホスト１０へ送られる。ホストが
アドレスしているコントローラが“リクエストし
ていない”コントローラであるときは、DLIラツ
チ１１０はホストからの命令情報を受けるのが可
能であるようにされる。

ホスト１０は１０ａを介して、リクエストして
いるコントローラのステータスラツチ（例えば、
プリンタラツチ１０６）をアドレスして、ステー
タス情報を得る。

ホストがどちらをアドレスしているかというデ
ータそして、どちらの仮想コントローラがリクエ
ストしているかというデータとから、リクエスト
PAL１０７は事態を調整し、ホストへの（又は
ホストからの）データ転送の方向を制御する。

第３図において、ライン２２ｃがマイクロプロ
セサ１０１によつてステータスラツチ１０５，１
０６にステータス信号を書き込むために使われ
る。

マイクロプロセサ１０１は“リクエストしてい
るコントローラ”を示すために、プリンタリクエ
スト（又はテープリクエスト）をリクエスト
PAL１０７へライン２２ｒ上に送出する。

ホストはリクエストしているコントローラから
のID情報を受けるようとしているのか、それと
も共有化されたDLIラツチ１１０を介してリクエ
ストしていないコントローラにコマンドを送出し
ようとするのかを決定するために、リクエスト
PAL１０７はホストコンピユータからアドレス
を受け、どのコントローラがリクエストしている
のかというデータを保持する。

ラツチ１０５，１０６はマイクロプロセサから
のステータス信号を自身が受け入れたか、受け入
れなかつたかを示すために、マイクロプロセサ１
０１への出力ラインを有する。何故ならば、もし
ホスト１０が１つのステータスラツチをアドレス
するなら、そのラツチそのものはその時にはマイ
クロプロセサからの新たなステータス信号を受け
入れる事はできないからである。

マイクロプロセサ１０１からREQ−PAL１０
７へのライン２２ｒはどの仮想コントローラがホ
ストにサービスをリクエストしているかを示すた
めに使われる。

実質上、（プリンタ又はテープの）どちらの仮
想コントローラが使用されるかを調停するのにお
ける、主要な動作を要約すると次のようになる： １ ホストコンピユータ１０はステータスラツチ
レジスタ（第３，４図の１０５，１０６）のう
ちの１つをアドレスする。

２ マイクロプロセサ１０１はそれから、（アド
レスされたステータスラツチ１０５又は１０６
からの情報であつて、（プリンタ又はテープの）
どちらのコントローラがアドレスされたかに関
する情報を受ける。

３ マイクロプロセサ１０１は又、アドレスされ
たステータスラツチ（１０５又は１０６）から
の、選ばれたコントローラの“状態”に関する
データを受ける。このマイクロプロセサ１０１
への状態信号により、マイクロプロセサシステ
ム１０１が、どの方向のデータ転送が起きる
か、どのような型のデータが転送されるかの、
そしてどんな新しいステータスがマイクロプロ
セサ１０１によりラツチ１０５又は１０６に格
納されるのかについて、判断する事ができる。
マイクロプロセサ１０１は第３図のライン２２
ｒを介してREQ−PAL１０７を制御する。

４ それから、ホスト１０は選ばれたコントロー
ラに対してデータを転送する命令を送る。

５ このコマンドはマイクロプロセサ１０１によ
つて実行される。

６ REQ−PAL１０７はホスト１０によつてな
されるべきサービスリクエストを生成する。

７ マイクロプロセサ１０１は、それから、識別
データIDを共有ロジツクのDLIラツチ１１０に
格納し、“リクエストしている”コントローラ
を識別する事ができる。

８ マイクロプロセサ１０１はそれから、ホスト
１０と選ばれたコントローラ間で、適当な方向
でのデータ転送を可能にするように、REQ−
PAL１０７に命令する。

９ マイクロプロセサ１０１はそれから、前にア
ドレスされたステータスラツチ１０５（又は１
０６）の状態を変更する信号を送る。

10 マイクロプロセサ１０１はそれから、REQ
−PAL１０７をして、選ばれたDLPヘサービ
スするようにホスト１０にリクエストさせる。

11 ホスト１０はそれから、選ばれたコントロー
ラ（プリンタ又はテープDLP）をアドレスす
る。

12 システムはそれから、上記(2)ヘリターンし、
そこで、マイクロプロセサ１０１はステータス
ラツチ（１０５，１０６）からのデータを受け
る。ルーチンはそれからステツプ３、４、５…
を続行する。

尚、ホストは、DLIプロトコルの制限内で、い
ずれかの仮想コントローラを適当にインタリーブ
してアドレスする事ができる点に留意すべきであ
る。

プリンタインタフエース プリンタインタフエースは、データ送信／受信
ラツチ４０３（第４図）、パリテイ生成／チエツ
ク回路（不図示）、インタフエース制御のための
プリンタステートマシーンコントローラ４０１そ
して、４０４内の周辺装置バツフア及びループバ
ツクバツフア等からなる。

プリンタの送／受信ラツチ４０３は、プリンタ
インタフエースステートマシーンコントローラ４
０１（第４図）によつて制御されるラツチ信号及
び付勢信号を備えるようにされている。データの
要求は、マイクロプロセサシステム１０１（マイ
クロプロセサ１０１ｍ又はその中のDMAコント
ローラ１０１ｄ）によつて、PUDAPSEL（プリ
ンタマイクロプロセサデータ選択ライン）信号と
共に為される。

プリンタのパリテイ生成／チエツクは９ビツト
のパリテイ発生器によつてなされる。入力ソース
及び出力先の選択はプリンタステートマシーンコ
ントローラ４０１によつてなされる。プリンタパ
リテイエラーはプリンタプログラムアレイ
PRTPAL（４０１内）内に保持され、マイクロプ
ロセサ１０１ｍへのステータス表示として使われ
る。

プリンタインタフエースステートマシーンコン
トローラ４０１はPRTPALのアレイロジツクに
よつて与えられている。それは第５図のフローチ
ヤートの如き機能的動作を実行する。

テープインタフエース テープインタフエース（第２図の３０）は送受
信ラツチ、読み出し／書き込み時パリテイ生成回
路、コマンドレジスタ、ステータスバツフア、イ
ンタフエースを制御するためのテープステートマ
シーンコントローラ３０１（第４図）、周辺装置
バツフア、ループバツクバツフア等からなる。

送受信ラツチ３０２は１ワード／16ビツトのデ
ータラツチを行う４つの双方向性ラツチ／レジス
タによつてなる。テープステートマシーンコント
ローラ３０１は前記データラツチの２つの８ビツ
トのローデイング及び付勢を制御して、データの
マルチプレクス及びその逆を行う。

テープデータの転送のための読み出し／書き込
み時のパリテイの生成は２つの９ビツトパリテイ
発生器によつて実行される。パリテイは書き込み
データ路上で生成され、読み出しデータ路上でチ
エツクされる。テープにデータを書く時、読み出
し／書き込みヘツドが書き込まれたデータを返
し、ドライブはその読んだデータの検証をストロ
ーブ信号IRSTR（反転読み出しストローブ信号）
でもつて行う。

パリテイエラーはテーププログラムアレイロジ
ツク（TAPPAL）内でキヤツチされ保持される。
ドライブは又、ハードエラー信号（IHER）及び
エラー修正信号（ICERR）を生成して、テープ
からのデータにパリテイエラーを検出した事を知
らせる。これらの信号も又、テーププログラムア
レイロジツク（TAPPAL）によつてキヤツチさ
れ保持される。

コマンドレジスタはテープインタフエース３０
内の２つのレジスタとして与えられている。コマ
ンド信号、アドレス信号、ストローブ信号
（IGO）が並列にこれらのレジスタに書き込まれ
る。

ステータスバツフアは、現に指定されているテ
ープドライブ装置に関する情報をマイクロプロセ
サ１０１ｍに返す。次の信号：IHER（ハードエ
ラー）；ICER（エラー修正）；IFMA（フアイルマ
ーク検出）；IEOT（テープエンド）；TPARERR
（テープパリテイエラー）等は；テープドライブ
からのパルス信号であり、それらはTAPPALに
よりキヤツチされ保持されて、マイクロプロセサ
１０１によつてアクセスされる。TAPPAL３０
４はテープデータのトラツプとしてのエラースト
ローブ信号を生成する。エラーストローブ信号は
エラーを検出し、データ転送サイクルの終りにマ
イクロプロセサ１０１ｍに知らせるまでエラー信
号を保持する。他のステータス信号は指定された
テープドライブから直接もたらされる。

テープインタフエースステートマシーンコント
ローラ３０１は、パルスをキヤチし、いくつかの
ステートマシーンにわたつて順序付けるようにプ
ログラムされたプログラムアレイロジツク３０４
内に設けられている。ステートマシーン３０１
は、前記２つの８ビツトのデータラツチのマルチ
プレクス及びその逆の制御、そしてDMAコント
ローラ１０１ｄ（第４図）とのリクエスト／アク
ノレツジのハンドシエークの制御を行う。

テープインタフエースステートマシーンコント
ローラ３０１は第６図のフローチヤートに示され
ているような機能を実行する。

テープ周辺装置バツフアは第３図に示された２
つの周辺装置アダプタカード３０５，３０６上に
ある。これらのカードは第２図のインタフエース
３０及び４０内にある。周辺装置アダプタカード
上にはループバツクバツフアがあり、これが周辺
装置アダプタカード（PAC３０５，３０６）へ
のデータパス及び制御パスのテストを可能にす
る。

信号M.TAPDATは周辺装置アダプタカード３
０５，３０６内のループバツクパスを制御するの
に使われる。保守プログラムが動き出すと、周辺
装置とバツフアとの間は不能化され、読み出しパ
スと書き込みパスとの間のパスが付勢される。こ
れにより、プリンタ−テープDLP及びPAC３０
５，３０６，４０４の主なカード間の制御／デー
タパスのテストが可能にする。

デユアルポートメモリ DLIバツフアメモリ１０８（第２，４図）は、
DLIステートマシーン２０１と、マイクロプロセ
サ１０１ｍ及びDMAコントローラ１０１ｄを含
むマイクロプロセサシステム１０１とからのアク
セスを可能にする２つのポートをもつメモリであ
る。DLIステートマシーン２０１のためのアドレ
スパスは２つのプログラムアレイロジツクに設け
られたカウンタからなる。このカウンタはマイク
ロプロセサプロセサ１０１ｍによつて初期化され
る。マイクロプロセサシステムのためのアドレス
パスは２つのバツフア（第４図、アドレスバツフ
ア１０２）を介してされる。

DLIデータパス及びマイクロプロセサシステム
データパスはデータラツチによつて分離されてい
る。これらのデータパスは第２図の２１ｄ，２２
ｍである。

デユアルポートメモリ１０８（第２，４図）の
制御はデユアルポートプログラムアレイロジツク
（第３，４図の２０３と示されている）によつて
なされる。それはDLIステートマシーンコントロ
ーラ２０１及びマイクロプロセサシステム１０１
からのリクエスト要求を先行監視するようにプロ
グラムされている。それはデータ／アドレスパス
の付勢信号、RAMチツプのセレクト信号、
RAMの書き込み可信号、マイクロプロセサシス
テムの“レデイ”信号等を作る。それは、又、信
号AF（非同期フラグ）及びBURST信号を使つ
て、バーストモードの間のDLI２０１とマイクロ
１０１ｍとによるメモリリクエストのクロツク毎
のインタリーブを行う（第７図）。

自己テストオペレーシヨン プリンターテープデータリンクプロセサ（PT
−DLP）は自己テスト機能をサポートするよう
に設計されていて、この機能は３つの開始方法及
び２つの報告機能方法をもつ。

データリンクプロセサは次の３つのクリア信号
のいずれかを受けて、その自己テスト機能を始め
る。

(a) メインのロジツクカードに対してローカルで
あるプツシユボタンスイツチによつて発生され
る前面プレーンクリーン信号； (b) パワーアツプクリア信号； (c) DLIバツクプレーン上のテストバスからの２
つのタイプの自己テスト開始信号。この２つの
タイプの開始信号は、ローカルモードにある間
にアドレスされクリアされるか、もしくはPT
−DLPローカル一般アドレスによつて一般的
にアドレスされ、かつ全体的な自己テストの開
始信号が“真”であるか、のいずれかである。

SWITCHラインは、(i)プリンタ関連部分か、
(ii)テープ関連部分か、(iii)プリンタ−テープデータ
リンクプロセサの全体的なテストかのいずれかの
テストを選択するために使われる。前面プレーン
クリア及びパワーアツプクリアは両者共、プリン
タ−テープデータリンクプロセサの全体的な自己
テストを開始する。

テストされているデータリンクプロセサ部分の
自己テストの開始後は、データリンクプロセサが
その自己テストを渡すその時まで、この開始が周
辺装置インタフエース及びDLIインタフエースを
不能にする。アドレスされたデータリンクプロセ
サが自己テストを実行しているとき、又は実行す
るのに失敗した時、又は、PROMパリテイエラ
ー若しくはマイクロコードの順序エラーの如き検
出可能なエラーが発生したときはいつでも、信号
LCPCON／０と共に“ゼロ”ステータスがバツ
クプレーン上にあらわれる。

前部プレーン上には、４つの赤い発行ダイオー
ド（LED）がテスト状態を表示する。これら
LEDのいずれかがONの時は、データリンクプロ
セサは自己テストの実行中か、自己テストを失敗
したか、オンラインモードのエラーを検出したか
のいずれかである。

最上位のLEDはメインロジツクに関する自己
テストの状態を表示する。次のLEDは、プリン
タインタフエース及びその周辺装置アダプタカー
ド（PAC４０４）に関する自己テストの状態を
表示し、次のLEDはテープインタフエース及び
テープ周辺装置アダプタカードボード＃１３０５
に関する自己テストの状態を表示し、４番目の
LEDはテープインタフエース及び周辺装置アダ
プタカードボード＃２３０６に関する自己テスト
の状態を表示する。

もし、自己テストが実行されて所定時間後に、
LEDが点灯したままならば、それは先ずどのカ
ードがエラーしたかを示す。もし一番上のLED
が、テストの所定の時間後にONであるならば、
それは周辺装置アダプタカード（PAC）がテス
トされなくて、メインのロジツクカードがその自
己テストに失敗した事を示す。

自己テストの範囲はアドレスされたデバイスに
関連するメインロジツクボードのハードウエアの
テストと、周辺装置アダプタカードとの間でのデ
ータパスの確認である。

周辺装置（第１図、３４，４４）のドライバ及
びレシーバそしてDLIインタフエース（第３図）
は自己テスト機能によつてはテストできないもの
であり、それらは独立（スタンドアローン）型の
テスト若しくは周辺装置ドライバテストを必要と
する。

データリンクプロセサのプリンタセクシヨンに
対する自己テストの長さは前もつて決められた秒
数を越えないようにセツトできる。同様に、デー
タリンクプロセサのテープセクシヨンに対する自
己テストの長さも、もう１つの設定値の所定の秒
数を越えないようにセツトできる。同じく、デー
タリンクプロセサ全体のための自己テストの長さ
（プリンタセクシヨン及びテープセクシヨンの両
者の含む）も、もう１つの設定値の秒数を越えな
いようにしている。

第３図を参照すると、マイクロプロセサシステ
ム１０１によつて制御されるデユアルポート
RAMコントロール２０３及びDLI−DMA（ダイ
レクトメモリアクセスユニツト１０３，１０４、
第４図）と共にデータリンクインタフエースコン
トローラ２０１が示されている。

デユアルポートRAMコントローラ２０３は第
３図のRAMバツフア１０８を制御するのに使わ
れる。

第３図は、制御ラインを主に示すその一方で、
又、データがホスト１０からDLIラツチ１１０を
通つて、DLIデータバス２２ｄを介して、RAM
バツフア１０８内へ転送されるところのデータバ
スをも示している事に留意してもよい。ここで、
データをバス２２ｍを介しマイクロプロセサシス
テム１０１を通して処理し、周辺装置へ後で転送
するために、テープインタフエース３０若しくは
プリンタインタフエース４０に転送するようにし
てもよい。

同様に、プリンタ周辺装置４４若しくはテープ
周辺装置３４のいずれかからのデータを、マイク
ロプロセサシステム１０１へインタフエース４０
及び（又は）３０を通して、それ故バツフア
RAM１０８を通して、更にDLIデータバス２２
ｄからホスト１０へ転送してもよい。

バツフアRAM１０８は、周辺装置からホスト
システムへ移動（読出し）するデータ、又はホス
トシステムから選択された周辺装置へ移動（書込
み）するデータを、一時的に格納する目的のため
のデユアルポートRAMと考えてもよい。このよ
うにして、RAMバツフア１０８を通してのデー
タの流れはいずれの方向についても同時的であ
る。これが“インタリーブ”のプロセスサイクル
によつて達成される。

第７図は、“読出し”方向、“書込み”方向の
夫々についてのデータ転送に使われるクロツク信
号を示すタイミングチヤートである。“読出し”
方向とはデータが周辺装置からバツフアメモリ１
０８へ転送され、後にメインのホストシステムへ
転送される事を意味する。“書込み”方向とは、
データがメインホストシステムからバツフアメモ
リ１０８へ転送され、後に指定された周辺装置に
転送される事を意味する。

第７図によると、クロツク１の時刻の終りに、
デユアルポートRAM１０８は必要なアクセス情
報も持ち、クロツクの時刻２又は時刻３に起るデ
ータのインタリーブを可能にする。

第７図の“読出し”サイクルについては、第１
ラインはクロツク信号を示す。ALEと示される
第２ラインはマイクロプロセサのアドレスラツチ
を付勢する事を示す信号である。

Ｍ／IOの第３ラインはマイクロプロセサ１０
１ｍがメモリ空間若しくはＩ／Ｄ空間のいずれを
選択しているかを示す信号である。

AD015の第４ラインは、正しいアドレス信号
と実際の正しいデータ信号との１クロツク離れて
いる関係を示す。これは、アドレス情報のための
バスの使用及びデータ転送可能な時間を示してい
る。

第５のラインは信号を示す。この信号は読
み出されたデータがいつRAM１０８へ（又は、
RAM１０８から）転送可能となるのかを示す。

DT／と付けられた６番目のラインは、デー
タの流れを示すデータの送信／受信の条件を示
す。

第７図の第２の部分においては、“書込み”サ
イクルが示されている。前述のクロツク信号、
ALE信号、Ｍ／IO信号アドレス信号そしてDT／
Ｒ信号は、“読出し”の替りに若しくは、“書
込み”信号が示されている点を除いては、ライン
５と同じである。

“書込み”サイクルにおいては、アドレスが与
えられた直後に“書込み”方向のデータは周辺装
置アダプタ装置に転送可能となる事がみてとれ
る。

又、“読出し”サイクルにおいては、読み出さ
れたデータについて、セツトアツプ時間は20ns、
保持時間は10nsである。

“書込み”サイクルにおいては、書き込みデー
タが転送されるために、アドレスデータの後に
60nsの遅延がある。書き込みデータは10nsの遅延
をもち、この遅延がRAM１０８の、バツフアレ
ジスタからデータのゆとりを確保する。

第７図の第３（最下位）の部分はDLIアクセス
クロツクを示し、その一連のクロツクサイクルに
は１、２、３、４、５、…等と番号を打つてあ
る。最初のクロツクサイクルの間に、DLIステー
トマシーン２０１は（データをバツフアメモリ外
へ又はバツフアメモリ内のいずれかで転送するた
めに）バツフアメモリ１０８にアクセスする。

次のクロツクサイクル（サイクル２）はマイク
ロプロセサ１０１ｍが（データをバツフアメモリ
外へ又はバツフアメモリ内のいずれかで転送する
ために）バツフア１０８へのアクセス権を獲得す
るための第２の期間を与える。それからは、アク
セス期間は、DLIコントローラ２０１のために使
用されるのと、マスタマイクロプロセサ１０１ｍ
のために使用されるのとの間で交互に変わる。

かくして、例えRAMバツフアの色々なレジス
タが使われていても、“読出し”データが周辺装
置からメインホストシステムへ、そして同時に
“書込み”データがメインホストシステムから周
辺装置へ、同じRAMバツフア１０８を通して、
移動する事が可能である。

第８図には、マルチプレクサ１０１ｍが、コン
トロールデータのオペレーシヨンをチヤネル１と
チヤネル２との間で切り替えるために、いかに使
われるかを図示している。トグル１０１ｔがマル
チプレクサ１０１ｍでのチヤネル切り替えを制御
する。

データブロツクの転送の終りで、DMAコント
ローラ１０１ｄからのブロツク終了信号がトグル
１０１ｔの状態を変える。これが第３図の１０１
及び３０からの）テープDMAコントロール信号
を、マルチプレクサ１０１ｍを用いて、チヤネル
１からチヤネル２若しくはその逆と切り換える。

オーバラン検出回路１０１ｒは、“切り換えら
れるべき他方のチヤネル”がマイクロプロセサ１
０１によつてまだ所期化されていないいう“エラ
ー”状態を検出する。このエラーが発生すると、
非初期化状態により無効なデータがテープ周辺装
置へ転送されてしまう事になる。

以上のように、周辺装置コントローラを説明し
てきたが、そこではマスタマイクロプロセサが
DLIスレーブコントローラ、テープインタフエー
ススレーブコントローラそしてプリンタインタフ
エーススレーブコントローラに対して命令し制御
する。そのスレーブコントローラは、DLIインタ
フエースのフロントエンド内のバツフアメモリが
（ホスト→周辺装置、周辺装置→ホストの）のい
ずれの方向でも同時にインタリーブ処理しなが
ら、転送データを格納し、そして出力することを
可能にする。更に、マスタのマイクロプロセサは
DMA切替部を制御し、このDMA切換部が、交
互に切り代るコントロールデータチヤネルがテー
プ周辺装置への（又はこれからの）データ転送を
統御するのを、テープ装置へ（又は、これから）
データブロツクが転送された毎に、コントロール
チヤネルの切替を行う事によつて可能にする。

本実施例では特に、共有化された共通フロント
エンドインタフエースロジツクが、リクエスト−
プログラムアレイロジツクによつて決定される調
停フアクタに従つて、２つの仮想コントローラに
よつて使われる。

他の実施例がここに述べられた特徴を発揮する
ようにする事はできるが、本発明に次の請求の範
囲に述べられたシステムを包含するように理解さ
れなくてはならない。

［発明の効果］ 以上説明したように本発明の二重機能Ｉ／Ｏコ
ントローラによれば、少なくとも２種類の周辺装
置とホストコンピユータとの間でデータ転送を行
なう場合に、上記２つの周辺装置とホストコンピ
ユータからのデータ転送要求の競合を、ホストコ
ンピユータ及び周辺装置とは独立して調停するこ
とが可能となり、極めて高速にデータ転送の切り
替えを行なうことのできる。