JPH0519327B2 - - Google Patents
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- JPH0519327B2 JPH0519327B2 JP62257055A JP25705587A JPH0519327B2 JP H0519327 B2 JPH0519327 B2 JP H0519327B2 JP 62257055 A JP62257055 A JP 62257055A JP 25705587 A JP25705587 A JP 25705587A JP H0519327 B2 JPH0519327 B2 JP H0519327B2
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- Japan
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- shift register
- word
- pseudo
- binary sequence
- sequence generator
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- Expired - Lifetime
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-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/84—Generating pulses having a predetermined statistical distribution of a parameter, e.g. random pulse generators
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N7/00—Television systems
- H04N7/16—Analogue secrecy systems; Analogue subscription systems
- H04N7/167—Systems rendering the television signal unintelligible and subsequently intelligible
- H04N7/1675—Providing digital key or authorisation information for generation or regeneration of the scrambling sequence
Landscapes
- Engineering & Computer Science (AREA)
- Computer Security & Cryptography (AREA)
- Multimedia (AREA)
- Signal Processing (AREA)
- Error Detection And Correction (AREA)
- Time-Division Multiplex Systems (AREA)
Description
【発明の詳細な説明】
本発明は擬似ランダムバイナリシーケンス発生
器に関するものである。
器に関するものである。
擬似ランダムバイナリシーケンス発生器は既知
であり、その構成および作動はベーカーおよびパ
イパーの著書“暗号システム”1982年ロンドン、
ノースウツド ブツク社発行に記載されている。
特にこの種の発生器は直線性フイードバツクシフ
トレジスタの形態を採り、特にこの種直線性フイ
ードバツクシフトレジスタには“ガロア”型又は
“デユアル”型のものがある。
であり、その構成および作動はベーカーおよびパ
イパーの著書“暗号システム”1982年ロンドン、
ノースウツド ブツク社発行に記載されている。
特にこの種の発生器は直線性フイードバツクシフ
トレジスタの形態を採り、特にこの種直線性フイ
ードバツクシフトレジスタには“ガロア”型又は
“デユアル”型のものがある。
かかる擬似ランダムバイナリシーケンス発生器
は主としてｎ段の再循環シフト レジスタおよび
１個以上の関連する論理ゲートを、少なくとも２
個のシフトレジスタ段の出力側を結合するループ
内に具える。論理ゲートを適当に選択することに
より長さが2n−１ビツトの繰返しシーケンスを得
ることができる。このｎを適当な大きさの数とす
る場合にはこのシーケンスは実際上極めて長くな
り、且つ上記ビツトはランダム従つて“擬似ラン
ダム”であると見做すことができる。
は主としてｎ段の再循環シフト レジスタおよび
１個以上の関連する論理ゲートを、少なくとも２
個のシフトレジスタ段の出力側を結合するループ
内に具える。論理ゲートを適当に選択することに
より長さが2n−１ビツトの繰返しシーケンスを得
ることができる。このｎを適当な大きさの数とす
る場合にはこのシーケンスは実際上極めて長くな
り、且つ上記ビツトはランダム従つて“擬似ラン
ダム”であると見做すことができる。
擬似ランダムバイナリシーケンス発生器の出力
が模倣される可能性を減少する必要があり、且つ
これら発生器の出力信号および数個のシフトレジ
スタ段の内容が知られている場合でもこれらシフ
トレジスタ段の内容の双方の非予知性を増大する
必要がある用途は多数ある。
が模倣される可能性を減少する必要があり、且つ
これら発生器の出力信号および数個のシフトレジ
スタ段の内容が知られている場合でもこれらシフ
トレジスタ段の内容の双方の非予知性を増大する
必要がある用途は多数ある。
本発明の要旨は後述の請求の範囲から明らかで
ある。
ある。
図面につき本発明の実施例を説明する。
本発明疑似ランダムバイナリシーケンス発生器
の実施例の説明に先立つて、本発明の原理を理解
するための疑似ランダムバイナリシーケンス発生
器の構成を説明する。
の実施例の説明に先立つて、本発明の原理を理解
するための疑似ランダムバイナリシーケンス発生
器の構成を説明する。
第１図は本発明の実施例ではないが、本発明を
説明するための疑似ランダムバイナリシーケンス
発生器を示す。この発生器は２つの直線性フイー
ドバツクシフトレジスタＳおよびＴを具える。シ
フトレジスタＳには29個のシフトレジスタ段S0…
S28を設けると共にシフトレジスタＴには31個の
シフトレジスタ段T0…T30を設ける。各シフトレ
ジスタでは最終のシフトレジスタ段の出力を常規
作動中再循環ループの第１シフトレジスタ段に入
力として供給する。またこのループには排他的
OR回路の形態の複数の論理ゲートＧを設け、こ
れらゲートによつて最終シフトレジスタ段の出力
と、次のシフトレジスタ段に供給する関連のシフ
トレジスタ段の出力とを合成する。
説明するための疑似ランダムバイナリシーケンス
発生器を示す。この発生器は２つの直線性フイー
ドバツクシフトレジスタＳおよびＴを具える。シ
フトレジスタＳには29個のシフトレジスタ段S0…
S28を設けると共にシフトレジスタＴには31個の
シフトレジスタ段T0…T30を設ける。各シフトレ
ジスタでは最終のシフトレジスタ段の出力を常規
作動中再循環ループの第１シフトレジスタ段に入
力として供給する。またこのループには排他的
OR回路の形態の複数の論理ゲートＧを設け、こ
れらゲートによつて最終シフトレジスタ段の出力
と、次のシフトレジスタ段に供給する関連のシフ
トレジスタ段の出力とを合成する。
論理ゲートＧの位置を適宜選定してレジスタに
より発生するシーケンスの長さが最大可能な長さ
となるようにする。従来論理ゲートの位置は次式
で表わされるように多項式の形態で示すことがで
きる。
より発生するシーケンスの長さが最大可能な長さ
となるようにする。従来論理ゲートの位置は次式
で表わされるように多項式の形態で示すことがで
きる。
ｆ(x)＝１＋C1X＋C2X2＋…CiXi＋…Co-1Xn-1＋Xn
上式を用いることにより擬似ランダムバイナリ
シーケンス発生器Ｓは次式で表すことができる。
シーケンス発生器Ｓは次式で表すことができる。
１＋X2＋X3＋X4＋X5＋X7＋X11＋X13＋X14＋X20＋
X29 上式から明らかなように論理ゲートはシフトレ
ジスタ段S2，S3，S4，S5，S7，S11，S13，S14お
よびS20への入力側に位置するようになる。これ
がため９個の論理ゲートが存在し、且つ各ゲート
によつて多項式に追加の項を導入する。
X29 上式から明らかなように論理ゲートはシフトレ
ジスタ段S2，S3，S4，S5，S7，S11，S13，S14お
よびS20への入力側に位置するようになる。これ
がため９個の論理ゲートが存在し、且つ各ゲート
によつて多項式に追加の項を導入する。
同様にして擬似ランダムバイナリシーケンス発
生器Ｔの論理ゲートＧもシフトレジスタ段T1，
T2，T3，T5，T6，T7，T9，T10，T11，T15，
T19，T23およびT27への入力側に位置するように
なる。この場合には13個の論理ゲートが存在す
る。
生器Ｔの論理ゲートＧもシフトレジスタ段T1，
T2，T3，T5，T6，T7，T9，T10，T11，T15，
T19，T23およびT27への入力側に位置するように
なる。この場合には13個の論理ゲートが存在す
る。
又、第１図に示す回路にはマルチプレクサＭ、
即ち選択回路を設ける。この選択回路には５個の
アドレス入力端子Aiおよび32個のデータ入力端子
Biを設け、この選択回路によりアドレス入力端子
に供給されるアドレスワードに従つて出力側に供
給するデータ入力端子の１つを選択する。一般
に、ｐ個のデータ入力端子が存在する場合にはｑ
個のアドレス入力端子が存在し、ここにｑは2q≧
ｐを満足する最低値とする。
即ち選択回路を設ける。この選択回路には５個の
アドレス入力端子Aiおよび32個のデータ入力端子
Biを設け、この選択回路によりアドレス入力端子
に供給されるアドレスワードに従つて出力側に供
給するデータ入力端子の１つを選択する。一般
に、ｐ個のデータ入力端子が存在する場合にはｑ
個のアドレス入力端子が存在し、ここにｑは2q≧
ｐを満足する最低値とする。
データ入力端子にはシフトレジスタＴのシフト
レジスタ段の出力が供給され、従つてTiはBiに接
続され（ｉ＝０，１，…３０）且つT30もB31に
接続される。
レジスタ段の出力が供給され、従つてTiはBiに接
続され（ｉ＝０，１，…３０）且つT30もB31に
接続される。
アドレス入力端子にはシフトレジスタＳの最初
の５個のシフトレジスタ段の出力が供給され、従
つてSiはAiに接続され（ｉ＝０，１，２，３，
４）、その結果ｑ個の出力がシフトレジスタＳか
ら得られるようになる。
の５個のシフトレジスタ段の出力が供給され、従
つてSiはAiに接続され（ｉ＝０，１，２，３，
４）、その結果ｑ個の出力がシフトレジスタＳか
ら得られるようになる。
作動に当たり、２つのシフトレジスタＳおよび
Ｔを同時にクロツク作動させる。シフトレジスタ
Ｔに保持される擬似ランダムバイナリシーケンス
の３１ビツトを選択回路Ｍのデータ入力端子に供
給する。これらビツトの１個を任意瞬時に出力と
して選択する。この選択したビツトはシフトレジ
スタＳの最初の５個のシフトレジスタ段の内容に
よつて決まる。これがためシフトレジスタＴの内
容が既知であつても出力の数を予知するのは困難
となる。
Ｔを同時にクロツク作動させる。シフトレジスタ
Ｔに保持される擬似ランダムバイナリシーケンス
の３１ビツトを選択回路Ｍのデータ入力端子に供
給する。これらビツトの１個を任意瞬時に出力と
して選択する。この選択したビツトはシフトレジ
スタＳの最初の５個のシフトレジスタ段の内容に
よつて決まる。これがためシフトレジスタＴの内
容が既知であつても出力の数を予知するのは困難
となる。
シフトレジスタに含まれるシフトレジスタ段の
総数はｑ−ビツトアドレスおよびｐデータビツト
のみを得るために必要とされるシフトレジスタ段
の数よりも多く、60とする。シフトレジスタ段の
総数をｒとすると、次式が成立する。
総数はｑ−ビツトアドレスおよびｐデータビツト
のみを得るために必要とされるシフトレジスタ段
の数よりも多く、60とする。シフトレジスタ段の
総数をｒとすると、次式が成立する。
ｒ＞ｐ＋ｑ
これらシフトレジスタ段の出力が選択回路Ｍに
供給されない場合に多数の“未使用”シフトレジ
スタ段を設ける必要があり、且つこの数をアドレ
スビツトの数に比べて大きくする必要があること
は明らかである。従つて次式が成立する。
供給されない場合に多数の“未使用”シフトレジ
スタ段を設ける必要があり、且つこの数をアドレ
スビツトの数に比べて大きくする必要があること
は明らかである。従つて次式が成立する。
ｒ＞ｐ＋q2
これら未使用シフトレジスタ段を設けることに
よつてアドレスワードの非予知性を増大し、従つ
てシフトレジスタＴの内容が既知である場合でも
擬似ランダムバイナリシーケンス発生器の出力を
予知し得なくすることができる。
よつてアドレスワードの非予知性を増大し、従つ
てシフトレジスタＴの内容が既知である場合でも
擬似ランダムバイナリシーケンス発生器の出力を
予知し得なくすることができる。
又、シフトレジスタに使用する論理ゲートＧの
数を大きく、本例では２２とするのは明らかであ
る。上述したように、これら論理ゲートは各々の
場合に最大長さのシーケンスが得られるように選
定する。しかし、この目的のみのためにかかる多
数のゲートを必ずしも使用する必要はない。
数を大きく、本例では２２とするのは明らかであ
る。上述したように、これら論理ゲートは各々の
場合に最大長さのシーケンスが得られるように選
定する。しかし、この目的のみのためにかかる多
数のゲートを必ずしも使用する必要はない。
しかるに、論理ゲートの数を多くすればする程
シフトレジスタの内容を予知するのが一層困難と
なる。その理由は所定のシーケンスがシフトレジ
スタの始端から終端に簡単に位相されず、多数の
箇所で変化し得るからである。
シフトレジスタの内容を予知するのが一層困難と
なる。その理由は所定のシーケンスがシフトレジ
スタの始端から終端に簡単に位相されず、多数の
箇所で変化し得るからである。
これがためかかる論理ゲートの数を最小でｓと
すると、次式が得られ、これによりシフトレジス
タ段の総数に対する非予知性の程度を高めること
ができる。
すると、次式が得られ、これによりシフトレジス
タ段の総数に対する非予知性の程度を高めること
ができる。
2s≧r2
シフトレジスタ段の総数を60とする場合には最
小で12個の論理ゲートを設ける必要があり、この
場合その各シフトレジスタに対する最小数はシフ
トレジスタ段の数にほぼ比例させるのが好適であ
る。通常ｓの値はｒ／２よりも小さくする。
小で12個の論理ゲートを設ける必要があり、この
場合その各シフトレジスタに対する最小数はシフ
トレジスタ段の数にほぼ比例させるのが好適であ
る。通常ｓの値はｒ／２よりも小さくする。
図面から明らかなようにスイツチSW１，SW
２，SW３およびSW４を設け、これらスイツチ
によつて常規作動（ラン）状態でシフトレジスタ
ＳおよびＴを中心として２つの再循環ループを形
成し得るようにする。しかしこれら４個のスイツ
チは図示の位置からロード位置に切換えることが
でき、このロード位置ではシフトレジスタＳの出
力をシフトレジスタＴの入力として供給すると共
に論理ゲートＧの全部にはそのシフトレジスタの
出力側が通常持続されている入力側に零値を供給
する。次いで60個のシフトレジスタ段の全部を経
てクロツク作動されるスイツチSW１のロード入
力端子に60ビツト初期設定ワードを供給し得るよ
うにする。
２，SW３およびSW４を設け、これらスイツチ
によつて常規作動（ラン）状態でシフトレジスタ
ＳおよびＴを中心として２つの再循環ループを形
成し得るようにする。しかしこれら４個のスイツ
チは図示の位置からロード位置に切換えることが
でき、このロード位置ではシフトレジスタＳの出
力をシフトレジスタＴの入力として供給すると共
に論理ゲートＧの全部にはそのシフトレジスタの
出力側が通常持続されている入力側に零値を供給
する。次いで60個のシフトレジスタ段の全部を経
てクロツク作動されるスイツチSW１のロード入
力端子に60ビツト初期設定ワードを供給し得るよ
うにする。
この再初期設定作動は被定義キユーの受信によ
りバイナリーシーケンス発生器の常規作動中正し
く行われると共に第４図につき後に説明するよう
に行われる。これによつても、シフトレジスタの
内容が任意瞬時に既知であつても出力を予知し得
ないようにする。
りバイナリーシーケンス発生器の常規作動中正し
く行われると共に第４図につき後に説明するよう
に行われる。これによつても、シフトレジスタの
内容が任意瞬時に既知であつても出力を予知し得
ないようにする。
初期設定ワードの受信後バイナリシーケンス発
生器をその出力の利用前数サイクルに亘つてクロ
ツク移動させる必要がある。
生器をその出力の利用前数サイクルに亘つてクロ
ツク移動させる必要がある。
第２図は第１図の擬似ランダムバイナリシーケ
ンス発生器を変形することにより構成する本発明
疑似ランダムバイナリシーケンス発生器の実施例
を示す。本発明装置の大部分は第１図に示す装置
と同一であるため、その相違点のみを説明する。
ンス発生器を変形することにより構成する本発明
疑似ランダムバイナリシーケンス発生器の実施例
を示す。本発明装置の大部分は第１図に示す装置
と同一であるため、その相違点のみを説明する。
本例でもシフトレジスタＳには29個のシフトレ
ジスタ段を設けると共にシフトレジスタＴには31
個のシフトレジスタ段を設ける。又、論理ゲート
を次に示すシフトレジスタ段の入力側に結合す
る。シフトレジスタＳ−シフトレジスタ段S2，
S3，S4，S8，S11，S16およびS20 シフトレジスタＴ−シフトレジスタ段T1，T2，
T3，T7，T14，T19およびT25 従つて本例では全部で60個のシフトレジスタ段
と、選択回路Ｍの32個のデータ入力端子及び５個
のアドレス入力端子と、14個の論理ゲートを設け
る。
ジスタ段を設けると共にシフトレジスタＴには31
個のシフトレジスタ段を設ける。又、論理ゲート
を次に示すシフトレジスタ段の入力側に結合す
る。シフトレジスタＳ−シフトレジスタ段S2，
S3，S4，S8，S11，S16およびS20 シフトレジスタＴ−シフトレジスタ段T1，T2，
T3，T7，T14，T19およびT25 従つて本例では全部で60個のシフトレジスタ段
と、選択回路Ｍの32個のデータ入力端子及び５個
のアドレス入力端子と、14個の論理ゲートを設け
る。
しかし、この場合各シフトレジスタのシフトレ
ジスタ段の数個をデータおよびアドレス入力端子
の各々の数個に夫々接続する。即ちこの接続を以
下のように示す。
ジスタ段の数個をデータおよびアドレス入力端子
の各々の数個に夫々接続する。即ちこの接続を以
下のように示す。
A0−S0
A1−S1
A2−T0
A3−T1
A4−T2
B0〜B7−S2〜S9（夫々対応）
B8〜T31−T3〜T26（夫々対応）
かようにしてシフトレジスタの出力と選択回路
Ｍの入力とを混合することにより、その状態に関
する大部分が既知である場合でもバイナリシーケ
ンス発生器き作動を予知するのは極めて困難であ
る。
Ｍの入力とを混合することにより、その状態に関
する大部分が既知である場合でもバイナリシーケ
ンス発生器き作動を予知するのは極めて困難であ
る。
第３図は本発明擬似ランダムバイナリシーケン
ス発生器の他の実施例を示す。本例では第１およ
び２図の２個のシフトレジスタの代わりに61個の
シフトレジスタ段S0〜S60を有する単一のシフト
レジスタＳを設ける。また、25個の論理ゲートＧ
を次に示すシフトレジスタ段の入力側に図示のよ
うに接続する。
ス発生器の他の実施例を示す。本例では第１およ
び２図の２個のシフトレジスタの代わりに61個の
シフトレジスタ段S0〜S60を有する単一のシフト
レジスタＳを設ける。また、25個の論理ゲートＧ
を次に示すシフトレジスタ段の入力側に図示のよ
うに接続する。
シフトレジスタ段S2，S3，S7，S9，S10，S12，
S15，S19，S20，S22，S24，S25，S28，S30，S33，
S34，S37，S40，S43，S44，S46，S54，S56および
S60 これがため、５個のアドレスビツトA0…A4は
シフトレジスタ段S4，S9，S14，S19およびS24の
出力側から取出し、且つ32個のデータビツトをシ
フトレジスタ段S29〜S60の出力側から取出す。か
ようにして単一の再循環ループによつてマルチプ
レクサＭのデータおよびアドレス入力側の双方に
出力を供給する。
S15，S19，S20，S22，S24，S25，S28，S30，S33，
S34，S37，S40，S43，S44，S46，S54，S56および
S60 これがため、５個のアドレスビツトA0…A4は
シフトレジスタ段S4，S9，S14，S19およびS24の
出力側から取出し、且つ32個のデータビツトをシ
フトレジスタ段S29〜S60の出力側から取出す。か
ようにして単一の再循環ループによつてマルチプ
レクサＭのデータおよびアドレス入力側の双方に
出力を供給する。
この場合には61ビツト初期設定ワードによる再
初期設定に２個のスイツチSW１およびSW２を
必要とするのみである。
初期設定に２個のスイツチSW１およびSW２を
必要とするのみである。
第３図に示す擬似ランダムバイナリシーケンス
発生器でも単一の再循環ループを用いてマルチプ
レクサＭにアドレスおよびデータ入力ビツトを供
給し得るようにする。
発生器でも単一の再循環ループを用いてマルチプ
レクサＭにアドレスおよびデータ入力ビツトを供
給し得るようにする。
この技術の従来の例によればかかる発生器は個
別の回路により記載および説明されている。しか
し明細書の記載および請求の範囲は、発生器の多
項式を数学的に、又は論理ステツプにより再現し
て上述した発生器と同様の合成シーケンスを発生
させるコンピユータプログラムの形態で発明の実
行に同様に適用し得ることは明らかである。
別の回路により記載および説明されている。しか
し明細書の記載および請求の範囲は、発生器の多
項式を数学的に、又は論理ステツプにより再現し
て上述した発生器と同様の合成シーケンスを発生
させるコンピユータプログラムの形態で発明の実
行に同様に適用し得ることは明らかである。
擬似ランダムバイナリシーケンス発生器の出力
は、直接衛星放送信号のような条件付アクセス
（即ちサブスクリプシヨン）テレビジヨン信号の
信号成分をスクランブルするために用いることが
できる。上述した再初期設定作動によればビデオ
信号をスクランブルするために新たなコードを10
秒毎に伝送するのが好適であるが、このコードは
10秒と期間中多数回繰返す。その理由は、デコー
ダをロツクする最大時間を１秒より著しく短かく
する必要があるからである。しかし、これは画像
情報を同一シーケンスの繰返しでスクランブルす
ることを意味する。これは比較的危険である。そ
の理由はスクランブルされた画像の種々の部分間
の相関を行い得るからである。
は、直接衛星放送信号のような条件付アクセス
（即ちサブスクリプシヨン）テレビジヨン信号の
信号成分をスクランブルするために用いることが
できる。上述した再初期設定作動によればビデオ
信号をスクランブルするために新たなコードを10
秒毎に伝送するのが好適であるが、このコードは
10秒と期間中多数回繰返す。その理由は、デコー
ダをロツクする最大時間を１秒より著しく短かく
する必要があるからである。しかし、これは画像
情報を同一シーケンスの繰返しでスクランブルす
ることを意味する。これは比較的危険である。そ
の理由はスクランブルされた画像の種々の部分間
の相関を行い得るからである。
テレビジヨンフレームを計数するためには８−
ビツトフレーム計数ワード（FCNT）を直接衛
星放送信号のようなテレビジヨン信号と共に伝送
する。この計数は40ns毎（フレーム毎）に進段さ
せると共に予定数のフレーム後、例えば256フレ
ーム毎（ほぼ10秒）に繰返す。
ビツトフレーム計数ワード（FCNT）を直接衛
星放送信号のようなテレビジヨン信号と共に伝送
する。この計数は40ns毎（フレーム毎）に進段さ
せると共に予定数のフレーム後、例えば256フレ
ーム毎（ほぼ10秒）に繰返す。
次いでこのフレーム計数ワード（FCNT）は
送信機の擬似ランダムバイナリシーケンス発生器
に入力として供給し得ると共に受信機のデコーダ
の関連する発生器に供給し得るようにする。これ
がためフレーム計数信号および秘密制御信号の双
方を送信機の擬似ランダムバイナリシーケンス発
生器に各テレビジヨンフレームの始端に供給す
る。フレーム計数信号の使用によりバイナリシー
ケンス発生器に及ぼす影響によつて同一の制御ワ
ード値の各ローデイング中に異なる出力を発生す
るようになる。このことは、画像信号を異なるキ
ーストリームで常時スクランブルすることを意味
し、これは一層安全である。更に各シーケンスが
テレビジヨンフレーム（40ns）毎に発生するため
デコーダのビデオ情報へのアクセスを迅速とする
ことができる。フレーム計数ワードは適当に制御
ワードと組合せることができる。この場合には簡
単なモジユロー２加算を行うことができる。
送信機の擬似ランダムバイナリシーケンス発生器
に入力として供給し得ると共に受信機のデコーダ
の関連する発生器に供給し得るようにする。これ
がためフレーム計数信号および秘密制御信号の双
方を送信機の擬似ランダムバイナリシーケンス発
生器に各テレビジヨンフレームの始端に供給す
る。フレーム計数信号の使用によりバイナリシー
ケンス発生器に及ぼす影響によつて同一の制御ワ
ード値の各ローデイング中に異なる出力を発生す
るようになる。このことは、画像信号を異なるキ
ーストリームで常時スクランブルすることを意味
し、これは一層安全である。更に各シーケンスが
テレビジヨンフレーム（40ns）毎に発生するため
デコーダのビデオ情報へのアクセスを迅速とする
ことができる。フレーム計数ワードは適当に制御
ワードと組合せることができる。この場合には簡
単なモジユロー２加算を行うことができる。
上述した作動を第４図につき以下に説明する。
フレーム計数器１０によつてフレーム毎に増加
するいわゆる８−ビツトワードの形態の出力を発
生する。フレーム計数器は歩進動作を行う度毎に
その出力１０ａを分周回路１１に供給し、これに
より繰返し周期の所要の長さに等しい数、本例で
は256で分周を行つて10秒の繰返し周期を得るよ
うにする。分周回路の出力によつて制御ワード発
生器１２をクロツク動作させ、これにより異なる
長さの制御ワード例えば60−ビツト制御ワードを
発生させるようにする。
するいわゆる８−ビツトワードの形態の出力を発
生する。フレーム計数器は歩進動作を行う度毎に
その出力１０ａを分周回路１１に供給し、これに
より繰返し周期の所要の長さに等しい数、本例で
は256で分周を行つて10秒の繰返し周期を得るよ
うにする。分周回路の出力によつて制御ワード発
生器１２をクロツク動作させ、これにより異なる
長さの制御ワード例えば60−ビツト制御ワードを
発生させるようにする。
フレーム計数器の８−ビツト出力を1/2分周反
転回路１４に供給し、ここで８−ビツトフレーム
計数ワード毎に交互に補数がとられるようにす
る。次いで反転回路１２の出力を、排他的ORゲ
ート１５で表わされるモジユロー２加算器に供給
し、ここで各フレーム係数ワードを60−ビツト制
御ワードより成る１バイトにモジユロー２加算す
る。これがため、制御ワードの第１の８−ビツト
バイトを第１フレーム計数ワードにモジユロー２
加算し、第２バイトを第２フレーム計数ワードの
補数に加算し、第３バイトを第３フレーム計数ワ
ードに加算し、これを最後のバイトまで繰返す。
この最後のバイトは60−ビツト制御ワードに対し
て４−ビツトのみとし、これを第８フレーム計数
ワードの補数の最下位４ビツトに加算する。排他
的ORゲート１５の出力を初期設定入力として擬
似ランダムバイナリシーケンス発生器１６に供給
してフレーム計数毎に、即ちフレーム計数器１０
が進段する度毎にこの発生器にロードする。この
発生器１６は上述した発生器の任意のものとし得
るが、第２図に示す発生器とするのが好適であ
る。
転回路１４に供給し、ここで８−ビツトフレーム
計数ワード毎に交互に補数がとられるようにす
る。次いで反転回路１２の出力を、排他的ORゲ
ート１５で表わされるモジユロー２加算器に供給
し、ここで各フレーム係数ワードを60−ビツト制
御ワードより成る１バイトにモジユロー２加算す
る。これがため、制御ワードの第１の８−ビツト
バイトを第１フレーム計数ワードにモジユロー２
加算し、第２バイトを第２フレーム計数ワードの
補数に加算し、第３バイトを第３フレーム計数ワ
ードに加算し、これを最後のバイトまで繰返す。
この最後のバイトは60−ビツト制御ワードに対し
て４−ビツトのみとし、これを第８フレーム計数
ワードの補数の最下位４ビツトに加算する。排他
的ORゲート１５の出力を初期設定入力として擬
似ランダムバイナリシーケンス発生器１６に供給
してフレーム計数毎に、即ちフレーム計数器１０
が進段する度毎にこの発生器にロードする。この
発生器１６は上述した発生器の任意のものとし得
るが、第２図に示す発生器とするのが好適であ
る。
従つて擬似ランダムバイナリシーケンス発生器
の入力側には２種類の信号、即ち一方の信号（フ
レーム計数）が既知で、他方の信号（制御ロー
ド）が未知であるような信号を供給する。かかる
状態では既知の入力と発生器の出力との双方によ
つても未知入力を検知することはできない。これ
がため、同一の制御ワードは擬似ランダムバイナ
リシーケンス発生器に繰返しロードし得るが、そ
の出力が同一のシーケンスで繰返されるのを防止
し、これにより安全性を高め得るようにする。
の入力側には２種類の信号、即ち一方の信号（フ
レーム計数）が既知で、他方の信号（制御ロー
ド）が未知であるような信号を供給する。かかる
状態では既知の入力と発生器の出力との双方によ
つても未知入力を検知することはできない。これ
がため、同一の制御ワードは擬似ランダムバイナ
リシーケンス発生器に繰返しロードし得るが、そ
の出力が同一のシーケンスで繰返されるのを防止
し、これにより安全性を高め得るようにする。
上述した処理はワード毎に、又は連結して行う
ことができる。
ことができる。
フレーム計数はこの目的のための好適な周期的
シーケンスであるが、絶対的なシーケンスではな
い。例えば好適な計数を日付／時間信号のような
関連するデータ信号から取出すか、又はライン計
数のような他の計数から得るか或いはこれら計数
の組合せから得ることができる。
シーケンスであるが、絶対的なシーケンスではな
い。例えば好適な計数を日付／時間信号のような
関連するデータ信号から取出すか、又はライン計
数のような他の計数から得るか或いはこれら計数
の組合せから得ることができる。
第１図は本発明の原理を説明するための疑似ラ
ンダムバイナリシーケンス発生器の構成を示すブ
ロツク図、第２および３図は本発明の実施例であ
る各擬似ランダムバイナリシーケンス発生器の構
成を夫々示すブロツク回路図、第４図は第１，２
または３図に示す擬似ランダムバイナリシーケン
ス発生器への入力を変更する回路を示すブロツク
図である。 Ｍ……選択手段、B0〜B31……データ入力端
子、A0〜A4……アドレス入力端子、Ｇ……論理
ゲート、Ｓ，Ｔ……再循環シフトレジスタ手段、
１０……フレーム計数器、１０ａ……出力、１１
……分周回路、１２……制御ワード発生器、１４
……1/2分周反転回路、１５……排他的ORゲー
ト、１６……擬似ランダムバイナリシーケンス発
生器。
ンダムバイナリシーケンス発生器の構成を示すブ
ロツク図、第２および３図は本発明の実施例であ
る各擬似ランダムバイナリシーケンス発生器の構
成を夫々示すブロツク回路図、第４図は第１，２
または３図に示す擬似ランダムバイナリシーケン
ス発生器への入力を変更する回路を示すブロツク
図である。 Ｍ……選択手段、B0〜B31……データ入力端
子、A0〜A4……アドレス入力端子、Ｇ……論理
ゲート、Ｓ，Ｔ……再循環シフトレジスタ手段、
１０……フレーム計数器、１０ａ……出力、１１
……分周回路、１２……制御ワード発生器、１４
……1/2分周反転回路、１５……排他的ORゲー
ト、１６……擬似ランダムバイナリシーケンス発
生器。
Claims (1)
- 【特許請求の範囲】 １ ｐ個のデータ入力端子及びｑ個のアドレス入
力端子（2q≧ｐ）を有し、アドレス入力ワードに
従つてデータ入力ビツトの１つを任意瞬時に選択
して装置の出力を発生する選択手段と、複数の論
理ゲートを有する少なくとも１つの再循環ループ
を含み該ループの選択したシフトレジスタ段の出
力を論理的に組合せて疑似ランダムシーケンスを
発生する再循環シフトレジスタ手段とを具える疑
似ランダムバイナリシーケンス発生器において、
前記ループのシフトレジスタ段の数個の出力端子
を前記選択手段のデータ入力端子に接続すると共
に同一のループのシフトレジスタ段の他の出力端
子を選択手段のアドレス入力端子に接続する手段
を具えるようにしたことを特徴とする疑似ランダ
ムバイナリシーケンス発生器。 ２ 再循環シフトレジスタ手段は、２つの再循環
ループを具え、各ループには前記選択手段のデー
タ入力端子の各々を接続すると共に選択手段のア
ドレス入力端子の各々を接続するようにしたこと
を特徴とする請求の範囲第１項記載の疑似ランダ
ムバイナリシーケンス発生器。 ３ 再初期設定ワードを再循環シフトレジスタ手
段に正しくロードするローデイング手段を具える
ことを特徴とする請求の範囲第１項又は第２項記
載の疑似ランダムバイナリシーケンス発生器。 ４ 前記ローデイング手段は、周期的な計数ワー
ドを発生する手段と、制御ワードを発生する手段
と、前記計数ワード及び制御ワードを組合せる手
段とを具え、再初期設定ワードを再循環シフトレ
ジスタ手段に正しくロードして再初期設定ワード
をその都度変更するようにしたことを特徴とする
請求の範囲第３項記載の疑似ランダムバイナリシ
ーケンス発生器。 ５ 前記計数ワード及び制御ワードを組合せる手
段は、交互の計数ワードの補数をとる回路を具え
ることを特徴とする請求の範囲第４項記載の疑似
ランダムバイナリシーケンス発生器。 ６ 前記計数ワード及び制御ワードを組合せる手
段は、各計数ワードを制御ワードの選択されたビ
ツトに加算するモジユロー２加算手段を具えるこ
とを特徴とする請求の範囲第４項又は第５項記載
の疑似ランダムバイナリシーケンス発生器。 ７ 周期的な計数ワードを順次の連続ビデオフレ
ームの計数により形成されたフレーム計数ワード
とすることを特徴とする請求の範囲第６項記載の
疑似ランダムバイナリシーケンス発生器。 ８ 再初期設定ワードのローデイング後に動作し
て発生器の出力の利用前複数のクロツク周期に亘
り再循環シフトレジスタ手段をクロツク作動させ
る手段を更に具えることを特徴とする請求の範囲
第３項〜第７項の何れかの項記載の疑似ランダム
バイナリシーケンス発生器。 ９ 再循環シフトレジスタ手段を通常の作動状態
で２つの再循環ループに配列し、作動時のローデ
イング手段によつて２つのループの再循環シフト
レジスタ手段を単一のシフトレジスタに接続する
ようにしたことを特徴とする請求の範囲第３項〜
第８項の何れかの項記載の疑似ランダムバイナリ
シーケンス発生器。
Applications Claiming Priority (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| GB8403046 | 1984-02-06 | ||
| GB8403046 | 1984-02-06 | ||
| GB8412431 | 1984-05-16 | ||
| GB848412431A GB8412431D0 (en) | 1984-05-16 | 1984-05-16 | Scrambling methods |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60500689A Division JPS61502435A (ja) | 1984-02-06 | 1985-02-04 | 擬似ランダムバイナリシ−ケンス発生器 |
Publications (3)
| Publication Number | Publication Date |
|---|---|
| JPH01811A JPH01811A (ja) | 1989-01-05 |
| JPS64811A JPS64811A (en) | 1989-01-05 |
| JPH0519327B2 true JPH0519327B2 (ja) | 1993-03-16 |
Family
ID=26287289
Family Applications (2)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62257056A Granted JPS64812A (en) | 1984-02-06 | 1987-10-12 | Pseudo random binary sequence generator |
| JP62257055A Granted JPS64811A (en) | 1984-02-06 | 1987-10-12 | Pseudo random binary sequence generator |
Family Applications Before (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62257056A Granted JPS64812A (en) | 1984-02-06 | 1987-10-12 | Pseudo random binary sequence generator |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US4748576A (ja) |
| EP (3) | EP0246714B1 (ja) |
| JP (2) | JPS64812A (ja) |
| DE (3) | DE3580679D1 (ja) |
| WO (1) | WO1985003604A1 (ja) |
Families Citing this family (27)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4965825A (en) | 1981-11-03 | 1990-10-23 | The Personalized Mass Media Corporation | Signal processing apparatus and methods |
| USRE47642E1 (en) | 1981-11-03 | 2019-10-08 | Personalized Media Communications LLC | Signal processing apparatus and methods |
| JP2577923B2 (ja) * | 1987-07-31 | 1997-02-05 | クラリオン株式会社 | 擬似ランダム雑音符号発生器 |
| DE3888421T2 (de) * | 1987-07-31 | 1994-08-04 | Advantest Corp | Gerät zur Erzeugung eines Pseudo-Zufallsmusters. |
| US4847800A (en) * | 1987-10-23 | 1989-07-11 | Control Data Corporation | Input register for test operand generation |
| US4876659A (en) * | 1988-05-02 | 1989-10-24 | The Johns Hopkins University | Pseudo-Random code generator for use with a global positioning system |
| JPH0250512A (ja) * | 1988-08-10 | 1990-02-20 | Clarion Co Ltd | 疑似ランダム雑音符号発生装置 |
| US4914706A (en) * | 1988-12-29 | 1990-04-03 | 777388 Ontario Limited | Masking sound device |
| FR2641921B1 (fr) * | 1988-12-30 | 1991-03-15 | Portenseigne Radiotechnique | Dispositif generateur de sequence pseudo-aleatoire |
| FR2643529B1 (fr) * | 1989-02-22 | 1991-06-07 | Kudelski Sa Fabr Enregistr Nag | Systeme de television a peage utilisant une carte a memoire associee a un decodeur |
| US4969129A (en) * | 1989-09-20 | 1990-11-06 | Texaco Inc. | Coding seismic sources |
| WO1991010182A1 (en) * | 1989-12-21 | 1991-07-11 | Bell Communications Research, Inc. | Generator of multiple uncorrelated noise sources |
| KR0152270B1 (ko) * | 1990-04-30 | 1998-10-15 | 구자홍 | 유료 티브이 시스템의 합성 영상신호 암호화 해독 처리 시스템 |
| US5535367A (en) * | 1991-03-04 | 1996-07-09 | Motorola, Inc. | Demultiplexing initialization data to be transferred to memory through a plurality of registers with error detection data |
| FR2694471A1 (fr) * | 1992-07-29 | 1994-02-04 | Philips Electronics Nv | Procédé pour modifier des séquences pseudo-aléatoires et dispositif servant à embrouiller ou à désembrouiller des informations. |
| WO1998032070A1 (en) * | 1997-01-17 | 1998-07-23 | Picturetel Corporation | Pseudo-random number generator exploiting processors having instruction-level parallelism and the use thereof for encryption |
| US5943248A (en) * | 1997-01-17 | 1999-08-24 | Picturetel Corporation | w-bit non-linear combiner for pseudo-random number generation |
| US6173009B1 (en) * | 1998-12-29 | 2001-01-09 | Texas Instruments Incorporated | State calculation circuit for discrete linear state space model |
| US6636553B1 (en) * | 1998-12-29 | 2003-10-21 | Texas Instruments Incorporated | Pseudorandom noise generator for WCDMA |
| US6115125A (en) * | 1999-02-22 | 2000-09-05 | Litton Systems Inc. | Pseudorandom-bit-sequence modulated fiber-optic gyro |
| EP1111784B1 (en) * | 1999-12-22 | 2008-07-30 | Telefonaktiebolaget LM Ericsson (publ) | A method and an electrical device for efficient multi-rate pseudo random noise (PN) sequence generation |
| US6631390B1 (en) | 2000-03-06 | 2003-10-07 | Koninklijke Philips Electronics N.V. | Method and apparatus for generating random numbers using flip-flop meta-stability |
| US7142675B2 (en) * | 2002-02-12 | 2006-11-28 | City University Of Hong Kong | Sequence generator and method of generating a pseudo random sequence |
| US20040024803A1 (en) * | 2002-07-31 | 2004-02-05 | Allen Montijo | Cascaded modified PRBS counters form easily programmed and efficient large counter |
| US7620801B2 (en) * | 2005-02-11 | 2009-11-17 | International Business Machines Corporation | Methods to randomly or pseudo-randomly, without bias, select instruction for performance analysis in a microprocessor |
| KR101818441B1 (ko) * | 2011-06-30 | 2018-01-16 | 삼성전자주식회사 | 데이터 처리 장치 및 이의 동작 방법 |
| CN116225371B (zh) * | 2022-12-05 | 2025-09-26 | 湖南师范大学 | 随机排列生成器及基于其的分布式粒子滤波方法、加速器 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2211169A5 (ja) * | 1972-12-15 | 1974-07-12 | Sle Citerel Lannion Elec | |
| US4047008A (en) * | 1976-02-23 | 1977-09-06 | Harris Corporation | Pseudo-random number sequence generator |
-
1985
- 1985-02-04 EP EP87201248A patent/EP0246714B1/en not_active Expired
- 1985-02-04 EP EP85900722A patent/EP0171408B1/en not_active Expired
- 1985-02-04 DE DE8787201248T patent/DE3580679D1/de not_active Expired - Lifetime
- 1985-02-04 WO PCT/GB1985/000051 patent/WO1985003604A1/en not_active Ceased
- 1985-02-04 EP EP87201249A patent/EP0247703B1/en not_active Expired
- 1985-02-04 DE DE8787201249T patent/DE3580049D1/de not_active Expired - Lifetime
- 1985-02-04 US US06/784,880 patent/US4748576A/en not_active Expired - Lifetime
- 1985-02-04 DE DE8585900722T patent/DE3578285D1/de not_active Expired - Lifetime
-
1987
- 1987-10-12 JP JP62257056A patent/JPS64812A/ja active Granted
- 1987-10-12 JP JP62257055A patent/JPS64811A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| EP0246714B1 (en) | 1990-11-22 |
| DE3580679D1 (de) | 1991-01-03 |
| JPS64812A (en) | 1989-01-05 |
| EP0171408B1 (en) | 1990-06-13 |
| JPH0542175B2 (ja) | 1993-06-25 |
| EP0171408A1 (en) | 1986-02-19 |
| EP0247703A1 (en) | 1987-12-02 |
| JPS64811A (en) | 1989-01-05 |
| DE3578285D1 (de) | 1990-07-19 |
| EP0246714A1 (en) | 1987-11-25 |
| WO1985003604A1 (en) | 1985-08-15 |
| EP0247703B1 (en) | 1990-10-03 |
| US4748576A (en) | 1988-05-31 |
| DE3580049D1 (de) | 1990-11-08 |
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Legal Events
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|---|---|---|---|
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Free format text: JAPANESE INTERMEDIATE CODE: R250 |
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| EXPY | Cancellation because of completion of term |