JPH05196703A - 集積回路 - Google Patents
集積回路Info
- Publication number
- JPH05196703A JPH05196703A JP4008867A JP886792A JPH05196703A JP H05196703 A JPH05196703 A JP H05196703A JP 4008867 A JP4008867 A JP 4008867A JP 886792 A JP886792 A JP 886792A JP H05196703 A JPH05196703 A JP H05196703A
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- signal
- power supply
- supply voltage
- bld
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000001514 detection method Methods 0.000 claims description 37
- 238000006243 chemical reaction Methods 0.000 claims description 15
- 238000010586 diagram Methods 0.000 description 12
- 230000005669 field effect Effects 0.000 description 1
- 230000008054 signal transmission Effects 0.000 description 1
Landscapes
- Measurement Of Current Or Voltage (AREA)
- Tests Of Electric Status Of Batteries (AREA)
- Direct Current Feeding And Distribution (AREA)
Abstract
(57)【要約】
【目的】ＢＬＤ回路を内蔵する集積回路において、ＢＬ
Ｄ回路が検出した電圧値、又は電池の残り寿命等を表示
すること。 【構成】検出する電源電圧がデコード信号１２により変
わるＢＬＤ回路１を設け、ＢＬＤ回路１の電源電圧検出
信号５とクロック信号３とによりＢＬＤ回路１にデコー
ド信号１２を送ると共に、検出した電圧をデジタル信号
１３に変換する。検出電圧変換回路４を設け、検出電圧
変換回路４のデジタル信号は演算する演算回路２を設け
る。
Ｄ回路が検出した電圧値、又は電池の残り寿命等を表示
すること。 【構成】検出する電源電圧がデコード信号１２により変
わるＢＬＤ回路１を設け、ＢＬＤ回路１の電源電圧検出
信号５とクロック信号３とによりＢＬＤ回路１にデコー
ド信号１２を送ると共に、検出した電圧をデジタル信号
１３に変換する。検出電圧変換回路４を設け、検出電圧
変換回路４のデジタル信号は演算する演算回路２を設け
る。
Description
【０００１】
【産業上の利用分野】本発明は集積回路に関し、特に電
源電圧検出回路（以下ＢＬＤ回路と称す）と、この検出
出力を演算する回路とを内蔵した集積回路に関する。
源電圧検出回路（以下ＢＬＤ回路と称す）と、この検出
出力を演算する回路とを内蔵した集積回路に関する。
【０００２】
【従来の技術】従来では、図２に示す様に、高電位（Ｖ
ＤＤ）端子２０と低電位（ＶＳＳ）端子２１との間に電
源電圧を検出するＢＬＤ回路７と、このＢＬＤ回路７の
電源電圧検出信号６を演算する演算回路８とを有してい
る。
ＤＤ）端子２０と低電位（ＶＳＳ）端子２１との間に電
源電圧を検出するＢＬＤ回路７と、このＢＬＤ回路７の
電源電圧検出信号６を演算する演算回路８とを有してい
る。
【０００３】図４は従来のＢＬＤ回路（図２中）を示す
回路図である。
回路図である。
【０００４】図４において、高電位（ＶＤＤ）と低電位
（ＶＳＳ＝０Ｖ）との間に、抵抗ＲＤ，ＲＳの直列体を
設け、この共通接続点をコンパレータ１０の正相（＋）
入力としている。コンパレータ１０の逆相（−）入力に
は、基準電圧（Ｖｒｅｆ）が印加されている。
（ＶＳＳ＝０Ｖ）との間に、抵抗ＲＤ，ＲＳの直列体を
設け、この共通接続点をコンパレータ１０の正相（＋）
入力としている。コンパレータ１０の逆相（−）入力に
は、基準電圧（Ｖｒｅｆ）が印加されている。
【０００５】次に動作について説明する。図４におい
て、電源電圧が高い（基準電圧（以下Ｖｒｅｆと称す）
＜ＲＳ・ＶＤＤ／（ＲＳ＋ＲＤ））の場合、コンパレー
タ１０の出力（電源電圧検出信号６）は、高電位（以下
Ｈレベルと称す）となる。電源電圧が低い（Ｖｒｅｆ＞
ＲＳ・ＶＤＤ／（ＲＳ＋ＲＤ））場合は、コンパレータ
１０の出力（電源電圧検出信号６）は低電位（以下Ｌレ
ベルと称す）となる。
て、電源電圧が高い（基準電圧（以下Ｖｒｅｆと称す）
＜ＲＳ・ＶＤＤ／（ＲＳ＋ＲＤ））の場合、コンパレー
タ１０の出力（電源電圧検出信号６）は、高電位（以下
Ｈレベルと称す）となる。電源電圧が低い（Ｖｒｅｆ＞
ＲＳ・ＶＤＤ／（ＲＳ＋ＲＤ））場合は、コンパレータ
１０の出力（電源電圧検出信号６）は低電位（以下Ｌレ
ベルと称す）となる。
【０００６】図２の演算回路８は、ＢＬＤ回路７の電源
電圧検出信号６を受けとり、演算する。ここで演算した
結果を、表示回路等に結果を送り、電源電圧が高いか低
いかを表示していた。
電圧検出信号６を受けとり、演算する。ここで演算した
結果を、表示回路等に結果を送り、電源電圧が高いか低
いかを表示していた。
【０００７】
【発明が解決しようとする課題】このような従来の回路
では、電源電圧がある電圧より高いか低いかしか検出で
きない為、電池を電源として場合は、電池の残り寿命
や、電池の電圧等を表示することができないという問題
点があった。
では、電源電圧がある電圧より高いか低いかしか検出で
きない為、電池を電源として場合は、電池の残り寿命
や、電池の電圧等を表示することができないという問題
点があった。
【０００８】本発明の目的は、前記問題点を解決し、電
池の残り寿命や電池の電圧等を表示できるようにした集
積回路を提供することにある。
池の残り寿命や電池の電圧等を表示できるようにした集
積回路を提供することにある。
【０００９】
【課題を解決するための手段】本発明の集積回路の構成
は、検出した電源電圧がデコード信号の入力により変わ
る電源電圧検出回路と、前記電源電圧検出回路の電源電
圧検出信号とクロック信号とにより前記電源電圧検出回
路に前記デコード信号を送ると共に前記検出した電源電
圧をディジタル信号に変換する検出電圧変換回路と、前
記検出電圧変換回路の前記ディジタル信号を演算する演
算回路と備えていることを特徴とする。
は、検出した電源電圧がデコード信号の入力により変わ
る電源電圧検出回路と、前記電源電圧検出回路の電源電
圧検出信号とクロック信号とにより前記電源電圧検出回
路に前記デコード信号を送ると共に前記検出した電源電
圧をディジタル信号に変換する検出電圧変換回路と、前
記検出電圧変換回路の前記ディジタル信号を演算する演
算回路と備えていることを特徴とする。
【００１０】
【実施例】図１は本発明の一実施例の集積回路のブロッ
ク図、図３は図１内のＢＬＤ回路の一例を示す回路図、
図５は図１の検出電圧変換回路の一例を示す回路図、図
６は図５のタイミング図である。
ク図、図３は図１内のＢＬＤ回路の一例を示す回路図、
図５は図１の検出電圧変換回路の一例を示す回路図、図
６は図５のタイミング図である。
【００１１】図１において、本実施例の集積回路は、高
電位（ＶＤＤ）端子３０と低電位（ＶＳＳ）端子３１と
の間に、検出電圧変換回路４と、電源電圧検出回路（Ｂ
ＬＤ回路）１と、演算回路２とを備え、検出電圧変換回
路４はクロック信号端子３３からのクロック信号を受
け、デコード信号１２を出力し、電源電圧検出回路１
は、この出力を受けて、検出電圧変換回路４に入力さ
れ、この変換回路４は、ディジタル信号１３を演算回路
２に出力する。
電位（ＶＤＤ）端子３０と低電位（ＶＳＳ）端子３１と
の間に、検出電圧変換回路４と、電源電圧検出回路（Ｂ
ＬＤ回路）１と、演算回路２とを備え、検出電圧変換回
路４はクロック信号端子３３からのクロック信号を受
け、デコード信号１２を出力し、電源電圧検出回路１
は、この出力を受けて、検出電圧変換回路４に入力さ
れ、この変換回路４は、ディジタル信号１３を演算回路
２に出力する。
【００１２】図３において、図１の電源電圧検出回路１
は、高電位（ＶＤＤ）と低電位（ＶＳＳ＝０Ｖ）との間
に、抵抗ＲＤ０，Ｒｎ，Ｒｎ−１，Ｒｎ−２，…，Ｒ
１，Ｒ０の直列体を設け、デコード信号Ａ０，…，Ａｎ
がそれぞれゲート入力される電界効果トランジスタから
なるスイッチ素子Ｔ０〜Ｔｎと、コンパレータ９とを設
ける。コンパレータ９の逆相（−）入力には基準電圧
（Ｖｒｅｆ）が入力され、電源電圧検出信号５を出力す
る。
は、高電位（ＶＤＤ）と低電位（ＶＳＳ＝０Ｖ）との間
に、抵抗ＲＤ０，Ｒｎ，Ｒｎ−１，Ｒｎ−２，…，Ｒ
１，Ｒ０の直列体を設け、デコード信号Ａ０，…，Ａｎ
がそれぞれゲート入力される電界効果トランジスタから
なるスイッチ素子Ｔ０〜Ｔｎと、コンパレータ９とを設
ける。コンパレータ９の逆相（−）入力には基準電圧
（Ｖｒｅｆ）が入力され、電源電圧検出信号５を出力す
る。
【００１３】図５において、図１の検出電圧変換回路４
は、（ｎ＋１）個のデータフリップフロップ４０と、Ａ
ＮＤゲート４１とを備えている。クロック信号入力端子
３３のクロック信号３と電源電圧検出信号５とのＡＮＤ
出力が、各データフリップフロップ４０のクロック入力
（Ｃ）に入力され、ＡＣ信号も各フリップフロップ４０
のリセット入力、セット入力に入力され、各フリップフ
ロップ４０間は、Ｑ出力とＤ入力とが接続され、最終段
のＱ出力は初段のＤ入力に接続されている。各フリップ
フロップ４０のＱ出力は、各々デコード信号Ａ０，…，
Ａｎとなる。
は、（ｎ＋１）個のデータフリップフロップ４０と、Ａ
ＮＤゲート４１とを備えている。クロック信号入力端子
３３のクロック信号３と電源電圧検出信号５とのＡＮＤ
出力が、各データフリップフロップ４０のクロック入力
（Ｃ）に入力され、ＡＣ信号も各フリップフロップ４０
のリセット入力、セット入力に入力され、各フリップフ
ロップ４０間は、Ｑ出力とＤ入力とが接続され、最終段
のＱ出力は初段のＤ入力に接続されている。各フリップ
フロップ４０のＱ出力は、各々デコード信号Ａ０，…，
Ａｎとなる。
【００１４】図６において、図５のＡＣ信号、クロック
信号３，ＡＮＤゲート４１の出力信号，デコード信号Ａ
０〜Ａ１０，電源電圧検出信号５の各波形が示されてい
る。図６中の矢印は、信号の送受関係を示す。
信号３，ＡＮＤゲート４１の出力信号，デコード信号Ａ
０〜Ａ１０，電源電圧検出信号５の各波形が示されてい
る。図６中の矢印は、信号の送受関係を示す。
【００１５】図５の検出電圧変換回路は、ＡＣ信号を入
力すると、各データフリップフロップ４０はセット又は
リセットされ、デコード信号Ａ０はＨレベル，デコード
信号Ａ１〜Ａｎ＝Ｌレベルとなる。デコード信号Ａ０〜
Ａｎは、図３に示すＢＬＤ回路に入力される為、スイッ
チ素子Ｔ０は導通状態（以下ＯＮと称す）、スイッチ素
子Ｔ１〜Ｔｎは非導通状態（以下ＯＦＦ状態と称す）と
なり、コンパレータ９の第１の入力端（＋側）に入力さ
れる電圧はＲ０・ＶＤＤ／（ＲＤ０＋Ｒ０＋Ｒ１＋…＋
Ｒｎ）となる。
力すると、各データフリップフロップ４０はセット又は
リセットされ、デコード信号Ａ０はＨレベル，デコード
信号Ａ１〜Ａｎ＝Ｌレベルとなる。デコード信号Ａ０〜
Ａｎは、図３に示すＢＬＤ回路に入力される為、スイッ
チ素子Ｔ０は導通状態（以下ＯＮと称す）、スイッチ素
子Ｔ１〜Ｔｎは非導通状態（以下ＯＦＦ状態と称す）と
なり、コンパレータ９の第１の入力端（＋側）に入力さ
れる電圧はＲ０・ＶＤＤ／（ＲＤ０＋Ｒ０＋Ｒ１＋…＋
Ｒｎ）となる。
【００１６】コンパレータ９の第２の入力端（−側）は
基準電圧Ｖｒｅｆであり、第１の入力端（＋側）の電圧
が第２の入力端（−側）の電圧より低い場合、Ｖｒｅｆ
＞Ｒ０・ＶＤＤ／（ＲＤ０＋Ｒ０＋Ｒ１＋…＋Ｒｎ）と
なり、コンパレータ９の出力（電源電圧検出信号５）は
Ｈレベルとなり、図５の検出電圧変換回路のＡＮＤゲー
ト４１を通って、各フリップフロップ４０にクロック信
号が入力される。
基準電圧Ｖｒｅｆであり、第１の入力端（＋側）の電圧
が第２の入力端（−側）の電圧より低い場合、Ｖｒｅｆ
＞Ｒ０・ＶＤＤ／（ＲＤ０＋Ｒ０＋Ｒ１＋…＋Ｒｎ）と
なり、コンパレータ９の出力（電源電圧検出信号５）は
Ｈレベルとなり、図５の検出電圧変換回路のＡＮＤゲー
ト４１を通って、各フリップフロップ４０にクロック信
号が入力される。
【００１７】クロックが入力されると、デコード信号Ａ
０〜Ａｎは図６に示す様に、順次Ｈレベルを出力し、図
３のスイッチ素子Ｔ０〜Ｔｎも順次ＯＮ状態となり、コ
ンパレータ９の第１の入力端（＋側）の電圧は、次のよ
うに変化する。
０〜Ａｎは図６に示す様に、順次Ｈレベルを出力し、図
３のスイッチ素子Ｔ０〜Ｔｎも順次ＯＮ状態となり、コ
ンパレータ９の第１の入力端（＋側）の電圧は、次のよ
うに変化する。
【００１８】Ｒ０・ＶＤＤ／（ＲＤ０＋Ｒ０＋Ｒ１＋…
＋Ｒｎ）→（Ｒ０＋Ｒ１）・ＶＤＤ／（ＲＤ０＋Ｒ０＋
Ｒ１＋…＋Ｒｎ）→……→（Ｒ０＋Ｒ１＋…＋Ｒｎ）Ｖ
ＤＤ／（ＲＤ０＋Ｒ０＋Ｒ１＋…＋Ｒｎ） コンパレータ９の第１の入力端（＋側）の電位が、Ｖｒ
ｅｆ（コンパレータ９の第２の入力端（−側）よりも小
さい時は、コンパレータ９の出力はＨレベルとなり、大
きい時はＬレベルを出力する。
＋Ｒｎ）→（Ｒ０＋Ｒ１）・ＶＤＤ／（ＲＤ０＋Ｒ０＋
Ｒ１＋…＋Ｒｎ）→……→（Ｒ０＋Ｒ１＋…＋Ｒｎ）Ｖ
ＤＤ／（ＲＤ０＋Ｒ０＋Ｒ１＋…＋Ｒｎ） コンパレータ９の第１の入力端（＋側）の電位が、Ｖｒ
ｅｆ（コンパレータ９の第２の入力端（−側）よりも小
さい時は、コンパレータ９の出力はＨレベルとなり、大
きい時はＬレベルを出力する。
【００１９】コンパレータ９の出力がＬレベルになる
と、図５のＡＮＤゲート４１の出力はＬレベルとなり、
各フリップフロップ４０にはクロックが入力されない
為、デコード信号Ａ０〜Ａｎは変化しない。
と、図５のＡＮＤゲート４１の出力はＬレベルとなり、
各フリップフロップ４０にはクロックが入力されない
為、デコード信号Ａ０〜Ａｎは変化しない。
【００２０】図６のタイミング図では、デコード信号Ａ
１０が“Ｈ”レベル時に、コンパレータ９の出力が
“Ｌ”レベルとなり、デコード信号Ａ０〜Ａｎは固定さ
れる。又、デジタル信号Ｄ０〜Ｄｎの信号（本実施例で
はデコード信号Ａ０〜Ａｎとデジタル信号Ｄ０〜Ｄｎを
同じ信号としている）は、図１の演算回路２に入力され
る。すなわち、電源電圧がデジタル信号に変換された信
号が、演算回路２に入力される。入力されたデジタル信
号は演算回路２で演算され、表示回路に転送される。
１０が“Ｈ”レベル時に、コンパレータ９の出力が
“Ｌ”レベルとなり、デコード信号Ａ０〜Ａｎは固定さ
れる。又、デジタル信号Ｄ０〜Ｄｎの信号（本実施例で
はデコード信号Ａ０〜Ａｎとデジタル信号Ｄ０〜Ｄｎを
同じ信号としている）は、図１の演算回路２に入力され
る。すなわち、電源電圧がデジタル信号に変換された信
号が、演算回路２に入力される。入力されたデジタル信
号は演算回路２で演算され、表示回路に転送される。
【００２１】
【発明の効果】以上説明したように、本発明は、ＢＬＤ
回路が検出した電圧値をデジタル信号に変換することに
より、電池の残り寿命や、電池の電圧等を表示すること
ができる効果がある。
回路が検出した電圧値をデジタル信号に変換することに
より、電池の残り寿命や、電池の電圧等を表示すること
ができる効果がある。
【図１】本発明の一実施例の集積回路のブロック図であ
る。
る。
【図２】従来の集積回路の一例を示すブロック図であ
る。
る。
【図３】図１に示した電源電圧回路の回路図である。
【図４】図２に示した電源電圧回路の回路図である。
【図５】図１に示した検出電圧変換回路の回路図であ
る。
る。
【図６】図５に示した検出電圧変換回路のタイミング図
である。
である。
１，７ 電源電圧検出回路（ＢＬＤ回路） ２，８ 演算回路 ３ クロック信号 ４ 検出電圧変換回路 ５，６ 電源電圧検出信号 ９，１０ コンパレータ ＲＤ０，Ｒ０〜Ｒｎ，Ｒｄ，Ｒｓ 抵抗 Ｔ０〜Ｔｎ スイッチ素子 １２，Ａ０〜Ａｎ デコード信号 １３，Ｄ０〜Ｄｎ デジタル信号 ２０，３０ 高電位端 ２１，３１ 低電位端 ３３ クロック信号端子 ４０ データフリップフロップ ４１ ＡＮＤゲート
Claims (1)
- 【請求項１】 検出した電源電圧がデコード信号の入力
により変わる電源電圧検出回路と、前記電源電圧検出回
路の電源電圧検出信号とクロック信号とにより前記電源
電圧検出回路に前記デコード信号を送ると共に前記検出
した電源電圧をディジタル信号に変換する検出電圧変換
回路と、前記検出電圧変換回路の前記ディジタル信号を
演算する演算回路と備えることを特徴とする集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4008867A JPH05196703A (ja) | 1992-01-22 | 1992-01-22 | 集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4008867A JPH05196703A (ja) | 1992-01-22 | 1992-01-22 | 集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05196703A true JPH05196703A (ja) | 1993-08-06 |
Family
ID=11704645
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4008867A Pending JPH05196703A (ja) | 1992-01-22 | 1992-01-22 | 集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05196703A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN111147067A (zh) * | 2018-11-06 | 2020-05-12 | 崛智科技有限公司 | 集成电路系统 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5010543A (ja) * | 1973-05-25 | 1975-02-03 | ||
| JPS6363819U (ja) * | 1986-10-14 | 1988-04-27 |
-
1992
- 1992-01-22 JP JP4008867A patent/JPH05196703A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5010543A (ja) * | 1973-05-25 | 1975-02-03 | ||
| JPS6363819U (ja) * | 1986-10-14 | 1988-04-27 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN111147067A (zh) * | 2018-11-06 | 2020-05-12 | 崛智科技有限公司 | 集成电路系统 |
| CN111147067B (zh) * | 2018-11-06 | 2023-06-30 | 崛智科技有限公司 | 集成电路系统 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| CN111061358B (zh) | 一种无时钟芯片唤醒电路、唤醒方法、芯片 | |
| JPH05268763A (ja) | Ｄｃ／ｄｃコンバータ回路およびそれを用いたｒｓ−２３２インタフェース回路 | |
| CN111158291A (zh) | 基于边沿控制的高精度pwm信号产生及检测系统 | |
| GB2023891A (en) | Magnetic field detection arrangement for a motor e.g. in an electronic timepiece | |
| US8013644B2 (en) | Power supply circuit for south bridge chip | |
| JPH05196703A (ja) | 集積回路 | |
| JPS6260851B2 (ja) | ||
| JPWO1999026290A1 (ja) | 半導体集積回路、動作状態検出器及び電子機器 | |
| JP2009002840A (ja) | 検出信号処理回路 | |
| JPH11266148A (ja) | 電圧検出回路 | |
| JP2705085B2 (ja) | デコーダのテスト回路 | |
| JPH10242810A (ja) | ラッチ回路 | |
| JPH08233914A (ja) | マイクロコントローラのテスト回路 | |
| KR19980073027A (ko) | 내부전압 발생회로 | |
| JPS6035902Y2 (ja) | 無調整電池寿命検出回路 | |
| CN115473514B (zh) | 延迟电路与电路系统 | |
| JP2001165783A (ja) | 温度検出回路 | |
| US7183869B2 (en) | Circuit and method for temperature compensation | |
| JP3106347B2 (ja) | 照度検出回路 | |
| JP2603355B2 (ja) | 集積回路装置 | |
| JP2003114242A (ja) | 集積回路 | |
| JP3453826B2 (ja) | 積分値または平均値を得る演算器 | |
| JPH0637610A (ja) | 集積回路 | |
| JPH09259080A (ja) | 半導体装置 | |
| US20100149014A1 (en) | Semiconductor integrated circuit |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19990721 |