JPH0637610A - 集積回路 - Google Patents
集積回路Info
- Publication number
- JPH0637610A JPH0637610A JP4185613A JP18561392A JPH0637610A JP H0637610 A JPH0637610 A JP H0637610A JP 4185613 A JP4185613 A JP 4185613A JP 18561392 A JP18561392 A JP 18561392A JP H0637610 A JPH0637610 A JP H0637610A
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- JP
- Japan
- Prior art keywords
- switching element
- capacitor
- resistor
- oscillation
- circuit
- Prior art date
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- Pending
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Abstract
(57)【要約】
【目的】発振に異常が発生し発振クロックが停止したこ
とを検出することのできる集積回路を提供する。 【構成】正常動作時には、発振クロック９の状態はＨレ
ベルとＬレベルの状態を一定周期で繰り返し、スイッチ
ング素子２がＯＮ，ＯＦＦ状態を繰り返す。発振クロッ
ク９の状態がＬレベルのときはスイッチング素子２がＯ
ＦＦ状態となり、電源より抵抗３を介してキャパシタ４
への充電が行われるが、ノード10のレベルが判定基準電
位に達するまでにスイッチング素子２がＯＮ状態とな
り、キャパシタ４の放電が行われるため、異常検出信号
７は変化しない。一方、発振に異常が発生し、発振クロ
ック線９の状態がＬレベルに固定されるとスイッチング
素子２がＯＦＦ状態となり、電源より抵抗３を介してキ
ャパシタ４へ充電が行われ、ノード10のレベルが判定基
準電位に達し異常検出信号７が変化し、発振に異常が発
生したことを検出できる。
とを検出することのできる集積回路を提供する。 【構成】正常動作時には、発振クロック９の状態はＨレ
ベルとＬレベルの状態を一定周期で繰り返し、スイッチ
ング素子２がＯＮ，ＯＦＦ状態を繰り返す。発振クロッ
ク９の状態がＬレベルのときはスイッチング素子２がＯ
ＦＦ状態となり、電源より抵抗３を介してキャパシタ４
への充電が行われるが、ノード10のレベルが判定基準電
位に達するまでにスイッチング素子２がＯＮ状態とな
り、キャパシタ４の放電が行われるため、異常検出信号
７は変化しない。一方、発振に異常が発生し、発振クロ
ック線９の状態がＬレベルに固定されるとスイッチング
素子２がＯＦＦ状態となり、電源より抵抗３を介してキ
ャパシタ４へ充電が行われ、ノード10のレベルが判定基
準電位に達し異常検出信号７が変化し、発振に異常が発
生したことを検出できる。
Description
【０００１】
【産業上の利用分野】本発明は、発振回路を含む集積回
路に関し、特に発振が停止したことを検出する機能を備
えた集積回路に関する。
路に関し、特に発振が停止したことを検出する機能を備
えた集積回路に関する。
【０００２】
【従来の技術】従来から、回路の誤動作を検出する機能
を備えた集積回路は多く用いられているが、発振に異常
が発生し発振が停止したことを検出する単一クロックの
集積回路はなかった。
を備えた集積回路は多く用いられているが、発振に異常
が発生し発振が停止したことを検出する単一クロックの
集積回路はなかった。
【０００３】
【発明が解決しようとする課題】本発明は上記従来の問
題を解決するもので、発振に異常が発生し発振クロック
が停止したことを検出することのできる単一クロックの
集積回路を提供することを目的とする。
題を解決するもので、発振に異常が発生し発振クロック
が停止したことを検出することのできる単一クロックの
集積回路を提供することを目的とする。
【０００４】
【課題を解決するための手段】前記目的を実現するため
に本発明の集積回路は、入力信号により導通状態または
非導通状態となるスイッチング素子と抵抗とキャパシタ
および判定回路よりなる検出回路を備え、発振に異常が
発生し発振クロックが停止したときに、発振クロックが
入力される検出回路器の判定回路の入力レベルにより発
振異常を検出し、異常検出信号を出力する構成にしたも
のである。
に本発明の集積回路は、入力信号により導通状態または
非導通状態となるスイッチング素子と抵抗とキャパシタ
および判定回路よりなる検出回路を備え、発振に異常が
発生し発振クロックが停止したときに、発振クロックが
入力される検出回路器の判定回路の入力レベルにより発
振異常を検出し、異常検出信号を出力する構成にしたも
のである。
【０００５】
【作用】上記の構成によって、発振に異常が発生したと
きに、抵抗とキャパシタの接続点である判定回路の入力
ノードのレベルから発振クロックが停止していることを
検出することができる。
きに、抵抗とキャパシタの接続点である判定回路の入力
ノードのレベルから発振クロックが停止していることを
検出することができる。
【０００６】
【実施例】以下本発明の一実施例について、図面を参照
しながら説明する。図１は本発明の一実施例の集積回路
における異常検出回路の構成を示す回路図、図２は図１
の動作説明のための波形図である。図１、図２におい
て、１は入力信号、２はスイッチング素子、３は抵抗、
４はキャパシタ、５は判定回路、６はノード、７は異常
検出信号である。ここで、スイッチング素子２は入力信
号１により“ＯＮ”，“ＯＦＦ”状態を繰り返し、抵抗
３の一端は電源に接続され、スイッチング素子２とキャ
パシタ４の一端はアースに接続され、スイッチング素子
２と抵抗３とキャパシタ４のそれぞれのもう一端は、判
定回路５の入力となるノード６と共有接続されている。
判定回路５はノード６の電位が判定基準電位より高いレ
ベルになった場合に、異常検出信号７を出力するもので
ある。
しながら説明する。図１は本発明の一実施例の集積回路
における異常検出回路の構成を示す回路図、図２は図１
の動作説明のための波形図である。図１、図２におい
て、１は入力信号、２はスイッチング素子、３は抵抗、
４はキャパシタ、５は判定回路、６はノード、７は異常
検出信号である。ここで、スイッチング素子２は入力信
号１により“ＯＮ”，“ＯＦＦ”状態を繰り返し、抵抗
３の一端は電源に接続され、スイッチング素子２とキャ
パシタ４の一端はアースに接続され、スイッチング素子
２と抵抗３とキャパシタ４のそれぞれのもう一端は、判
定回路５の入力となるノード６と共有接続されている。
判定回路５はノード６の電位が判定基準電位より高いレ
ベルになった場合に、異常検出信号７を出力するもので
ある。
【０００７】まず、正常動作時には、入力点より入力さ
れる入力信号１によりスイッチング素子２が“ＯＮ”，
“ＯＦＦ”状態を繰り返す。入力信号１によりスイッチ
ング素子２が“ＯＦＦ”状態のときは、電源より抵抗３
を介してキャパシタ４への充電が行われるが、ノード６
のレベルが判定基準電位に達するまでにスイッチング素
子２が“ＯＮ”状態となり、キャパシタ４の放電が行わ
れるため、異常検出信号７は変化しない。一方、入力点
信号１が停止し、“Ｌ”レベルに固定されるとスイッチ
ング素子２が“ＯＦＦ”状態となり、電源より抵抗３を
介してキャパシタ４へ充電が行われ、ノード６のレベル
が判定基準電位に達し異常検出信号７が変化する。
れる入力信号１によりスイッチング素子２が“ＯＮ”，
“ＯＦＦ”状態を繰り返す。入力信号１によりスイッチ
ング素子２が“ＯＦＦ”状態のときは、電源より抵抗３
を介してキャパシタ４への充電が行われるが、ノード６
のレベルが判定基準電位に達するまでにスイッチング素
子２が“ＯＮ”状態となり、キャパシタ４の放電が行わ
れるため、異常検出信号７は変化しない。一方、入力点
信号１が停止し、“Ｌ”レベルに固定されるとスイッチ
ング素子２が“ＯＦＦ”状態となり、電源より抵抗３を
介してキャパシタ４へ充電が行われ、ノード６のレベル
が判定基準電位に達し異常検出信号７が変化する。
【０００８】以上のように本実施例によれば、入力点に
異常が発生したときに異常信号により入力点に異常が発
生したことを外部に伝達することができる。なお、図
５、図９、図13を用いて集積回路を構成しても上記実施
例と同等の効果を得ることができる。図６、図10、図14
は図５、図９、図13の集積回路の動作説明のための波形
図である。
異常が発生したときに異常信号により入力点に異常が発
生したことを外部に伝達することができる。なお、図
５、図９、図13を用いて集積回路を構成しても上記実施
例と同等の効果を得ることができる。図６、図10、図14
は図５、図９、図13の集積回路の動作説明のための波形
図である。
【０００９】ここで、図５のものは、スイッチング素子
２とキャパシタ４の一端は電源に接続され、抵抗３の一
端はアースに接続され、スイッチング素子２と抵抗３と
キャパシタ４のそれぞれもう一端は、判定回路５の入力
となるノード12と共有接続されている。また図９のもの
は、抵抗３とキャパシタの一端は電源に接続され、スイ
ッチング素子２の一端はアースされ、スイッチング素子
２と抵抗３とキャパシタ４のそれぞれのもう一端は、判
定回路５の入力となるノード15と共有接続されている。
さらに図13のものは、抵抗３とキャパシタ４の一端はア
ースされ、スイッチング素子２の一端は電源に接続さ
れ、スイッチング素子２と抵抗３とキャパシタ４のそれ
ぞれのもう一端は、判定回路５の入力となるノード18と
共有接続されている。
２とキャパシタ４の一端は電源に接続され、抵抗３の一
端はアースに接続され、スイッチング素子２と抵抗３と
キャパシタ４のそれぞれもう一端は、判定回路５の入力
となるノード12と共有接続されている。また図９のもの
は、抵抗３とキャパシタの一端は電源に接続され、スイ
ッチング素子２の一端はアースされ、スイッチング素子
２と抵抗３とキャパシタ４のそれぞれのもう一端は、判
定回路５の入力となるノード15と共有接続されている。
さらに図13のものは、抵抗３とキャパシタ４の一端はア
ースされ、スイッチング素子２の一端は電源に接続さ
れ、スイッチング素子２と抵抗３とキャパシタ４のそれ
ぞれのもう一端は、判定回路５の入力となるノード18と
共有接続されている。
【００１０】図３は本発明の他の実施例の集積回路にお
ける発振異常検出回路の構成を示す回路図、図４は図３
の動作説明のための波形図である。図３、図４におい
て、２〜５、７は図１と同じであり、また、８は発振回
路、９はスイッチング素子２を“ＯＮ”，“ＯＦＦ”状
態にする発振クロック、10はノード点、11は検出回路で
ある。ここで、発振回路８に異常が発生した場合、発振
クロック９は一定レベルに固定される。
ける発振異常検出回路の構成を示す回路図、図４は図３
の動作説明のための波形図である。図３、図４におい
て、２〜５、７は図１と同じであり、また、８は発振回
路、９はスイッチング素子２を“ＯＮ”，“ＯＦＦ”状
態にする発振クロック、10はノード点、11は検出回路で
ある。ここで、発振回路８に異常が発生した場合、発振
クロック９は一定レベルに固定される。
【００１１】まず、正常動作時には、発振クロック９の
状態は、“Ｈ”レベルと“Ｌ”レベルの状態を一定周期
で繰り返し、スイッチング素子２が“ＯＮ”，“ＯＦ
Ｆ”状態を繰り返す。発振クロック９の状態が“Ｌ”レ
ベルのときは、スイッチング素子２が“ＯＦＦ”状態と
なり、電源線より抵抗３を介してキャパシタ４への充電
が行われるが、ノード10のレベルが判定基準電位に達す
るまでにスイッチング素子２が“ＯＮ”状態となり、キ
ャパシタ４の放電が行われるため、異常検出信号７は変
化しない。一方、発振に異常が発生し、発振クロック９
の状態が“Ｌ”レベルに固定されるとスイッチング素子
２が“ＯＦＦ”状態となり、電源より抵抗３を介してキ
ャパシタ４へ充電が行われ、ノード10のレベルが判定基
準電位に達し異常検出信号７が変化する。
状態は、“Ｈ”レベルと“Ｌ”レベルの状態を一定周期
で繰り返し、スイッチング素子２が“ＯＮ”，“ＯＦ
Ｆ”状態を繰り返す。発振クロック９の状態が“Ｌ”レ
ベルのときは、スイッチング素子２が“ＯＦＦ”状態と
なり、電源線より抵抗３を介してキャパシタ４への充電
が行われるが、ノード10のレベルが判定基準電位に達す
るまでにスイッチング素子２が“ＯＮ”状態となり、キ
ャパシタ４の放電が行われるため、異常検出信号７は変
化しない。一方、発振に異常が発生し、発振クロック９
の状態が“Ｌ”レベルに固定されるとスイッチング素子
２が“ＯＦＦ”状態となり、電源より抵抗３を介してキ
ャパシタ４へ充電が行われ、ノード10のレベルが判定基
準電位に達し異常検出信号７が変化する。
【００１２】なお、図７、図11、図15を用いて集積回路
を構成しても上記実施例と同等の効果を得ることができ
る。図８、図12、図16は図７、図11、図15の集積回路の
動作説明のための波形図である。ここで、図７、図11、
図15における検出回路14,17,20の回路構成は図５、図
９、図13のもと同じである。
を構成しても上記実施例と同等の効果を得ることができ
る。図８、図12、図16は図７、図11、図15の集積回路の
動作説明のための波形図である。ここで、図７、図11、
図15における検出回路14,17,20の回路構成は図５、図
９、図13のもと同じである。
【００１３】なお、上記実施例では発振クロックが
“Ｌ”レベルに固定される場合を記載しているが、発振
クロックが“Ｈ”レベルに固定される場合は、スイッチ
ング素子の極性を反転させてもよいし、発振クロックに
インバータ素子を接続しても同等の効果を得られる。
“Ｌ”レベルに固定される場合を記載しているが、発振
クロックが“Ｈ”レベルに固定される場合は、スイッチ
ング素子の極性を反転させてもよいし、発振クロックに
インバータ素子を接続しても同等の効果を得られる。
【００１４】また、上記実施例では発振クロックが
“Ｈ”レベルまたは“Ｌ”レベルのどちらに固定される
か解らない場合は、発振クロックが“Ｈ”レベルに固定
されたときに検出できる回路と、発振クロックが“Ｌ”
レベルに固定されたときに検出できる回路の異常検出信
号のオアを取ることで、発振の異常を検出することがで
きる。
“Ｈ”レベルまたは“Ｌ”レベルのどちらに固定される
か解らない場合は、発振クロックが“Ｈ”レベルに固定
されたときに検出できる回路と、発振クロックが“Ｌ”
レベルに固定されたときに検出できる回路の異常検出信
号のオアを取ることで、発振の異常を検出することがで
きる。
【００１５】
【発明の効果】以上のように本発明によれば、発振異常
発生時にはスイッチング素子を“ＯＮ”または“ＯＦ
Ｆ”させることで、キャパシタへの充電または放電を行
うことになり、これを判定回路を用いて検出することに
より、発振異常発生を外部に伝達できる集積回路を実現
できる。
発生時にはスイッチング素子を“ＯＮ”または“ＯＦ
Ｆ”させることで、キャパシタへの充電または放電を行
うことになり、これを判定回路を用いて検出することに
より、発振異常発生を外部に伝達できる集積回路を実現
できる。
【図１】本発明の一実施例の集積回路における異常検出
回路の構成を示す回路図である。
回路の構成を示す回路図である。
【図２】図１の動作説明を行うための波形図である。
【図３】本発明の他の実施例の集積回路における発振異
常検出回路の構成を示す回路図である。
常検出回路の構成を示す回路図である。
【図４】図３の動作説明を行うための波形図である。
【図５】本発明のさらに他の実施例の集積回路における
異常検出回路の構成を示す回路図である。
異常検出回路の構成を示す回路図である。
【図６】図５の動作説明を行うための波形図である。
【図７】本発明のさらに他の実施例の集積回路における
発振異常検出回路の構成を示す回路図である。
発振異常検出回路の構成を示す回路図である。
【図８】図７の動作説明を行うための波形図である。
【図９】本発明のさらに他の実施例の集積回路における
異常検出回路の構成を示す回路図である。
異常検出回路の構成を示す回路図である。
【図10】図９の動作説明を行うための波形図である。
【図11】本発明のさらに他の実施例の集積回路における
発振異常検出回路の構成を示す回路図である。
発振異常検出回路の構成を示す回路図である。
【図12】図11の動作説明を行うための波形図である。
【図13】本発明のさらに他の実施例の集積回路における
異常検出回路の構成を示す回路図である。
異常検出回路の構成を示す回路図である。
【図14】図13の動作説明を行うための波形図である。
【図15】本発明のさらに他の実施例の集積回路における
発振異常検出回路の構成を示す回路図である。
発振異常検出回路の構成を示す回路図である。
【図16】図15の動作説明を行うための波形図である。
１ 入力信号 ２ スイッチング素子 ３ 抵抗 ４ キャパシタ ５ 判定回路 ６ ノード ７ 検出信号 ８ 発振回路 ９ 発振クロック 10 ノード 11 検出回路 12 ノード 13 ノード 14 検出回路 15 ノード 16 ノード 17 検出回路 18 ノード 19 ノード 20 検出回路
Claims (5)
- 【請求項１】 入力信号により導通状態または非導通状
態となるスイッチング素子と抵抗とキャパシタおよび判
定回路を有し、前記スイッチング素子の一端および前記
キャパシタの一端を接地線に接続し、前記抵抗の一端を
電源線に接続し、前記抵抗と前記スイッチング素子およ
び前記キャパシタのそれぞれのもう一端と、前記判定回
路の入力とを共有接続し、前記スイッチング素子の入力
信号点を入力点とし、前記判定回路の出力を出力点とす
ることを特徴とする集積回路。 - 【請求項２】 入力信号により導通状態または非導通状
態となるスイッチング素子と抵抗とキャパシタおよび判
定回路を有し、前記キャパシタの一端および前記スイッ
チング素子の一端を電源線に接続し、前記抵抗の一端を
接地線に接続し、前記抵抗と前記スイッチング素子およ
び前記キャパシタのそれぞれのもう一端と、前記判定回
路の入力とを共有接続し、前記スイッチング素子の入力
信号点を入力点とし、前記判定回路の出力を出力点とす
ることを特徴とする集積回路。 - 【請求項３】 入力信号により導通状態または非導通状
態となるスイッチング素子と抵抗とキャパシタおよび判
定回路を有し、前記抵抗の一端および前記キャパシタの
一端を電源線に接続し、前記スイッチング素子の一端を
接地線に接続し、前記抵抗および前記キャパシタと前記
スイッチング素子のそれぞれのもう一端と、前記判定回
路の入力とを共有接続し、前記スイッチング素子の入力
信号点を入力点とし、前記判定回路の出力を出力点とす
ることを特徴とする集積回路。 - 【請求項４】 入力信号により導通状態または非導通状
態となるスイッチング素子と抵抗とキャパシタおよび判
定回路を有し、前記キャパシタの一端および前記抵抗の
一端を接地線に接続し、前記スイッチング素子の一端を
電源線に接続し、前記スイッチング素子と前記キャパシ
タおよび前記抵抗のそれぞれのもう一端と、前記判定回
路の入力とを共有接続し、前記スイッチング素子の入力
信号点を入力点とし、前記判定回路の出力を出力点とす
ることを特徴とする集積回路。 - 【請求項５】 異常が発生した場合に発振クロックが一
定レベルに固定される発振回路と、前記発振クロックを
入力とする請求項１ないし４のいずれかに記載の集積回
路を用いて、前記発振回路に異常が発生した場合に異常
検出信号を出力することを特徴とする集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4185613A JPH0637610A (ja) | 1992-07-14 | 1992-07-14 | 集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4185613A JPH0637610A (ja) | 1992-07-14 | 1992-07-14 | 集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0637610A true JPH0637610A (ja) | 1994-02-10 |
Family
ID=16173870
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4185613A Pending JPH0637610A (ja) | 1992-07-14 | 1992-07-14 | 集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0637610A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5808484A (en) * | 1992-03-31 | 1998-09-15 | Texas Instruments Incorporated | Method and apparatus for detecting changes in a clock signal to static states |
-
1992
- 1992-07-14 JP JP4185613A patent/JPH0637610A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5808484A (en) * | 1992-03-31 | 1998-09-15 | Texas Instruments Incorporated | Method and apparatus for detecting changes in a clock signal to static states |
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