JPH05197360A - 画像処理システム及びその方法 - Google Patents

Abstract

(57)【要約】 （修正有） 【目的】複数のウインドウの階層化表示を高速に制御す
る。 【構成】出力画像データ・メモリ８は、出力画像を構成
する画素数に相当するワード数を持ち、画素の色を表現
するための画素データが格納されている。出力画像制御
データ・メモリ１０は、出力画像を構成する画素数に相
当するワード数を持ち、制御に必要な情報が格納されて
おり、アクセス速度の速いＲＡＭで構成される。出力画
像メモリ制御部１２は、出力画像データ・メモリ８に対
する、画素データの書き込み／読み出し制御、周期的な
シリアル・ポートからの画素データの排出制御、出力画
像制御データ・メモリ１０に対する制御データの書き込
み／読み出し制御等を行なう。画素データ書き込み判定
部１９では、出力画像制御データ・バス１１上に読み出
した、書き込みを許可するか否かの１画素毎の指定情報
に基づいて、出力画像データ・メモリ８への画素データ
の書き込みが許可されているか否かを判定する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、複数の画像を画像表示
装置上に分割表示するマルチ・ウインドウ・システムを
搭載し、特に高速な描画、及び動画像のマルチ・ウイン
ドウ表示を行なう画像処理システム及びその方法に関す
るものである。

【０００２】

【従来の技術】近年、マルチ・ウインドウ・システム
は、パーソナルコンピューターやワークステーションに
て多用され、マルチ・ウインドウ・システム上の複数の
アプリケーシヨン・プログラムには、１つの画像表示装
置の画面上のそれぞれ専用の表示領域が与えられる。さ
らに、アプリケーション・プログラムは、マルチ・ウイ
ンドウ・システムのオペレーシヨンシステム（以下、Ｏ
Ｓという）へ所定の要求をすることで、ファイルのオー
プン／クローズやプロセスの起動／終了と同様、複数の
表示領域“ウインドウ”をオープンしたり、クローズす
ることが可能である。

【０００３】一般的なマルチ・ウインドウ・システムで
は、現在、システムを操作しているユーザとインターフ
ェースを行なっているウインドウは、アクティブ・ウイ
ンドウとして扱われ、画面上の複数のウインドウ中、最
も上に位置するように表示される。従ってアクティブ・
ウインドウの表示領域はすべて見えるようになってい
る。そして、アクティブ・ウインドウ以外のウインドウ
の中には、その表示領域の一部が別のウインドウによっ
て隠される場合が生じてくる。また、マルチ・ウインド
ウ・システムのＯＳは、基本的なウインドウのオープン
／クローズの制御の他に、ウインドウ同士の重なり表示
（階層化表示）の制御を行なっている。

【０００４】マルチ・ウインドウ・システムが搭載され
ているパーソナルコンピューターやワーク・ステーショ
ンの殆どは、１つのビット・マップ形式の出力画像メモ
リで画像表示装置への画面表示を行なっており、そのた
め、上記の隠されている部分の排他表示制御は、マルチ
・ウインドウ・システムのＯＳが中心となって行なって
いるのが一般的である。

【０００５】

【発明が解決しようとしている課題】しかしながら、上
述のマルチ・ウインドウ・システムのように、複数のウ
インドウの階層化表示の制御を行なう場合、高速な画像
展開、特にウインドウへの動画像の表示を行なうと、表
示速度の点でユーザの満足が得られないという問題があ
る。

【０００６】

【課題を解決するための手段】本発明は、上述の課題を
解決することを目的として成されたもので、上述の課題
を解決する一手段として、以下の構成を備える。即ち、
請求項１に記載の発明は、複数の独立した入力画像信号
源からの複数の画像情報を単一の画面上に分割表示する
ためのメモリを備え、その分割表示において該画像情報
の一部、あるいは全部が他の画像情報と重なるような分
割表示を行なう画像処理システムにおいて、画面上にお
ける画像情報の分割表示構成に従い、該分割表示構成と
入力画像信号源との対応を示す情報を作成する第１の情
報作成手段と、前記情報に従つて、入力画像信号源から
の画像情報の出力を制御する制御手段と、画面上におけ
る画像情報の分割表示構成をもとに、前記メモリへの該
画像情報の書き込み指示情報を作成する第２の情報作成
手段と、前記制御手段による制御にて出力された画像情
報を、前記第２の情報作成手段にて作成された指示情報
に従つて、前記メモリ上に展開する手段とを備える。

【０００７】好ましくは、第２の情報作成手段による画
像情報の書き込み指示情報は、該画像情報を構成する各
画素の特定情報と、前記メモリを構成する特定要素との
対応情報を含む。また、請求項４に記載の発明は、複数
の独立した入力画像信号源からの複数の画像情報を単一
の画面上に分割表示するための表示メモリを備え、該複
数の画像情報が重なるような表示を行なう画像処理シス
テムにおいて、画面上における画像情報の分割表示構成
に従い、該分割表示構成と入力画像信号源との対応を示
す情報を作成する第１の情報作成手段と、前記情報に従
つて、入力画像信号源からの画像情報の出力を制御する
制御手段と、画面上における画像情報の分割表示構成を
もとに、該画像情報を構成する各画素の特定情報と、前
記表示メモリを構成する特定要素との対応を含む画像情
報の書き込み指示情報を作成する第２の情報作成手段
と、前記制御手段による制御にて出力された画像情報
を、前記第２の情報作成手段にて作成された指示情報に
従つて、前記表示メモリ上に展開する手段とを備える。

【０００８】また、請求項６に記載の発明は、複数の独
立した入力画像信号源からの複数の画像情報を単一の画
面上に表示するために、該画像情報が他の画像情報と重
なるような表示を行なう画像処理方法において、画面上
における画像情報の表示構成に従い、該表示構成と入力
画像信号源との対応を示す情報を作成する第１の情報作
成工程と、前記情報に従つて、入力画像信号源からの画
像情報の出力を制御する制御工程と、画面上における画
像情報の表示構成をもとに、メモリへの該画像情報の書
き込み指示情報を作成する第２の情報作成工程と、前記
制御工程による制御にて出力された画像情報を、前記第
２の情報作成工程にて作成された指示情報に従つて、前
記メモリ上に展開する工程とを備える。

【０００９】

【作用】以上の構成において、複数のウインドウの階層
化表示を高速に制御するよう機能する。

【００１０】

【実施例】以下、添付図面を参照して、本発明に係る好
適な実施例を詳細に説明する。図１は、本発明の実施例
に係る画像処理システム（以下、システムという）の全
体構成を示すブロツク図である。同図において、ＣＰＵ
１は、プログラムに従って所定の処理を実行するプロセ
ッサであり、本システムの制御の中枢であり、システム
全体を制御するメインコントローラである。ＤＭＡコン
トローラ２は、後述する入力画像信号処理部７から出力
画像データ・メモリ８への画素データの周期的なデータ
転送を行なう。これらＣＰＵ１とＤＭＡコントローラ
２、あるいは入力画像信号処理部７は、ＣＰＵアドレス
・バス３、及びＣＰＵデータ・バス４を介して接続され
る。また、ＣＰＵ制御バス５は、ＣＰＵ１、またはＤＭ
Ａコントローラ２によるバス・アクセスの開始、あるい
は終了を示す信号、読出し／書き込みの識別信号等の信
号を扱う。

【００１１】入力画像信号線６は、不図示のビデオ・カ
メラ等からのビデオ信号、具体的には、入力画像の赤、
緑、青の各色素成分を表すアナログ信号、及び同期信号
を扱う。入力画像信号処理部７は、例えば、Ａ／Ｄコン
バータ、ロウ・パス・フィルタ、入力画像メモリ、入力
画像メモリ制御部、画像拡大／縮小変換部等で構成さ
れ、前記入力画像信号線６を介して送られてきた入力画
像をデジタル・データとして入力画像メモリに取り込
み、ＣＰＵ１からの指示により、入力画像の任意の切り
出し範囲に対して、任意の拡大／縮小率で変換生成され
た画素データを順番に排出する機能を有している。本実
施例においては、入力画像信号源の数を４としているの
で、入力画像信号線６と入力画像信号処理部７は、それ
ぞれ４組設けてある。以降、この４つの入力画像信号線
６をそれぞれ６ａ，６ｂ，６ｃ，６ｄとし、それに対応
する入力画像信号処理部７をそれぞれ７ａ，７ｂ，７
ｃ，７ｄとする。

【００１２】出力画像データ・メモリ８は、画像表示装
置（不図示）に対する出力画像の編集を行なうためのメ
モリである。この出力画像データ・メモリ８は、表示装
置上の出力画像を構成する画素数に相当するワード数を
持ち、各画素に対応するメモリ上の１ワードには、表示
装置の画面上に展開される画素の色を表現するための画
素データが格納されている。本システムでは、画素デー
タを２４ビット（赤、緑、青の各色素成分それぞれ８ビ
ット）で表現しているので、この出力画像データ・メモ
リ８は２４ビットのワード幅を有している。尚、この出
力画像データ・メモリ８は、ビデオ・フレーム・メモリ
として多用されるデュアル・ポート（ランダム・ポート
＋シリアル・ポート）のＤＲＡＭで構成されている。こ
の内、ランダム・ポート側はＣＰＵデータ・バス４に接
続され、出力画面上の任意の画素位置への画素データの
ランダムな書き込みを可能にしている。一方、シリアル
・ポート側は、後述する表示装置同期化部１６に接続さ
れ、表示装置への周期的で規則的な画素データの高速排
出を可能にしている。そして、出力画像データ・バス９
には、出力画像データ・メモリ８のシリアル・ポートか
ら順番に排出される２４ビット幅の画素データがのつて
いる。

【００１３】出力画像制御データ・メモリ１０は、出力
画像データ・メモリ８と同様に表示装置上の出力画像を
構成する画素数に相当するワード数を持ち、各々の画素
に対応するメモリ上の１ワードには、目的とする制御に
必要な情報が格納されており、その制御情報を表現でき
るワード幅を有している。本実施例では、画素データの
書き込みを許可するか否かの１画素毎の指定情報を格納
しているため、この出力画像制御データ・メモリ１０
は、入力画像信号源の数である“４”と等しい“４ビッ
ト”のワード幅を有している。また、この出力画像制御
データ・メモリ１０は、出力画像データ・メモリ８に比
べてアクセス速度の速いＲＡＭで構成される。尚、出力
画像制御データ・バス１１は、出力画像制御データ・メ
モリ１０のデータ入出力バスである。

【００１４】出力画像メモリ制御部１２は、出力画像デ
ータ・メモリ８に対するランダム・ポートからの画素デ
ータの書き込み／読み出し制御、出力画像データ・メモ
リ８に対する周期的なシリアル・ポートからの画素デー
タの排出制御、出力画像制御データ・メモリ１０に対す
る制御データの書き込み／読み出し制御、さらに画素デ
ータ書き込み許可信号２０の状態に応じた出力画像デー
タ・メモリへの画素データの書き込み制御を行なう。ま
た、出力画像データ・メモリ・アドレス・バス１３に
は、出力画像データ・メモリ８に対するアドレス情報が
のっており、このアドレス情報は、出力画像メモリ制御
部１２が生成する。

【００１５】出力画像データ・メモリ制御バス１４は、
出力画像データ・メモリ８に対するアドレス・ストロー
ブ信号、書き込み／読み出しストローブ信号等を扱い、
この制御バス１４上の信号は、すべて出力画像メモリ制
御部１２が生成する。また、出力画像制御データ・メモ
リ制御バス１５は、出力画像制御データ・メモリ１０に
対するチップ・イネーブル信号、書き込み／読み出しス
トローブ信号等を扱い、この制御バス１５上の信号も、
すべて出力画像メモリ制御部１２が生成する。

【００１６】表示装置同期化部１６は、出力画像データ
・バス９上に排出された画素データに、例えば、ＣＲＴ
モニタ等の画像表示装置に対する同期信号を重畳する機
能を有し、具体的には、Ｄ／Ａコンバータ、同期信号発
生回路、アナログ演算器等で構成される。また、出力画
像信号線１７には、表示装置同期化部１６から出力され
るビデオ信号、具体的には、出力画像の赤、緑、青の各
色素成分を表すアナログ信号、及び同期信号がのつてお
り、ＣＲＴモニタ等の画像表示装置（不図示）に接続さ
れる。

【００１７】また、表示装置同期信号１８は、表示装置
同期化部１６から出力され、垂直同期信号、水平同期信
号、ブランキング信号、ドット・クロック等の信号で構
成される。上記出力画像メモリ制御部１２は、この表示
装置同期信号１８に基づいて、出力画像データ・メモリ
８に対する周期的なシリアル・ポートからの画素データ
の排出制御を行なう。

【００１８】画素データ書き込み判定部１９では、出力
画像制御データ・バス１１上に読み出した、書き込みを
許可するか否かの１画素毎の指定情報に基づいて、出力
画像データ・メモリ８への画素データの書き込みが許可
されているか否かを判定する。また、画素データ書き込
み許可信号２０は、画素データ書き込み判定部１９によ
って、出力画像データ・メモリ８への画素データの書き
込みが許可されていると判断された場合、アクティブに
なる。この画素データ書き込み許可信号２０は、出力画
像メモリ制御部１２に入力される。

【００１９】図２は、図１に示すＣＰＵ１、あるいは入
力画像信号処理部７からＣＰＵデータ・バス４上に排出
されるデータのビット・フォーマットを表わす図であ
る。同図に示すように、同データの下位２４ビットに
は、各々の画素の色を表現するための画素データが配置
され、ビット２９〜２８には、上述した４つの入力画像
信号処理部（７ａ，７ｂ，７ｃ，７ｄ）を識別するため
の２ビットでエンコードされた識別子が格納されてい
る。また、ビット３１には、ＣＰＵデータ・バス４上に
排出されたデータがＣＰＵ１によるものか、入力画像信
号処理部７によるものかを識別するフラグ・ビットが配
置されている。尚、図２に示した例では、ビット３１に
は“１”がセットされているので、このデータが入力画
像信号処理部７から読み出されたデータであることを示
している。

【００２０】図３は、出力画像制御データ・メモリ１０
内に格納されている制御データ、及び出力画像制御デー
タ・バス１１上にのる制御データのビットフォーマット
を表わすもので、４ビットのそれぞれが、上記４つの入
力画像信号処理部（７ａ，７ｂ，７ｃ，７ｄ）に対応し
ている。このビットが“０”の場合は、対応する入力画
像信号処理部７から排出された画素データの書き込み
が、その画素（ワード）に対して禁止されていることを
表わし、ビットが“１”の場合は、書き込みが許可され
ていることを表わしている。言うまでもなく、４ビット
すべてが“１”の場合は、いずれの入力画像信号処理部
（７ａ，７ｂ，７ｃ，７ｄ）からの画素データの書き込
みも、その画素（ワード）に対して許可されていること
を表わしている。一方、４ビットすべてが“０”の場合
は、その画素（ワード）に対していずれの入力画像信号
処理部（７ａ，７ｂ，７ｃ，７ｄ）からの画素データの
書き込みも、その画素（ワード）に対して禁止されてい
ることを表わしている。

【００２１】また、図４は、ＣＰＵ１が出力画像データ
・メモリ８、及び出力画像制御データ・メモリ１０から
ＣＰＵデータ・バス４を通じて読み出すデータのビット
・フォーマットを表わす図である。同図に示すように、
データの下位２４ビットには、出力画像データ・メモリ
８に格納されている画素データが配置され、ビット２７
〜２４の４ビットには、出力画像制御データ・メモリ１
０に格納されている制御データがそれぞれ配置されてい
る。尚、これらビット２７〜２４の４ビットに配置され
た制御データのビット・フォーマットは、図３に示した
ものと同一である。

【００２２】図５は、ＣＰＵ１が出力画像データ・メモ
リ８に画素データを書き込む場合に、ＣＰＵデータ・バ
ス４上に排出するデータのビット・フォーマットを表わ
す図であり、その下位２４ビットには、出力画像データ
・メモリ８に格納すべき画素データが配置される。ま
た、ビット３１には、ＣＰＵデータ・バス４上に排出さ
れたデータがＣＰＵ１によるものか、入力画像信号処理
部７によるものかを識別するフラグ・ビットが配置され
ている。図に示した例では、ビット３１には“０”がセ
ットされ、データはＣＰＵ１が排出したデータであるこ
とを示している。ビット３０には、出力画像データ・メ
モリ８への書き込みモードか、出力画像制御データ・メ
モリ１０への書き込みモードかを識別するフラグ・ビッ
トが配置されている。図では、ビット３０には“１”が
セットされ、出力画像データ・メモリ８への画素データ
の書き込みモードであることを示している。

【００２３】そして、図６は、ＣＰＵ１が、出力画像制
御データ・メモリ１０に制御データを書き込む場合に、
ＣＰＵデータ・バス４上に排出するデータのビット・フ
ォーマットを表わす図である。同図において、ビット２
７〜２４の４ビットには、出力画像制御データ・メモリ
１０に書き込むべき制御データが配置される。また、ビ
ット３１には、ＣＰＵデータ・バス４上に排出されたデ
ータがＣＰＵ１によるものか、入力画像信号処理部７に
よるものかを識別するフラグ・ビットが配置されてい
る。図の場合、ビット３１には“０”がセットされ、Ｃ
ＰＵ１が排出したデータであることを示している。ビッ
ト３０には、出力画像データ・メモリ８への書き込みモ
ードか、出力画像制御データ・メモリ１０への書き込み
モードかを識別するフラグ・ビットが配置され、ここで
はビット３０には“０”がセットされているので、出力
画像制御データ・メモリ１０への制御データの書き込み
モードであることを示している。

【００２４】図７は、本発明の実施例に係るシステムに
おける画像表示装置（不図示）の画面上の分割表示の一
例を示す図である。図中、表示領域ａとａ´の部分はウ
インドウＷａを構成しており、図１の入力画像信号処理
部７ａにて生成された出力画像が表示されている。一
方、表示領域ｂの部分はウインドウＷｂであり、入力画
像信号処理部７ｂにて生成された出力画像が表示されて
いる。さらに、表示領域ｇはバック・グラウンド画面で
あり、ＣＰＵ１によってあらかじめ書き込まれた画素デ
ータによる画像パターンが表示されている。

【００２５】ここに示した例では、アクティブ・ウイン
ドウはウインドウＷａであり、ウインドウＷａは、その
表示領域がすべて見えるようになっている。一方、ウイ
ンドウＷｂは、その表示領域の右下部分がウインドウＷ
ａによって隠されている。つまり、図中、表示領域ａ´
の部分は、このウインドＷａの内、ウインドウＷｂに重
なっている部分である。

【００２６】図８は、図７に示した分割表示例における
４つの表示領域（ａ，ａ´，ｂ，ｇ）それぞれに対応す
る出力画像制御データ・メモリ１０の内容を示す図であ
る。ここで、表示領域ｇは、バック・グラウンド画面に
対応し、いずれの入力画像信号処理部（７ａ，７ｂ，７
ｃ，７ｄ）からの画素データの書き込みをも許していな
い状態にある。従って、出力画像制御データ・メモリ１
０の内容は、４ビットすべてが“０”になっている。ま
た、表示領域ａは、入力画像信号処理部７ａにて生成さ
れた出力画像が表示されている部分であり、入力画像処
理部７ａからの画素データの書き込みのみを許してい
る。従って、出力画像制御データ・メモリ１０の内容
は、入力画像処理部７ａに対応するビット（ビット０）
のみ“１”の“０００１”になっている。

【００２７】また、表示領域ｂは、入力画像信号処理部
７ｂにて生成された出力画像が表示される部分であり、
入力画像処理部７ｂからの画素データの書き込みのみを
許している。従って、出力画像制御データ・メモリ１０
の内容は、入力画像処理部７ｂに対応するビット（ビッ
ト１）のみ“１”の“００１０”になっている。そし
て、表示領域ａ´は、入力画像信号処理部７ａにて生成
された出力画像が、入力画像信号処理部７ｂにて生成さ
れた出力画像に重なって表示されている部分であり、結
果的に入力画像処理部７ａからの画素データの書き込み
のみを許している。従って、出力画像制御データ・メモ
リ１０の内容は表示領域ａと同様に、入力画像処理部７
ａに対応するビットのみ“１”の“０００１”となって
いる。

【００２８】図９は、本発明の実施例に係るシステムに
おける、画像表示装置の画面上の他の分割表示例を示す
図である。図中、表示領域ａの部分はウインドウＷａを
構成しており、入力画像信号処理部７ａで生成された出
力画像が表示されている。一方、表示領域ａ´とｂの部
分はウインドウＷｂであり、入力画像信号処理部７ｂに
て生成された出力画像が表示されている。さらに、表示
領域ｇの部分はバック・グラウンド画面であり、ＣＰＵ
１によってあらかじめ書き込まれた画素データによる画
像パターンが表示されている。

【００２９】この例では、アクティブ・ウインドウはウ
インドウＷｂであり、ウインドウＷｂは表示領域がすべ
て見えるようになっている。それに対して、ウインドウ
Ｗａは、その表示領域の左上部分がウインドウＷｂによ
って隠されている。つまり、表示領域ａ´の部分がこの
ウインドウＷｂ中、ウインドウＷａに重なっている部分
である。

【００３０】図１０は、図９に示した分割表示例におけ
る４つの表示領域（ａ，ａ´，ｂ，ｇ）それぞれに対応
する出力画像制御データ・メモリ１０の内容を示したも
のである。図８に示した分割表示例との相違部分は、表
示領域ａ´のみである。この表示領域ａ´は、入力画像
信号処理部７ｂにて生成された出力画像が、入力画像信
号処理部７ａで生成された出力画像に重なって表示され
ている部分であり、結果的に入力画像処理部７ｂからの
画素データの書き込みのみを許している。従って、出力
画像制御データ・メモリ１０の内容は表示領域ｂと同様
に、入力画像信号処理部７ｂに対応するビットのみ
“１”の“００１０”になっている。

【００３１】次に、本発明の実施例に係る画像処理シス
テムにおける制御を説明する。図１１は、本発明の実施
例に係る画像処理システムにおけるＣＰＵ１、及びＤＭ
Ａコントローラ２での制御手順を示すフローチヤートで
ある。尚、ここでは、制御手順は、ＣＰＵ１内のメモリ
１ａに格納され、実行されるが、この手順を別のメモリ
に記憶してもよい。また、図７に示した画像表示装置の
画面上の分割表示を実行後、図９に示した画像表示装置
の画面上の分割表示の実行に移行する例を説明する。

【００３２】図１１のステツプＳ１において、ＣＰＵ１
は、図７に示したウインドウ構成を実現すべく、図８に
示すように、各表示領域毎に異なる４ビットの制御デー
タを、出力画像を構成するすべての画素に対応する出力
画像制御データ・メモリ１０上のすべてのワードに書き
込む。この制御データの書き込みを行なう際の、ＣＰＵ
１がＣＰＵデータ・バス４上に排出するデータのフォー
マットは、図６に示したものである。

【００３３】つまり、図６に示したように、ＣＰＵ１が
出力するデータの内、ビット２７〜２４の４ビットに
は、出力画像制御データ・メモリ１０に書き込む制御デ
ータをセットする。ビット３１は、上述のようにＣＰＵ
データ・バス４上に排出されたデータがＣＰＵ１による
ものか、入力画像信号処理部７によるものかを識別する
フラグ・ビットであるから、この場合、ビット３１には
“０”をセットして、ＣＰＵ１が排出したデータである
ことを示す。また、ビット３０は、出力画像データ・メ
モリ８への書き込みモードか、出力画像制御データ・メ
モリ１０への書き込みモードかを識別するフラグ・ビッ
トであるから、ここではビット３０に“０”をセットし
て、出力画像制御データ・メモリ１０への制御データの
書き込みモードであることを示す。

【００３４】これによってＣＰＵ１は、４つの入力画像
信号処理部（７ａ，７ｂ，７ｃ，７ｄ）の各々に対し
て、出力画像データ・メモリ８への画素データの書き込
みを許可するか否かを、出力画像を構成する各画素毎
に、つまり出力画像データ・メモリ８上の１ワード毎に
指定する。ステツプＳ２では、ＣＰＵ１は、図７におけ
る表示領域ｇの部分に対応する出力画像データ・メモリ
８上のワードにバック・グラウンド画面パターンを表示
すべく画素データを書き込む。このバック・グラウンド
画面パターンの画素データの書き込みを行なう際の、Ｃ
ＰＵ１がＣＰＵデータ・バス４上に排出するデータのフ
ォーマットは、図５に示したものである。

【００３５】図５に示したように、ＣＰＵ１が出力する
データの下位２４ビットには、出力画像データ・メモリ
８に書き込む画素データをセットする。また、上述のよ
うに、ビット３１は、ＣＰＵデータ・バス４上に排出さ
れたデータがＣＰＵ１によるものか、入力画像信号処理
部７によるものかを識別するフラグ・ビットであるか
ら、この場合は、ビット３１に“０”をセットし、ＣＰ
Ｕ１が排出したデータであることを示す。ビット３０
は、出力画像データ・メモリ８への書き込みモードか、
出力画像制御データ・メモリ１０への書き込みモードか
を識別するフラグ・ビットである。よつて、この場合、
ビット３０には“１”をセットして、出力画像データ・
メモリ８への画素データの書き込みモードであることを
示す。

【００３６】尚、ステツプＳ１において、ＣＰＵ１によ
り、出力画像制御データ・メモリ１０の内容が４ビット
ともすべて“０”にセットされているので、いかなる入
力画像信号処理部（７ａ，７ｂ，７ｃ，７ｄ）にて生成
された画素データも、表示領域ｇには書き込めない。従
って、ステツプＳ２でＣＰＵ１により表示領域ｇに一度
書き込まれたバック・グラウンド画面パターンは、図７
に示したウインドウ構成を変更しない限り出力画像デー
タ・メモリ８上に保存され、画像表示装置の画面上に表
示され続けることになる。

【００３７】次に、ＣＰＵ１は、ステツプＳ３にて、図
７におけるウインドウＷａを構成する表示領域ａ、及び
ａ´の部分に対応する出力画像データ・メモリ８上のワ
ードに初期画面パターンを表示すべく、“真っ黒”の画
素データ（２４ビットともすべて“０”のパターン）を
書き込む。尚、このウインドウＷａの初期画面パターン
の画素データの書き込みを行なう際、ＣＰＵ１がＣＰＵ
データ・バス４上に排出するデータのフォーマットは、
図５に示したものである。

【００３８】表示領域ａ、及びａ´の部分は、ステツプ
Ｓ１において、ＣＰＵ１により出力画像制御データ・メ
モリ１０の内容が“０００１”にセットされているの
で、入力画像信号処理部７ａにて生成された画素データ
のみが、この表示領域ａ、及びａ´に書き込めるように
なっている。しかし、ウインドウＷａの初期画面パター
ンの画素データの書き込みを行なう際に、ＣＰＵ１がＣ
ＰＵデータ・バス４上に送出するデータのビット３１に
配置された“０”、及びビット３０に配置された“１”
により、出力画像メモリ制御部１２は、現在、ＣＰＵ１
によって出力画像データ・メモリ８への画素データの書
き込み動作が行なわれていることを認識して、出力画像
制御データ・メモリ１０の制御情報に関係なく、ＣＰＵ
１による画素データの書き込み動作を実行させる。

【００３９】同様に、ＣＰＵ１は、ステツプＳ３におい
て、図７におけるウインドウＷｂを構成する表示領域ｂ
の部分に対応する出力画像データ・メモリ８上のワード
に、初期画面パターンを表示すべく、“真っ黒”の画素
データ（２４ビットともすべて“０”のパターン）を書
き込む。このように、ＣＰＵ１は、ステツプＳ１〜Ｓ３
の処理により、図７に示したウインドウ構成に基づい
た、出力画像制御データ・メモリ１０への制御データの
セットと、どのウインドウにも含まれない領域へのバッ
ク・グラウンド画面パターンの書き込み、及び各ウイン
ドウ内への初期画面パターンの書き込みを行なう。

【００４０】ステツプＳ４では、ＣＰＵ１は、入力画像
信号処理部７ａに対して入力画像の切り出し範囲、及び
拡大／縮小率を設定し、１フレーム分の画素データを順
番に排出させる準備を行なう。同様に、入力画像信号処
理部７ｂに対して入力画像の切り出し範囲、及び拡大／
縮小率を設定し、１フレーム分の画素データを順番に排
出させる準備を行なう。

【００４１】次に、ＣＰＵ１は、ステツプＳ５におい
て、ＤＭＡコントローラ２の１チャネルに対して、入力
画像信号処理部７ａから順次排出される画素データを、
図７におけるウインドウＷａを構成する表示領域ａ、及
びａ´の矩形部分に規則的な転送を行なうべく、転送元
アドレス、転送先アドレス、及び転送ワード数等のパラ
メータをセットする。こうして入力画像信号処理部７ａ
から画素データの排出に対する準備を行なう。同様に、
ＣＰＵ１は、ＤＭＡコントローラ２の別チャネルに対し
て、入力画像信号処理部７ｂから順次排出される画素デ
ータを、図７におけるウインドウＷｂを構成する表示領
域ｂ、及びａ´の矩形部分に規則的な転送を行なうべ
く、転送元アドレス、転送先アドレス、及び転送ワード
数等のパラメータをセットする。これで入力画像信号処
理部７ｂからの画素データの排出に対する準備を行な
う。そして、ＣＰＵ１は、ステツプＳ６において、ステ
ツプＳ５で初期設定を行なったＤＭＡコントローラ２の
２つのチャネルを起動する。

【００４２】ステツプＳ７では、ＤＡＭコントローラ２
による画素データの転送動作が行なわれる。つまり、入
力画像信号処理部７ａ、及び７ｂは、上記ステツプＳ４
においてＣＰＵ１により設定された入力画像の切り出し
範囲、及び拡大／縮小率に従って、入力画像の１フレー
ムから生成された画素データを排出し続ける。そして、
ＤＭＡコントローラ２は、入力画像信号処理部７ａ、及
び７ｂから排出された１フレーム分の画素データを、出
力画像データ・メモリ８上の所定の矩形部分にそれぞれ
書き込む。

【００４３】入力画像信号処理部７ａ、及び７ｂから、
出力画像データ・メモリ８への１フレーム分の画素デー
タの転送が終了すると、ＣＰＵ１は、ステツプＳ８に
て、ウインドウ構成の変更がシステム操作者によって生
じたか否かを調べる。このステツプＳ８において、ウイ
ンドウ構成に変更がないと判断された場合は、ステツプ
Ｓ５へ移行して、ウインドウＷａ、及びウインドウＷｂ
の次の１フレームを表示すべくＤＭＡコントローラ２を
動作させる。しかし、ステツプＳ８において、ウインド
ウ構成に変更が生じたと判断された場合は、ステツプＳ
１に戻り、新しいウインドウ構成に従って、ウインドウ
構成上の変更が生じた画素に対応する出力画像制御メモ
リ１０上のワードに対して制御データをセットし直す。

【００４４】次に、図１１のステツプＳ８において、ウ
インドウ構成が、図７に示したものから図９に示したも
のへの変更が要求された場合の制御手順を説明する。図
９に示したウインドウ構成は、図７に示したウインドウ
構成と比べて、ウインドウＷａ、及びウインドウＷｂの
大きさや位置そのものには変化はなく、重なりの状態が
変化しているだけである。また、図７に示したウインド
ウ構成では、アクティブ・ウインドウはＷａであり、ウ
インドウＷｂはその一部（表示領域ａ´）がウインドウ
Ｗａによって隠されている。そして、図９に示したウイ
ンドウ構成では、逆にアクティブ・ウインドウはＷｂで
あり、ウインドウＷａはその一部（表示領域ａ´）がウ
インドウＷｂによって隠されている。

【００４５】従って、図７に示したウインドウ構成から
図９に示したウインドウ構成への変更は、２つのウイン
ドウ（Ｗａ、Ｗｂ）の重なり部分である表示領域ａ´に
表示されるものを、入力画像処理部７ａにて生成された
画素データから入力画像処理部７ｂにて生成された画素
データに変更すれば良いことになる。そこでＣＰＵ１
は、図１１のステツプＳ１で、ウインドウ構成上の変更
が生じた画素に対応する出力画像制御データ・メモリ１
０上のワードに対して、制御データをセットし直す。こ
の例では、結果的に、表示領域ａ´を構成する画素に対
応する出力画像制御データ・メモリ１０のワードに対し
て制御データを書き直す。具体的には、表示領域ａ´の
部分の制御データを図８、及び図１０に示したように
“０００１”から“００１０”へ変更する。

【００４６】こうすることによって、表示領域ａ´には
入力画像処理部７ａにて生成された画素データに代わっ
て、入力画像処理部７ｂにて生成された画素データのみ
の書き込みが許されることになる。そして、その後、Ｃ
ＰＵ１がステツプＳ２〜Ｓ７の制御を実行することによ
って、図９に示したウインドウ構成の出力画像が得られ
る。

【００４７】次に、図１２に示すフローチヤートに従
い、本発明の実施例に係る画像処理システムにおける、
出力画像メモリ制御部１２、及び画素データ書き込み判
定部１９での制御手順を説明する。図１２のステツプＳ
１１で、出力画像メモリ制御部１２は、ＣＰＵ１、また
はＤＭＡコントローラ２による出力画像データ・メモリ
８、あるいは出力画像制御データ・メモリ１０への書き
込み発生を待つ。この出力画像データ・メモリ８、ある
いは出力画像制御データ・メモリ１０へのデータの書き
込みは、ＣＰＵアドレス・バス３上にそのメモリに対す
るアドレスが排出されたことと、ＣＰＵ制御バス５上の
書き込みを示す制御信号がアクティブ状態にあることか
ら検出できる。

【００４８】ステツプＳ１１で、ＣＰＵ１、またはＤＭ
Ａコントローラ２による上記メモリへのデータの書き込
みが検出されると、処理はステツプＳ１２に移行し、こ
こで画素データの排出源がＣＰＵ１か入力画像信号処理
部７かを、ＣＰＵデータ・バス４上に排出されたデータ
のビット３１によって識別する。つまり、図２、図５、
及び図６で示したように、ＣＰＵ１が画素データ、また
は制御データを書き込む際はビット３１に“０”を、ま
た、入力画像信号処理部７が画素データを書き込む際は
“１”を配置するので、出力画像メモリ制御部１２は、
それにより容易に画素データの排出源を識別できる。

【００４９】そこで、ステツプＳ１２において、入力画
像信号処理部７が画素データ排出源であると識別された
場合（ビット３１＝“１”）は、処理をステツプＳ１３
に移行する。このステツプＳ１３で、出力画像メモリ制
御部１２は、画素データの書き込み先である出力画像デ
ータ・メモリ８上のワードに対応する出力画像制御デー
タ・メモリ１０上のワードから制御データを読み出す。
読み出した制御データは、図３に示したように、各々の
入力画像信号処理部（７ａ，７ｂ，７ｃ，７ｄ）が、そ
の画素（ワード）に対して画素データの書き込みが許可
されているか否かを表わしている。

【００５０】次に、ステツプＳ１４において、画素デー
タ書き込み判定部１９は、ＣＰＵデータ・バス４に排出
されたデータのビット２９〜２８により、入力画像信号
処理部（７ａ，７ｂ，７ｃ，７ｄ）の識別を行なう。つ
まり、図２に示すように、入力画像信号処理部（７ａ，
７ｂ，７ｃ，７ｄ）が画素データを書き込む際、排出す
るデータのビット２９〜２８に、２ビットでエンコード
された入力画像信号識別子を配置している。従って、画
素データ書き込み判定部１９は、容易に、現在、どの入
力画像信号処理部（７ａ，７ｂ，７ｃ，７ｄ）から画素
データが排出されているかを識別できる。

【００５１】続くステツプＳ１５では、画素データ書き
込み判定部１９は、現在、画素データを排出している入
力画像信号処理部７が、目的の出力画像データ・メモリ
８上のワードに書き込みが許可されているか否かを判定
する。ここでは、上記ステツプＳ１３において出力画像
制御データ・バス１１上に読み出された制御データと、
ステツプＳ１４における識別結果をもとに、現在、画素
データを排出している入力画像信号処理部７が、目的の
出力画像メモリ８上のワードに書き込みが許可されてい
るか否かを判定する。

【００５２】そして、ステツプＳ１５において書き込み
が許可されていると判定された場合は、処理をステツプ
Ｓ１６に移行し、実際に入力画像信号処理部７が排出し
た画素データを、目的の出力画像データ・メモリ８上の
ワードに書き込む。これでＤＭＡコントローラ２によ
る、入力画像信号処理部７から出力画像データ・メモリ
８上への画素データの転送動作が終了するので、再びス
テツプＳ１１へ戻り、次の出力画像メモリへの書き込み
を待つ。

【００５３】一方、ステツプＳ１５において書き込みが
禁止されていると判定された場合は、強制的に、現在行
なわれているＤＭＡコントローラ２による、入力画像信
号処理部７から出力画像データ・メモリ８上への画素デ
ータの転送動作を終了させ、処理をステツプＳ１１に戻
して、次の出力画像メモリへの書き込みを待つ。また、
ステツプＳ１２において、画素データ排出源がＣＰＵ１
であると識別された場合（ビット３１＝“０”）は、処
理はステツプＳ１７に移行する。ここで出力画像メモリ
制御部１２は、ＣＰＵ１の書き込み対象の画像メモリが
出力画像データ・メモリ８か出力画像制御データ・メモ
リ１０かを、ＣＰＵデータ・バス４に排出されたデータ
のビット３０によって識別する。つまり、図５、及び図
６に示したように、ＣＰＵ１が出力画像データ・メモリ
８に画素データを書き込む際はビット３０に“１”を、
また、出力画像制御データ・メモリ１０に制御データを
書き込む際は“０”を配置するので、出力画像メモリ制
御部１２は、容易に書き込み対象の画像メモリを識別で
きる。

【００５４】ステツプＳ１７において、ＣＰＵ１が出力
画像データ・メモリ８に画素データを書き込むと識別さ
れた場合（ビット３０＝“１”）は、処理をステツプＳ
１８に移行し、ここで出力画像メモリ制御部１２は、実
際にＣＰＵ１が排出した画素データを、目的の出力画像
データ・メモリ８上のワードに書き込む。これでＣＰＵ
１による出力画像データ・メモリ８上の画素データの書
き込み動作が終了するので、処理を再びステツプＳ１１
に戻し、次の出力画像メモリへの書き込みを待つ。

【００５５】しかし、ステツプＳ１７において、ＣＰＵ
１が出力画像制御データ・メモリ１０に制御データを書
き込むと識別された場合（ビット３０＝“０”）は、ス
テツプＳ１９にて、出力画像メモリ制御部１２は、実際
にＣＰＵ１が排出した制御データを、目的の出力画像制
御データ・メモリ１０上のワードに書き込む。この処理
にて、ＣＰＵ１による出力画像制御データ・メモリ１０
上への制御データの書き込み動作が終了するので、再び
ステツプＳ１１へ戻り、次の出力画像メモリへの書き込
みを待つ。

【００５６】以上説明したように、本実施例によれば、
出力画像を構成する画素毎に、複数のウインドウの階層
化表示のための制御情報を画像メモリというハードウエ
アにて管理することで、表示制御に関するシステムのＯ
Ｓへの負担が軽減されるとともに表示速度が高速化でき
るという効果がある。また、ウインドウの初期画面パタ
ーンの高速展開や動画面上へのスーパーインポーズが実
現できる。尚、本発明は、複数の機器から構成されるシ
ステムに適用しても１つの機器から成る装置に適用して
も良い。

【００５７】

【発明の効果】以上説明したように、本発明によれば、
複数のウインドウの階層化表示のための制御として、出
力画像の書き込み制御をハードウェアで管理すること
で、高速な画像展開を実現できるという効果がある。

【図面の簡単な説明】

【図１】本発明の実施例に係る画像処理システムの全体
構成を示すブロツク図、

【図２】入力画像信号処理部７、あるいはＣＰＵ１から
ＣＰＵ・データバス４上に排出されるデータのビット・
フォーマットを示す図、

【図３】実施例に係るシステムの制御データのビット・
フォーマットを示す図、

【図４】ＣＰＵ１が出力画像データ・メモリ８、及び出
力画像制御データ・メモリ１０から読み出すデータのビ
ット・フォーマットを示す図、

【図５】ＣＰＵ１が出力画像データ・メモリ８に画素デ
ータを書き込む場合に、ＣＰＵデータ・バス４上に排出
するデータのビット・フォーマットを示す図、

【図６】ＣＰＵ１が出力画像制御データ・メモリ１０に
制御データを書き込む場合に、ＣＰＵデータ・バス４上
に排出するデータのビット・フォーマットを示す図、

【図７】実施例に係る画像処理システムにおける画面の
分割表示の一例を示す図、

【図８】図７に示した分割表示例における表示領域に対
応する出力画像制御データ・メモリ１０の内容を示す
図、

【図９】実施例に係る画像処理システムにおける画面の
分割表示の他の例を示す図、

【図１０】図９に示した分割表示例における表示領域に
対応する出力画像制御データ・メモリ１０の内容を示す
図、

【図１１】実施例に係る画像処理システムにおけるＣＰ
Ｕ１、及びＤＭＡコントローラ２での制御を示すフロー
チヤート、

【図１２】実施例に係る画像処理システムにおける出力
画像メモリ制御部１２、及び画素データ書き込み判定部
１９での制御を示すフローチヤートである。

【符号の説明】

１ ＣＰＵ ２ ＤＭＡコントローラ ３ ＣＰＵアドレス・バス ４ ＣＰＵデータ・バス ５ ＣＰＵ制御バス ６ 入力画像信号線 ７ 入力画像信号処理部 ８ 出力画像データ・メモリ ９ 出力画像データ・バス １０ 出力画像制御データ・メモリ １１ 出力画像制御データ・バス １２ 出力画像メモリ制御部 １３ 出力画像データ・メモリ・アドレス・バス １４ 出力画像データ・メモリ制御バス １５ 出力画像制御データ・メモリ制御バス １６ 表示装置同期化部 １７ 出力画像信号線 １８ 表示装置同期信号 １９ 画像データ書き込み判定部 ２０ 画素データ書き込み許可信号

Claims (6)

【特許請求の範囲】
1. 【請求項１】 複数の独立した入力画像信号源からの複
   数の画像情報を単一の画面上に分割表示するためのメモ
   リを備え、その分割表示において該画像情報の一部、あ
   るいは全部が他の画像情報と重なるような分割表示を行
   なう画像処理システムにおいて、 画面上における画像情報の分割表示構成に従い、該分割
   表示構成と入力画像信号源との対応を示す情報を作成す
   る第１の情報作成手段と、 前記情報に従つて、入力画像信号源からの画像情報の出
   力を制御する制御手段と、 画面上における画像情報の分割表示構成をもとに、前記
   メモリへの該画像情報の書き込み指示情報を作成する第
   ２の情報作成手段と、 前記制御手段による制御にて出力された画像情報を、前
   記第２の情報作成手段にて作成された指示情報に従つ
   て、前記メモリ上に展開する手段とを備えることを特徴
   とする画像処理システム。
2. 【請求項２】 第２の情報作成手段による画像情報の書
   き込み指示情報は、該画像情報を構成する各画素の特定
   情報と、前記メモリを構成する特定要素との対応情報を
   含むことを特徴とする請求項１に記載の画像処理システ
   ム。
3. 【請求項３】 各画素の特定情報は、色情報であること
   を特徴とする請求項２に記載の画像処理システム。
4. 【請求項４】 複数の独立した入力画像信号源からの複
   数の画像情報を単一の画面上に分割表示するための表示
   メモリを備え、該複数の画像情報が重なるような表示を
   行なう画像処理システムにおいて、 画面上における画像情報の分割表示構成に従い、該分割
   表示構成と入力画像信号源との対応を示す情報を作成す
   る第１の情報作成手段と、 前記情報に従つて、入力画像信号源からの画像情報の出
   力を制御する制御手段と、 画面上における画像情報の分割表示構成をもとに、該画
   像情報を構成する各画素の特定情報と、前記表示メモリ
   を構成する特定要素との対応を含む画像情報の書き込み
   指示情報を作成する第２の情報作成手段と、 前記制御手段による制御にて出力された画像情報を、前
   記第２の情報作成手段にて作成された指示情報に従つ
   て、前記表示メモリ上に展開する手段とを備えることを
   特徴とする画像処理システム。
5. 【請求項５】 各画素の特定情報は、色情報であること
   を特徴とする請求項４に記載の画像処理システム。
6. 【請求項６】 複数の独立した入力画像信号源からの複
   数の画像情報を単一の画面上に表示するために、該画像
   情報が他の画像情報と重なるような表示を行なう画像処
   理方法において、 画面上における画像情報の表示構成に従い、該表示構成
   と入力画像信号源との対応を示す情報を作成する第１の
   情報作成工程と、 前記情報に従つて、入力画像信号源からの画像情報の出
   力を制御する制御工程と、 画面上における画像情報の表示構成をもとに、メモリへ
   の該画像情報の書き込み指示情報を作成する第２の情報
   作成工程と、 前記制御工程による制御にて出力された画像情報を、前
   記第２の情報作成工程にて作成された指示情報に従つ
   て、前記メモリ上に展開する工程とを備えることを特徴
   とする画像処理方法。