JPH0519736B2 - - Google Patents
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- JPH0519736B2 JPH0519736B2 JP23757083A JP23757083A JPH0519736B2 JP H0519736 B2 JPH0519736 B2 JP H0519736B2 JP 23757083 A JP23757083 A JP 23757083A JP 23757083 A JP23757083 A JP 23757083A JP H0519736 B2 JPH0519736 B2 JP H0519736B2
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- JP
- Japan
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- data
- register
- pieces
- sets
- key
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Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は、データ処理装置において、マージ
（併合）処理をパイプライン形式で高速に行なう
マージ処理器に関する。
（併合）処理をパイプライン形式で高速に行なう
マージ処理器に関する。
〔技術の背景〕
一定の順序にソートされたデータを複数組入力
して、その順序性を保つて１組のデータを出力す
るいわゆるマージ処理は、従来ソフトウエアで行
なわれていた。
して、その順序性を保つて１組のデータを出力す
るいわゆるマージ処理は、従来ソフトウエアで行
なわれていた。
次に、第１図の具体例を用いて、従来のソフト
ウエア方式によるマージ処理について説明する。
ウエア方式によるマージ処理について説明する。
第１図において、Ａ組、Ｂ組のデータとも、レ
コード１乃至レコード４からなり、それぞれの
KEYの値にしたがつて予め昇順にソートされて
いる。たとえば、Ａ組のKEY1の内容を〔３〕A1
のように表わすと、処理手順は次のようになる。
コード１乃至レコード４からなり、それぞれの
KEYの値にしたがつて予め昇順にソートされて
いる。たとえば、Ａ組のKEY1の内容を〔３〕A1
のように表わすと、処理手順は次のようになる。
Ａ組のKEY1を読み出す。 ……〔３〕A1
Ｂ組のKEY1を読み出す。 ……〔１〕B1
両者を比較し、小さい方を出力する。
→〔１〕B1 Ｂ組を出力したのでＢ組の次のKEYを読む。
……〔２〕B2 残つているＡ組のKEY1と比較し、小さい方
を出力する。 →〔２〕B2 Ｂ組を出力したので、Ｂ組の次のKEYを読
む。 ……〔４〕B3 比較し、小さい方を出力する。 →〔３〕A1 Ａ組を使用したのでＡ組の次のKEYを読む。
……〔５〕A2 〓 以下同様。
→〔１〕B1 Ｂ組を出力したのでＢ組の次のKEYを読む。
……〔２〕B2 残つているＡ組のKEY1と比較し、小さい方
を出力する。 →〔２〕B2 Ｂ組を出力したので、Ｂ組の次のKEYを読
む。 ……〔４〕B3 比較し、小さい方を出力する。 →〔３〕A1 Ａ組を使用したのでＡ組の次のKEYを読む。
……〔５〕A2 〓 以下同様。
このように、ソフトウエア方式によるマージ処
理は複雑な手順が繰り返されるため、処理時間が
長くかかるという問題があつた。
理は複雑な手順が繰り返されるため、処理時間が
長くかかるという問題があつた。
本発明の目的は、従来ソフトウエア方式で行な
われていたマージ処理を、ハードウエア化して高
速処理を図ることにあり、特にパイプライン方式
で実現することにある。
われていたマージ処理を、ハードウエア化して高
速処理を図ることにあり、特にパイプライン方式
で実現することにある。
そのための本発明の構成は、番号付けされた複
数のデータを順次読み出し、データ処理後、処理
結果を順次書き込むことができるパイプライン型
データ処理装置において、各々が昇順または降順
の各組共に同じ方向にソートされた複数のデータ
をＮ組順次読み出し、各組からそれぞれの組内で
隣接して配置されているＮ個のデータまたは該Ｎ
個のデータにそれぞれ含まれているＮ個のキー
を、必要に応じてそれぞれのデータまたはキーに
組を識別する番号とデータの番号とを付与して合
計Ｎ×Ｎ個取り出し、それぞれのキーの大小関係
を比較する回路と、その比較結果にしたがつて、
Ｎ×Ｎ個のデータの順序を入れ替える回路とをそ
なえ、該入れ替える回路は、昇順のときはＮ×Ｎ
個のうちから最も若番のものをＮ個ずつ、また降
順のときは最も老番のものをＮ個ずつ、データ、
または組を識別する番号とデータの番号、または
両者を出力し、出力したデータが属していた入力
組から同じ数だけデータを補充して、Ｎ組のデー
タを順次作ることを特徴としている。
数のデータを順次読み出し、データ処理後、処理
結果を順次書き込むことができるパイプライン型
データ処理装置において、各々が昇順または降順
の各組共に同じ方向にソートされた複数のデータ
をＮ組順次読み出し、各組からそれぞれの組内で
隣接して配置されているＮ個のデータまたは該Ｎ
個のデータにそれぞれ含まれているＮ個のキー
を、必要に応じてそれぞれのデータまたはキーに
組を識別する番号とデータの番号とを付与して合
計Ｎ×Ｎ個取り出し、それぞれのキーの大小関係
を比較する回路と、その比較結果にしたがつて、
Ｎ×Ｎ個のデータの順序を入れ替える回路とをそ
なえ、該入れ替える回路は、昇順のときはＮ×Ｎ
個のうちから最も若番のものをＮ個ずつ、また降
順のときは最も老番のものをＮ個ずつ、データ、
または組を識別する番号とデータの番号、または
両者を出力し、出力したデータが属していた入力
組から同じ数だけデータを補充して、Ｎ組のデー
タを順次作ることを特徴としている。
以下に、本発明の詳細を実施例にしたがつて説
明する。
明する。
本発明は、任意のＮ組のデータのマージ処理に
適用できるものであるが、簡単化のため、２組の
データのマージ処理器を例に説明する。
適用できるものであるが、簡単化のため、２組の
データのマージ処理器を例に説明する。
２組の入力データを、マージして１組にすると
き、全データ数は入力と出力とで変らない。この
ため、２入力で１出力の処理を行なうならば、出
力に入力の２倍の時間がかかる計算となる。その
ため、処理過程にデータバツフアを持つか、又は
入力データの読み出しを待たせる制御が必要とな
る。これでは、パイプライン的な順次処理になじ
まず、また、制御が複雑になる。
き、全データ数は入力と出力とで変らない。この
ため、２入力で１出力の処理を行なうならば、出
力に入力の２倍の時間がかかる計算となる。その
ため、処理過程にデータバツフアを持つか、又は
入力データの読み出しを待たせる制御が必要とな
る。これでは、パイプライン的な順次処理になじ
まず、また、制御が複雑になる。
本発明では、２組のデータのマージの場合、２
組の入力データを順次読み出し、マージした結果
をまた２つに分配して２組の出力データを作り出
すようにして、入力および出力のデータ速度を一
致させ、パイプライン的にマージ処理を行なうこ
とを可能にする。
組の入力データを順次読み出し、マージした結果
をまた２つに分配して２組の出力データを作り出
すようにして、入力および出力のデータ速度を一
致させ、パイプライン的にマージ処理を行なうこ
とを可能にする。
第２図は、本発明を実施した汎用計算機の概略
構成図である。図中、１は主記憶装置、２はバツ
フア記憶装置、３はスカラレジスタ、４はスカラ
演算器、５はベクトル処理装置、６はベクトルレ
ジスタ、７はマージ処理器である。
構成図である。図中、１は主記憶装置、２はバツ
フア記憶装置、３はスカラレジスタ、４はスカラ
演算器、５はベクトル処理装置、６はベクトルレ
ジスタ、７はマージ処理器である。
第３図は本実施例で使用できるマージ命令の形
式の１例を示したものである。命令中のOPフイ
ールドは命令コードを示し、R1フイールドは出
力オペランドレジスタ番号を示す。番号〔R1〕
と番号〔R1〕＋１の２つのレジスタに、マージ出
力が書き込まれる。R2のフイールドは、、第２入
力オペランドレジスタ番号を示す。R3フイール
ドは、第３入力オペランドレジスタ番号を示す。
式の１例を示したものである。命令中のOPフイ
ールドは命令コードを示し、R1フイールドは出
力オペランドレジスタ番号を示す。番号〔R1〕
と番号〔R1〕＋１の２つのレジスタに、マージ出
力が書き込まれる。R2のフイールドは、、第２入
力オペランドレジスタ番号を示す。R3フイール
ドは、第３入力オペランドレジスタ番号を示す。
第４図は、本発明によるマージ処理器の１実施
例の構成図である。図中、６はベクトルレジス
タ、７はマージ処理器、８乃至１１はそれぞれベ
クトルレジスタVR0，VR1，VR2，VR3を示す。
または１２はRAレジスタ、１３はRBレジス
タ、、１４はWAレジスタ、１５はWBレジスタ、
１６はA2レジスタ、１７はB2レジスタ、１８は
カウンタ、１９はA1レジスタ、２０はB1レジス
タ、２１および２２はセレクタ、２３はA0レジ
スタ、２４はB0レジスタ、２５，２６，２７は
比較器、２８はセレクタ制御回路を示す。
例の構成図である。図中、６はベクトルレジス
タ、７はマージ処理器、８乃至１１はそれぞれベ
クトルレジスタVR0，VR1，VR2，VR3を示す。
または１２はRAレジスタ、１３はRBレジス
タ、、１４はWAレジスタ、１５はWBレジスタ、
１６はA2レジスタ、１７はB2レジスタ、１８は
カウンタ、１９はA1レジスタ、２０はB1レジス
タ、２１および２２はセレクタ、２３はA0レジ
スタ、２４はB0レジスタ、２５，２６，２７は
比較器、２８はセレクタ制御回路を示す。
ベクトル・レジスタ６には、４組のベクトル・
レジスタVR０〜VR３があり、各組は４個の要
素データ（０〜３）を待つ。命令により指定され
たベクトル・レジスタの各要素データは、順次的
に読み出される。要素データには、データの
KEYの値が保持されている。
レジスタVR０〜VR３があり、各組は４個の要
素データ（０〜３）を待つ。命令により指定され
たベクトル・レジスタの各要素データは、順次的
に読み出される。要素データには、データの
KEYの値が保持されている。
RA、A2、A1、A0およびRB、B2、B1、B0の
各レジスタは、パイプラインの各ステージに対応
するように制御される。
各レジスタは、パイプラインの各ステージに対応
するように制御される。
ベクトルレジスタVR０およびVR１からそれ
ぞれ読み出された２組の各要素データ（キー）
は、まずRAレジスタおよびRBレジスタにそれ
ぞれセツトされ、次にA2レジスタおよびB2レジ
スタに転送される。
ぞれ読み出された２組の各要素データ（キー）
は、まずRAレジスタおよびRBレジスタにそれ
ぞれセツトされ、次にA2レジスタおよびB2レジ
スタに転送される。
A2レジスタおよびB2レジスタにおいて、それ
ぞれの要素データには、組を識別する固定ビツト
“０”，“１”と、順次変化するカウンタ１８のカ
ウント値とを組み合わせたIDコードが付与され、
以後の処理においてキー順序の変更が行なわれて
も、もとのデータとの対応付けが容易となるよう
にする。
ぞれの要素データには、組を識別する固定ビツト
“０”，“１”と、順次変化するカウンタ１８のカ
ウント値とを組み合わせたIDコードが付与され、
以後の処理においてキー順序の変更が行なわれて
も、もとのデータとの対応付けが容易となるよう
にする。
A2レジスタおよびB2レジスタの内容は、次の
タイミングでA1レジスタおよびB1レジスタか、
あるいはセレクタ２１および２２を介してＡ０レ
ジスタあるいはＢ０レジスタに選択的に転送され
る。セレクタ２１，２２は、セレクタ制御回路２
８から出力される選択信号SELA0、SELB0によ
つてそれぞれ制御され、要素データすなわちキー
の配列を変更するように機能する。
タイミングでA1レジスタおよびB1レジスタか、
あるいはセレクタ２１および２２を介してＡ０レ
ジスタあるいはＢ０レジスタに選択的に転送され
る。セレクタ２１，２２は、セレクタ制御回路２
８から出力される選択信号SELA0、SELB0によ
つてそれぞれ制御され、要素データすなわちキー
の配列を変更するように機能する。
A1、A2、B1、B2の各レジスタ内のキーの値
は、それぞれa1、a2、b1、b2で表わされ、比較器
２５，２６，２７において、それぞれa1＞b1、a1
＞b2、b1＞a2の比較が行なわれ、セレクタ制御回
路２８はその比較結果に従つて、たとえば昇順に
ソートする場合には、最小のキーをA0レジスタ
に、次のキーをB0レジスタに移すようにセレク
タ２１，２２を制御する。すなわち、新たに受け
取つたA2レジスタおよびB2レジスタ中の２個の
キーa2、b2と、先に入れられていたA1レジスタ
およびB1レジスタ中の２個のキーa1、b1の計４
個のキーを比較し、、小さいもの２個を出力して、
大きいもの２個を残し、残された２個を次の比較
のために使用する。
は、それぞれa1、a2、b1、b2で表わされ、比較器
２５，２６，２７において、それぞれa1＞b1、a1
＞b2、b1＞a2の比較が行なわれ、セレクタ制御回
路２８はその比較結果に従つて、たとえば昇順に
ソートする場合には、最小のキーをA0レジスタ
に、次のキーをB0レジスタに移すようにセレク
タ２１，２２を制御する。すなわち、新たに受け
取つたA2レジスタおよびB2レジスタ中の２個の
キーa2、b2と、先に入れられていたA1レジスタ
およびB1レジスタ中の２個のキーa1、b1の計４
個のキーを比較し、、小さいもの２個を出力して、
大きいもの２個を残し、残された２個を次の比較
のために使用する。
上記比較動作の結果、A1およびB1レジスタの
内容が、A0レジスタにも、B0レジスタにも移さ
れないときには、そのままもとのレジスタに残さ
れる。A2レジスタの内容は、A1がA0に移され、
B1がB0に移されるとき、A1に移されるが、、A1
がA0にもB0にも移されないときは、そのまま残
る。B2についても同様である。またA0レジスタ
およびB0レジスタの内容は、WAレジスタおよ
びWBレジスタを介して、それぞれVR２および
VR３に順次的に書き込まれる。
内容が、A0レジスタにも、B0レジスタにも移さ
れないときには、そのままもとのレジスタに残さ
れる。A2レジスタの内容は、A1がA0に移され、
B1がB0に移されるとき、A1に移されるが、、A1
がA0にもB0にも移されないときは、そのまま残
る。B2についても同様である。またA0レジスタ
およびB0レジスタの内容は、WAレジスタおよ
びWBレジスタを介して、それぞれVR２および
VR３に順次的に書き込まれる。
第５図に、上記したマージ処理の具体例を示
す。たとえばＢの組からだけ２個データが出力さ
れたときには、残りのデータが３個（Ａが２個と
Ｂが１個）になるため比較できないので、４個揃
うまで１サイクル待つ。
す。たとえばＢの組からだけ２個データが出力さ
れたときには、残りのデータが３個（Ａが２個と
Ｂが１個）になるため比較できないので、４個揃
うまで１サイクル待つ。
VR０またはVR１のベクトルレジスタの要素
データがすべて読み出されたとき、第５図に
〔−〕で示されるデータは無効データとして扱わ
れ、比較器では、もう一方の有効データが選択さ
れる。
データがすべて読み出されたとき、第５図に
〔−〕で示されるデータは無効データとして扱わ
れ、比較器では、もう一方の有効データが選択さ
れる。
一般に、このようなパイプライン型データ処理
装置においては、有効データには有効フラグビツ
トをデータに付加した形でデータ処理装置内を転
送する方式がとられている。本発明においても、
ベクトルレジスタからも有効な要素データが取り
出されるときは、その有効フラグビツトが“オ
ン”にされて、データと一緒に転送され、データ
がすべて読み出されてデータがなくなれば、有効
フラグビツトが“オフ”となつて、データ（内容
は不定）とともに転送され、無効データとして認
識されるようにしている。
装置においては、有効データには有効フラグビツ
トをデータに付加した形でデータ処理装置内を転
送する方式がとられている。本発明においても、
ベクトルレジスタからも有効な要素データが取り
出されるときは、その有効フラグビツトが“オ
ン”にされて、データと一緒に転送され、データ
がすべて読み出されてデータがなくなれば、有効
フラグビツトが“オフ”となつて、データ（内容
は不定）とともに転送され、無効データとして認
識されるようにしている。
第６図に、比較器２５，２６，２７の比較結果
に基づくセレクタ制御回路２８の論理を示す。
に基づくセレクタ制御回路２８の論理を示す。
なお、ベクトル・レジスタの読出しと、マージ
処理器のデータ処理過程とを同期させないときに
は、、一般にRAレジスタと、A2レジスタの間及
びRBレジスタと、B2レジスタの間にデータ・バ
ツフア・レジスタが必要となる。また、ベクトル
レジスタへの書込みについても同様で、A0レジ
スタとWAレジスタの間および、B0レジスタと
WBレジスタの間にもデータ・バツフア・レジス
タが必要となる。これらのバツフア制御は、通常
行なわれているので省略する。
処理器のデータ処理過程とを同期させないときに
は、、一般にRAレジスタと、A2レジスタの間及
びRBレジスタと、B2レジスタの間にデータ・バ
ツフア・レジスタが必要となる。また、ベクトル
レジスタへの書込みについても同様で、A0レジ
スタとWAレジスタの間および、B0レジスタと
WBレジスタの間にもデータ・バツフア・レジス
タが必要となる。これらのバツフア制御は、通常
行なわれているので省略する。
ベクトル・レジスタ上の２組のソート結果は、
例えば、主記憶上にＡ組のデータを各１要素デー
タ分の間隔を置いてストアし、次にＢ組の要素デ
ータをその間に入れるようにストアすることによ
つて、主記憶上でソートされた結果を得ることが
できる。
例えば、主記憶上にＡ組のデータを各１要素デー
タ分の間隔を置いてストアし、次にＢ組の要素デ
ータをその間に入れるようにストアすることによ
つて、主記憶上でソートされた結果を得ることが
できる。
また組を識別する番号IDと、データの番号に
よつて、レコードをソートすることは容易にでき
る。図示の例では、番号とキーを１個のレジスタ
に出力する場合で示したが、別々のレジスタとす
ることもできる。
よつて、レコードをソートすることは容易にでき
る。図示の例では、番号とキーを１個のレジスタ
に出力する場合で示したが、別々のレジスタとす
ることもできる。
第７図に、本発明のマージ処理器をソート処理
へ適用した例を示す。
へ適用した例を示す。
一般にベクトル処理装置においては、高速に演
算処理を行なうため、パイプラインのピツチを短
くして、クロツク周期が短くなるようにしている
が、それにも技術的な限界がある。このため、１
クロツク周期の間に複数のデータを処理するため
に、ベクトル処理ユニツトを複数個置く方法がと
られる。
算処理を行なうため、パイプラインのピツチを短
くして、クロツク周期が短くなるようにしている
が、それにも技術的な限界がある。このため、１
クロツク周期の間に複数のデータを処理するため
に、ベクトル処理ユニツトを複数個置く方法がと
られる。
第７図は、EVEN UNITとODD UNITの２
組のユニツトを並列に設けた例を示す。このと
き、ソフトウエアから見たときには、あたかも１
個の処理装置であるかのように見せるため、例え
ばベクトル・レジスタは、偶数番目の要素データ
を持つ組と、奇数番目の要素データを持つ組とに
分ける。各組のデータはそれぞれソート処理器に
より別個にソートした後一旦マージし、そこで再
び偶数番目と奇数番目の要素データグループに分
離して、別々にEVEN UNITとODD UNITの
ベクトル・レジスタに格納する必要がある。この
ようなソート処理を行なう為には、従来であれ
ば、かなり複雑な機構が必要とされた。しかし図
示の例では、各組毎のソートのあと、本発明のマ
ージ処理器の出力分配機能を利用することによつ
て、直ちに出力を偶数番目、奇数番目に分けて、
ソート出力することができ、構成が簡単でしかも
高速処理が可能となる。
組のユニツトを並列に設けた例を示す。このと
き、ソフトウエアから見たときには、あたかも１
個の処理装置であるかのように見せるため、例え
ばベクトル・レジスタは、偶数番目の要素データ
を持つ組と、奇数番目の要素データを持つ組とに
分ける。各組のデータはそれぞれソート処理器に
より別個にソートした後一旦マージし、そこで再
び偶数番目と奇数番目の要素データグループに分
離して、別々にEVEN UNITとODD UNITの
ベクトル・レジスタに格納する必要がある。この
ようなソート処理を行なう為には、従来であれ
ば、かなり複雑な機構が必要とされた。しかし図
示の例では、各組毎のソートのあと、本発明のマ
ージ処理器の出力分配機能を利用することによつ
て、直ちに出力を偶数番目、奇数番目に分けて、
ソート出力することができ、構成が簡単でしかも
高速処理が可能となる。
以上のように、本発明によればパイプライン方
式による高速のマージ処理器を実現することがで
き、データ処理装置の性能を大幅に向上させるこ
とができる。
式による高速のマージ処理器を実現することがで
き、データ処理装置の性能を大幅に向上させるこ
とができる。
第１図はマージ処理の説明図、第２図は本発明
を実施した汎用計算機の概要図、第３図はマージ
命令の説明図、第４図は本発明のマージ処理器の
１実施例構成図、第５図は本実施例によるマージ
処理の具体例の説明図、第６図はセレクタ制御論
理の説明図、第７図は本発明に基づくマージ処理
器を適用して構成したソート処理の説明図であ
る。 図中、６はベクトル・レジスタ、７はマージ処
理器、１６，１７，１９，２０，２３，２４はそ
れぞれA2、B2、A1、B1、A0、B0の各レジス
タ、２１および２２はセレクタ、２５，２６，２
７は比較器、２８はセレクタ制御回路を示す。
を実施した汎用計算機の概要図、第３図はマージ
命令の説明図、第４図は本発明のマージ処理器の
１実施例構成図、第５図は本実施例によるマージ
処理の具体例の説明図、第６図はセレクタ制御論
理の説明図、第７図は本発明に基づくマージ処理
器を適用して構成したソート処理の説明図であ
る。 図中、６はベクトル・レジスタ、７はマージ処
理器、１６，１７，１９，２０，２３，２４はそ
れぞれA2、B2、A1、B1、A0、B0の各レジス
タ、２１および２２はセレクタ、２５，２６，２
７は比較器、２８はセレクタ制御回路を示す。
Claims (1)
- １ 番号付けされた複数のデータを順次読み出
し、データ処理後、処理結果を順次書き込むこと
ができるパイプライン型データ処理装置におい
て、各々が昇順または降順の各組共に同じ方向に
ソートされた複数のデータをＮ組順次読み出し、
各組からそれぞれの組内で隣接して配置されてい
るＮ個のデータまたは該Ｎ個のデータにそれぞれ
含まれているＮ個のキーを、必要に応じてそれぞ
れのデータまたはキーに組を識別する番号とデー
タの番号とを付与して合計Ｎ×Ｎ個取り出し、そ
れぞれのキーの大小関係を比較する回路と、その
比較結果にしたがつて、Ｎ×Ｎ個のデータの順序
を入れ替える回路とをそなえ、該入れ替える回路
は、昇順のときはＮ×Ｎ個のうちから最も若番の
ものをＮ個ずつ、また降順のときは最も老番のも
のをＮ個ずつ、データ、または組を識別する番号
とデータの番号、または両者を出力し、出力した
データが属していた入力組から同じ数だけデータ
を補充して、Ｎ組のデータを順次作ることを特徴
とするマージ処理器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23757083A JPS60128529A (ja) | 1983-12-16 | 1983-12-16 | マ−ジ処理器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23757083A JPS60128529A (ja) | 1983-12-16 | 1983-12-16 | マ−ジ処理器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60128529A JPS60128529A (ja) | 1985-07-09 |
| JPH0519736B2 true JPH0519736B2 (ja) | 1993-03-17 |
Family
ID=17017269
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23757083A Granted JPS60128529A (ja) | 1983-12-16 | 1983-12-16 | マ−ジ処理器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60128529A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61279976A (ja) * | 1985-06-05 | 1986-12-10 | Hitachi Ltd | ベクトル処理装置 |
| JP6380952B2 (ja) * | 2014-12-12 | 2018-08-29 | インターナショナル・ビジネス・マシーンズ・コーポレーションＩｎｔｅｒｎａｔｉｏｎａｌ Ｂｕｓｉｎｅｓｓ Ｍａｃｈｉｎｅｓ Ｃｏｒｐｏｒａｔｉｏｎ | 多数の要素からなる配列をソートする装置、方法およびプログラム |
-
1983
- 1983-12-16 JP JP23757083A patent/JPS60128529A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS60128529A (ja) | 1985-07-09 |
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