JPS61279976A - ベクトル処理装置 - Google Patents
ベクトル処理装置Info
- Publication number
- JPS61279976A JPS61279976A JP12047885A JP12047885A JPS61279976A JP S61279976 A JPS61279976 A JP S61279976A JP 12047885 A JP12047885 A JP 12047885A JP 12047885 A JP12047885 A JP 12047885A JP S61279976 A JPS61279976 A JP S61279976A
- Authority
- JP
- Japan
- Prior art keywords
- vector
- data
- sorter
- elements
- sorted
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F15/00—Digital computers in general; Data processing equipment in general
- G06F15/76—Architectures of general purpose stored program computers
- G06F15/80—Architectures of general purpose stored program computers comprising an array of processing units with common control, e.g. single instruction multiple data processors
- G06F15/8053—Vector processors
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Theoretical Computer Science (AREA)
- Computing Systems (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Complex Calculations (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は、ベクトル処理装置に係り、特にベクトル形式
のソート処理に好適なベクトル処理装置に関する。
のソート処理に好適なベクトル処理装置に関する。
汎用スカラ演算を行うデータ処理装置に、ベクトル計算
の進行を管理するエレメントカウンタと、ベクトルエレ
メント間の演算を行う演算Ｄ（これは上記データ処理装
置と共有する場合もある）とを付加し、ベクトルオペラ
ンドデータのメモリアクセスは上記データ処理装置の記
憶制御回路を用い、メモリ上のベクトルデータ間の演算
をパイプラインで実行することのできるベクトル処理装
置は、既に実用化されている（例えば特願昭５２−１５
２３号、特願昭５２−２３９６号、特願昭５２−２４０
３号）。
の進行を管理するエレメントカウンタと、ベクトルエレ
メント間の演算を行う演算Ｄ（これは上記データ処理装
置と共有する場合もある）とを付加し、ベクトルオペラ
ンドデータのメモリアクセスは上記データ処理装置の記
憶制御回路を用い、メモリ上のベクトルデータ間の演算
をパイプラインで実行することのできるベクトル処理装
置は、既に実用化されている（例えば特願昭５２−１５
２３号、特願昭５２−２３９６号、特願昭５２−２４０
３号）。
従来、このようなベクトル処理装置では、データの演算
結果によらず、各ベクトルオペランドのインデクスが一
様に増加するタイプのベクトル演算を行うのを原則とし
ていた。従って、エレメントカウンタは１本あれば制御
が可能であり、ベクトルオペランドレジスタの更新もあ
らかじめ予測可能であった。
結果によらず、各ベクトルオペランドのインデクスが一
様に増加するタイプのベクトル演算を行うのを原則とし
ていた。従って、エレメントカウンタは１本あれば制御
が可能であり、ベクトルオペランドレジスタの更新もあ
らかじめ予測可能であった。
ところが、各ベクトルオペランドレジスタのインデクス
の増加が、データの演算結果に依存する形式のベクトル
演算を考えた場合、従来のベクトル処理装置では、この
ようなタイプのベクトル演算は、ベクトル化して高速化
することができなかった。その理由の１つとして、エレ
メントカウンタがオペランド毎に独立にないことがあげ
られる。
の増加が、データの演算結果に依存する形式のベクトル
演算を考えた場合、従来のベクトル処理装置では、この
ようなタイプのベクトル演算は、ベクトル化して高速化
することができなかった。その理由の１つとして、エレ
メントカウンタがオペランド毎に独立にないことがあげ
られる。
また、従来のベクトル処理装置はデータの比較を並列に
行って一定要素ブロック内でソート済のベクトルデータ
を出力するような並列比較回路も持っていないため、ベ
クトル形式データのソート処理を効率的に行うことがで
きなかった。
行って一定要素ブロック内でソート済のベクトルデータ
を出力するような並列比較回路も持っていないため、ベ
クトル形式データのソート処理を効率的に行うことがで
きなかった。
本発明の目的は、ベクトル形式のソート処理を高速化す
ることを可能とするベクトル処理装置を提供することに
ある。
ることを可能とするベクトル処理装置を提供することに
ある。
本発明のベクトル処理装置は、併合式ソート方式により
ソート処理を行う機構と並列比較ソート方式によりソー
ト処理を行う機構とを合せ持つ構成としたことを特徴と
する。
ソート処理を行う機構と並列比較ソート方式によりソー
ト処理を行う機構とを合せ持つ構成としたことを特徴と
する。
併合式ソート方式とは、ある一定値数の要素内ごとにソ
ートされたベクトルデータを２つ入力し、当該ソート済
要素ブロック２つのデータをソートし、ソート済要素ブ
ロックは入力の２倍でベクトル長は入力ベクトル長の和
になるようなベクトルデータを出力する方式である。こ
の方式を用いた場合、入力ベクトル内のソート済要素ブ
ロック長をｍとした場合、出力ベクトル中のソート済要
素ブロック長はｍＸ２になる。一方、並列比較ソート方
式は、ベクトルデータを順次レジスタ（１つのレジスタ
に１つの要素が入る）内に取り入れた後、レジスタ内デ
ータを並列に比較し、比較結果に基いて順次出力する方
式であるが、この方式によると、レジスタの数をｎとし
た場合に、出力ベクトル中のソート済要素ブロック長は
ｎになる。
ートされたベクトルデータを２つ入力し、当該ソート済
要素ブロック２つのデータをソートし、ソート済要素ブ
ロックは入力の２倍でベクトル長は入力ベクトル長の和
になるようなベクトルデータを出力する方式である。こ
の方式を用いた場合、入力ベクトル内のソート済要素ブ
ロック長をｍとした場合、出力ベクトル中のソート済要
素ブロック長はｍＸ２になる。一方、並列比較ソート方
式は、ベクトルデータを順次レジスタ（１つのレジスタ
に１つの要素が入る）内に取り入れた後、レジスタ内デ
ータを並列に比較し、比較結果に基いて順次出力する方
式であるが、この方式によると、レジスタの数をｎとし
た場合に、出力ベクトル中のソート済要素ブロック長は
ｎになる。
従って、１回のベクトルデータ処理によりソート済とな
る要素ブロック長に着目すると明らかなように、ｎ）ｍ
Ｘ２の場合には、並列比較ソート方式の方が、併合式ソ
ート方式よりも効率がよい。
る要素ブロック長に着目すると明らかなように、ｎ）ｍ
Ｘ２の場合には、並列比較ソート方式の方が、併合式ソ
ート方式よりも効率がよい。
たゾし、物理的制約のために、並列比較ソート方式で、
ｎをいくらでも大きくするという訳にもいかない。
ｎをいくらでも大きくするという訳にもいかない。
本発明は、このような考えに基づくものであり。
ベクトルデータのソート処理のうちの初めの処理（ｎ＞
ｍｘ２となる場合）を並列比較ソート方式で行い、しか
る後に併合式ソート方式により順次ソート済要素ブロッ
ク長を大きくしていって、最後に所望のソート済ベクト
ルデータを得ることにより、ソート処理全体の処理時間
を短くするものである。
ｍｘ２となる場合）を並列比較ソート方式で行い、しか
る後に併合式ソート方式により順次ソート済要素ブロッ
ク長を大きくしていって、最後に所望のソート済ベクト
ルデータを得ることにより、ソート処理全体の処理時間
を短くするものである。
以下、本発明の一実施例を第１図乃至第３回により説明
する。
する。
第１図は本発明によるベクトル処理装置の全体構成図で
あり、２は並列比較式ソータ、３は併合式ソータ、５は
メモリ制御ユニット、６はメモリである。１と１１と１
６はデータ読出しパス、７〜１０および１２〜１５は並
列比較式ソータ２から併合式ソータ３へのデータ転送パ
ス、４は併合式ソータ３からメモリ６へのデータ格納パ
スである。１７〜１９はデータ転送制御信号である。
あり、２は並列比較式ソータ、３は併合式ソータ、５は
メモリ制御ユニット、６はメモリである。１と１１と１
６はデータ読出しパス、７〜１０および１２〜１５は並
列比較式ソータ２から併合式ソータ３へのデータ転送パ
ス、４は併合式ソータ３からメモリ６へのデータ格納パ
スである。１７〜１９はデータ転送制御信号である。
メモリ６からメモリ制御ユニット５の制御下でパス１に
読み出されたベクトルデータは、並列比″′ゞ′−“°
１°“１”３°ｔ＝”、ｒ−ｔ、ｒｔｂ’ｔ：’
。
読み出されたベクトルデータは、並列比″′ゞ′−“°
１°“１”３°ｔ＝”、ｒ−ｔ、ｒｔｂ’ｔ：’
。
パ８″〜”°２”′〜”１°１６１′−′ １３に
送られる。併合式ソータ３はこれら４要素と
１□ との２組のデータを併合しながらソートし、８要素内で
ソートされたベクトルデータをパス４から出力する。こ
のようにして、８個の要素内ごとにソートされたベクト
ルデータは、メモリ制御ユニット５を通しメモリ６に格
納される。次に、このベクトルデータを２つに分けてパ
ス１１とパス１６により併合式ソータ３に入力し、併合
式ソートを行うことにより、パス４から１６個の要素内
ととにソートされたベクトルデータが作られる。後は、
併合式ソータ３を繰り返し用いることによって、ソート
済要素ブロック長を大きくしていき、これがベクトル長
以上になれば処理が完了する。
送られる。併合式ソータ３はこれら４要素と
１□ との２組のデータを併合しながらソートし、８要素内で
ソートされたベクトルデータをパス４から出力する。こ
のようにして、８個の要素内ごとにソートされたベクト
ルデータは、メモリ制御ユニット５を通しメモリ６に格
納される。次に、このベクトルデータを２つに分けてパ
ス１１とパス１６により併合式ソータ３に入力し、併合
式ソートを行うことにより、パス４から１６個の要素内
ととにソートされたベクトルデータが作られる。後は、
併合式ソータ３を繰り返し用いることによって、ソート
済要素ブロック長を大きくしていき、これがベクトル長
以上になれば処理が完了する。
第２図は並列比較式ソータ２の構成例である。
第２図において、１はデータ入力パス、２０は入力デー
タバッファ、２１はストリーム識別情報付加回路、２２
−１〜２２−４はベクトルデータの要素を１つづつ入れ
るレジスタ、２３−１〜２３−６は比較回路、２４は比
較結果に基づく動作制御回路、２５および２６は出力デ
ータバッファである。２７は出力データセレクト信号、
２８−１〜２８−４はレジスタのセット信号、２９−１
〜２９−２は出力データバッファのセット信号である。
タバッファ、２１はストリーム識別情報付加回路、２２
−１〜２２−４はベクトルデータの要素を１つづつ入れ
るレジスタ、２３−１〜２３−６は比較回路、２４は比
較結果に基づく動作制御回路、２５および２６は出力デ
ータバッファである。２７は出力データセレクト信号、
２８−１〜２８−４はレジスタのセット信号、２９−１
〜２９−２は出力データバッファのセット信号である。
１７は並列比較式ソータ２から併合式ソータ３へのデー
タ送出を通知する制御信号である。
タ送出を通知する制御信号である。
バス１により並列比較式ソータ２に入ってきたデータは
、入力データバッファ２０に入った後。
、入力データバッファ２０に入った後。
ストリーム識別情報付加回路２１によってストリーム識
別情報を付けられてレジスタ２２−１〜２２−４のいず
れかにセットされる。一番最初の４要素は２２−１から
２２−２．２２−３．２２−４というようにレジスタに
順次入り、ストリーム識別情報はすべて０が付加される
。この４要素が大小比較回路２３−１〜２３−４で比較
され、その比較結果とストリーム識別情報を用いて、動
作制御回路２４はセレクタ制御信号２７と出力バッファ
へのデータのセット信号２９−１を送出する。
別情報を付けられてレジスタ２２−１〜２２−４のいず
れかにセットされる。一番最初の４要素は２２−１から
２２−２．２２−３．２２−４というようにレジスタに
順次入り、ストリーム識別情報はすべて０が付加される
。この４要素が大小比較回路２３−１〜２３−４で比較
され、その比較結果とストリーム識別情報を用いて、動
作制御回路２４はセレクタ制御信号２７と出力バッファ
へのデータのセット信号２９−１を送出する。
この結果、レジスタ２２−１〜２２−４のうちの１つの
データが出力バッファ２５の左端に入る。
データが出力バッファ２５の左端に入る。
第５番目の要素は入力バッファ２０を通った後、出力バ
ッファ２５へ移動したデータの入っていたレジスタ（２
２−１〜２２−４のいずれか）に入る。この際、ストリ
ーム識別情報は１が付けられる。つまり、ストリーム識
別情報付加回路２１は第５番目から第８番目までの要素
に対してはストリーム識別情報１を付加し、次の４要素
は、ｉた０を付加するというように、４要素ごとにスト
リーム識別情報をＯから１．１から０と切りかえる。
ッファ２５へ移動したデータの入っていたレジスタ（２
２−１〜２２−４のいずれか）に入る。この際、ストリ
ーム識別情報は１が付けられる。つまり、ストリーム識
別情報付加回路２１は第５番目から第８番目までの要素
に対してはストリーム識別情報１を付加し、次の４要素
は、ｉた０を付加するというように、４要素ごとにスト
リーム識別情報をＯから１．１から０と切りかえる。
また、ストリーム指示信号２１−１によって、動作制御
回路２４に対し、比較回路２３−１〜２３−６による比
較結果のうちのどれを用いて判定を行えばよいかを指示
する。この結果、レジスタ２２−１〜２２−４の中にス
トリーム識別情報が０のデータと１のデータが混在して
も、動作制御回路２４で正しい判定をすることができ、
レジスタ２２−１〜２２−４の有効活用がはかれる。
回路２４に対し、比較回路２３−１〜２３−６による比
較結果のうちのどれを用いて判定を行えばよいかを指示
する。この結果、レジスタ２２−１〜２２−４の中にス
トリーム識別情報が０のデータと１のデータが混在して
も、動作制御回路２４で正しい判定をすることができ、
レジスタ２２−１〜２２−４の有効活用がはかれる。
このようにして最初の８要素の処理が終ると、入力ベク
トルデータの１番目の要素から４番目の要素までが、ソ
ートされて出力バッファ２５に入っている。また、第５
番目の要素から第８目の要素もソートされて出力バッフ
ァ２６に入っている。
トルデータの１番目の要素から４番目の要素までが、ソ
ートされて出力バッファ２５に入っている。また、第５
番目の要素から第８目の要素もソートされて出力バッフ
ァ２６に入っている。
この時点で動作制御回路２４から制御信号線１７により
併合式ソータ３に対しデータの退出信号を送る。
併合式ソータ３に対しデータの退出信号を送る。
第３図は併合式ソータ３の構成例である。制御信号線１
７によりデータ送出信号を受は取ると、セレクタ切り換
え信号３１およびセット信号３２゜３３の送出によって
入力データバッファ（オペランドバッファ）３４．３５
に８要素分のデータを取り込む、第３図において、３６
．３７はそれぞれオペランドバッファ３４．３５のアウ
トポインタであり、３９はアウトポインタ３５の指して
いるオペランドデータの比較回路である。３８は比較回
路３９への２つの入力オペランド各々に対応するエレメ
ントカウンタおよび、バス４から出力する出力オペラン
ドに対応するエレメントカウンタからなるカウンタ群で
ある。４１は比較回路３９による比較結果とカウンタ群
３８からの制御情報４０をもとにアウトポインタ３６．
３７の更新指示信号および出力データバッファ４３にセ
ットするデータのセレクト信号４２を出力する判定回路
である。比較回路３９の比較結果によって、オペランド
バッファ３４または３５のうちのどちらかの一要素が出
力バッファ４３にセットされ、当該要素の入っていたオ
ペランドバッファのアウトポインタはｌ増加される。な
お、オペランドバッファ３４または３５のうちの一方の
データがすべて出力データバッファ４３に移動されると
、制御情報４０によってそれを通知された判定回路４１
は、以降データの残っている方のオペランドバッファの
データのみ選択するように制御線４２により制御し、ま
た、データの残っている方のオペランドバッファのアウ
トポインタのみ１づつ増加させる。
７によりデータ送出信号を受は取ると、セレクタ切り換
え信号３１およびセット信号３２゜３３の送出によって
入力データバッファ（オペランドバッファ）３４．３５
に８要素分のデータを取り込む、第３図において、３６
．３７はそれぞれオペランドバッファ３４．３５のアウ
トポインタであり、３９はアウトポインタ３５の指して
いるオペランドデータの比較回路である。３８は比較回
路３９への２つの入力オペランド各々に対応するエレメ
ントカウンタおよび、バス４から出力する出力オペラン
ドに対応するエレメントカウンタからなるカウンタ群で
ある。４１は比較回路３９による比較結果とカウンタ群
３８からの制御情報４０をもとにアウトポインタ３６．
３７の更新指示信号および出力データバッファ４３にセ
ットするデータのセレクト信号４２を出力する判定回路
である。比較回路３９の比較結果によって、オペランド
バッファ３４または３５のうちのどちらかの一要素が出
力バッファ４３にセットされ、当該要素の入っていたオ
ペランドバッファのアウトポインタはｌ増加される。な
お、オペランドバッファ３４または３５のうちの一方の
データがすべて出力データバッファ４３に移動されると
、制御情報４０によってそれを通知された判定回路４１
は、以降データの残っている方のオペランドバッファの
データのみ選択するように制御線４２により制御し、ま
た、データの残っている方のオペランドバッファのアウ
トポインタのみ１づつ増加させる。
このようにしてソートされた８要素すべてが出力パス４
から出力されると、次に入力データパス７〜１０．１２
〜１５によって次の８要素が送られくる。なお、これと
同時に制御線１７を用いた指示によってアウトポインタ
３６．３７およびエレメントカウンタ群３８の初期化が
行われる。
から出力されると、次に入力データパス７〜１０．１２
〜１５によって次の８要素が送られくる。なお、これと
同時に制御線１７を用いた指示によってアウトポインタ
３６．３７およびエレメントカウンタ群３８の初期化が
行われる。
以上のような処理により、８個の要素毎にソート済みと
なったベクトルデータはメモリ制御回路５を経由してメ
モリ６へ格納される。
なったベクトルデータはメモリ制御回路５を経由してメ
モリ６へ格納される。
次に、当該ベクトルデータのベクトル長をＮ、［Ｎ／２
）をＮ／２を越えない最小の整数としたとき、第１番目
の要素から第（Ｎ／２）番目の要素までを第１オペラン
ド・ベクトル、第〔Ｎ／２）番目の要素から第Ｎ番目の
要素までを第２オペランド・ベクトルとしてメモリ６か
ら読み出し、バス１１．１６によってオペランドバッフ
ァ３４゜３５に順次取り込む、オペランドバッファにデ
ータが入り次第、比較とデータの出力を開始するが、一
方の入力オペランドバッファ中のデータをすべて出力す
ると、判定回路４１からの制御信号１８の指示により次
のデータがメモリ制御回路５からバス１１または１６を
通って併合式ソータ３へ送られる。アウトポインタ３６
．３７のイニシャライズおよびエレメントカウンタの再
設定は制御線１９の指示によって判定回路４１が行う。
）をＮ／２を越えない最小の整数としたとき、第１番目
の要素から第（Ｎ／２）番目の要素までを第１オペラン
ド・ベクトル、第〔Ｎ／２）番目の要素から第Ｎ番目の
要素までを第２オペランド・ベクトルとしてメモリ６か
ら読み出し、バス１１．１６によってオペランドバッフ
ァ３４゜３５に順次取り込む、オペランドバッファにデ
ータが入り次第、比較とデータの出力を開始するが、一
方の入力オペランドバッファ中のデータをすべて出力す
ると、判定回路４１からの制御信号１８の指示により次
のデータがメモリ制御回路５からバス１１または１６を
通って併合式ソータ３へ送られる。アウトポインタ３６
．３７のイニシャライズおよびエレメントカウンタの再
設定は制御線１９の指示によって判定回路４１が行う。
オペランド別カウンタ群３８で出力バス４から出力され
る要素数をカウントしており、ベクトル長Ｎの要素数だ
け出力した時点で処理を終了する。この結果できたベク
トルデータは１６要素のブロック毎にソートされたもの
になっている。
る要素数をカウントしており、ベクトル長Ｎの要素数だ
け出力した時点で処理を終了する。この結果できたベク
トルデータは１６要素のブロック毎にソートされたもの
になっている。
このように併合式ソータ３を１回通すと、ソート済要素
のブロック長が２倍になるので、ソート済ブロック長が
ベクトル長Ｎになるまで繰り返しソータ３を通すことに
より、全体がソート済のベクトルデータがメモリ６上に
得られる。
のブロック長が２倍になるので、ソート済ブロック長が
ベクトル長Ｎになるまで繰り返しソータ３を通すことに
より、全体がソート済のベクトルデータがメモリ６上に
得られる。
こぎで、−例として１２８要素のソートを行う場合を考
える。従来は、■データの比較、■ムーブ、■インデク
スの更新、■終了条件判定と１要素処理するのに４マシ
ンサイクルか５っていた。
える。従来は、■データの比較、■ムーブ、■インデク
スの更新、■終了条件判定と１要素処理するのに４マシ
ンサイクルか５っていた。
一方、併合式ソート処理を１回施すごとにソート済要素
ブロック長が１．２，４，８．・・・となることを考え
ると、併合式ソート処理を７回施せば（２’ ＝１２８
） 、全体がソート済となる。従って、処理全体に要す
る時間は、４Ｘ１２８Ｘ７＝３５８４マシン・サイクル
となる。
ブロック長が１．２，４，８．・・・となることを考え
ると、併合式ソート処理を７回施せば（２’ ＝１２８
） 、全体がソート済となる。従って、処理全体に要す
る時間は、４Ｘ１２８Ｘ７＝３５８４マシン・サイクル
となる。
これをすべて併合式ソータのみを用いて処理すると、１
要素あたり１マシンサイクルで処理できるから、ｌＸ１
２８Ｘ７＝８９６マシン・サイクルとなる。さらに、並
列比較式ソータを用いると。
要素あたり１マシンサイクルで処理できるから、ｌＸ１
２８Ｘ７＝８９６マシン・サイクルとなる。さらに、並
列比較式ソータを用いると。
１２８マシン・サイクルで８要素ブロツク内のソートが
完了し、その後４回の併合式ソータによるベクトル処理
でソートが完了する。従って、全部で１２８＋ｌＸ１２
８Ｘ４＝６４０マシン・サイクルで処理を完了すること
ができる。これは従来方式の３５８４マシン・サイクル
に対して５分の１以下の時間である。
完了し、その後４回の併合式ソータによるベクトル処理
でソートが完了する。従って、全部で１２８＋ｌＸ１２
８Ｘ４＝６４０マシン・サイクルで処理を完了すること
ができる。これは従来方式の３５８４マシン・サイクル
に対して５分の１以下の時間である。
本発明によれば、ベクトルデータのソート処理において
、ソート済要素ブロック長が小さい最初の処理は並列比
較式ソータを用い、その後併合式ソータにより順次ソー
ト済要素ブロック長を大きくしていくため、ソート処理
全体の処理時間を短くすることができる。
、ソート済要素ブロック長が小さい最初の処理は並列比
較式ソータを用い、その後併合式ソータにより順次ソー
ト済要素ブロック長を大きくしていくため、ソート処理
全体の処理時間を短くすることができる。
第１図は本発明の一実施例の全体構成図、第２図は第１
図の並列式ソータ部の詳細を示す図、第３図は第１図の
併合式ソータ部の詳細を示す図である。 ２・・・並列比較式ソータ部、 ３１併合式ソータ部、
５・・・メモリ制御ユニット、 ６・・・メモリ
。 第２図
図の並列式ソータ部の詳細を示す図、第３図は第１図の
併合式ソータ部の詳細を示す図である。 ２・・・並列比較式ソータ部、 ３１併合式ソータ部、
５・・・メモリ制御ユニット、 ６・・・メモリ
。 第２図
Claims (1)
- （１）１組ないし複数組のベクトルオペランドの要素を
順次読出し、演算結果を順次ベクトルオペランドに格納
するベクトル処理装置において、ベクトル形式データの
ソート処理を行うため、オペランドレジスタと比較回路
を複数個具備した並列比較式ソータと、オペランド毎に
エレメントカウンタを持ち複数組のベクトルオペランド
を入力して１組のベクトルオペランドを出力する併合式
ソータとを設けたことを特徴とするベクトル処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12047885A JPS61279976A (ja) | 1985-06-05 | 1985-06-05 | ベクトル処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12047885A JPS61279976A (ja) | 1985-06-05 | 1985-06-05 | ベクトル処理装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61279976A true JPS61279976A (ja) | 1986-12-10 |
Family
ID=14787166
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12047885A Pending JPS61279976A (ja) | 1985-06-05 | 1985-06-05 | ベクトル処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61279976A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN116225364A (zh) * | 2022-12-30 | 2023-06-06 | 深圳云天励飞技术股份有限公司 | 一种矢量排序装置、方法及存储介质 |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5922138A (ja) * | 1982-07-27 | 1984-02-04 | Sumitomo Electric Ind Ltd | ソ−ト・マ−ジ回路 |
| JPS59189442A (ja) * | 1983-04-13 | 1984-10-27 | Nippon Telegr & Teleph Corp <Ntt> | ソ−テイング処理方式 |
| JPS6081640A (ja) * | 1983-10-11 | 1985-05-09 | Nippon Telegr & Teleph Corp <Ntt> | ソ−ト処理装置 |
| JPS60128529A (ja) * | 1983-12-16 | 1985-07-09 | Fujitsu Ltd | マ−ジ処理器 |
-
1985
- 1985-06-05 JP JP12047885A patent/JPS61279976A/ja active Pending
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5922138A (ja) * | 1982-07-27 | 1984-02-04 | Sumitomo Electric Ind Ltd | ソ−ト・マ−ジ回路 |
| JPS59189442A (ja) * | 1983-04-13 | 1984-10-27 | Nippon Telegr & Teleph Corp <Ntt> | ソ−テイング処理方式 |
| JPS6081640A (ja) * | 1983-10-11 | 1985-05-09 | Nippon Telegr & Teleph Corp <Ntt> | ソ−ト処理装置 |
| JPS60128529A (ja) * | 1983-12-16 | 1985-07-09 | Fujitsu Ltd | マ−ジ処理器 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN116225364A (zh) * | 2022-12-30 | 2023-06-06 | 深圳云天励飞技术股份有限公司 | 一种矢量排序装置、方法及存储介质 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4766564A (en) | Dual putaway/bypass busses for multiple arithmetic units | |
| JP3026733B2 (ja) | データ処理装置、処理方法及び制御方法 | |
| JPH0731669B2 (ja) | ベクトル・プロセツサ | |
| US5274777A (en) | Digital data processor executing a conditional instruction within a single machine cycle | |
| US4734877A (en) | Vector processing system | |
| EP0164995B1 (en) | Parallel register transfer mechanism for a reduction processor evaluating programs stored as binary directed graphs employing variable-free applicative language codes | |
| JPS61279976A (ja) | ベクトル処理装置 | |
| US4644464A (en) | Graph manager for a reduction processor evaluating programs stored as binary directed graphs employing variable-free applicative language codes | |
| US4615003A (en) | Condition concentrator and control store for a reduction processor evaluating programs stored as binary directed graphs employing variable-free applicative language codes | |
| RU2198422C2 (ru) | Асинхронная синергическая вычислительная система | |
| Colavita et al. | A novel sorting algorithm and its application to a gamma-ray telescope asynchronous data acquisition system | |
| JPS6324325A (ja) | デ−タ項目を分類する方法および分類装置 | |
| JPS6162974A (ja) | ベクトルプロセツサ | |
| JP2760649B2 (ja) | 情報処理装置 | |
| Kuhl et al. | A multicode single transition-time state assignment for asynchronous sequential machines | |
| JPH0519736B2 (ja) | ||
| JPS59123048A (ja) | ソ−ト処理装置 | |
| SU1734100A1 (ru) | Векторно-потоковое операционное устройство | |
| Narasimhan et al. | Performance modelling of three parallel sorting algorithms on a pipelined transputer network | |
| SU864340A1 (ru) | Устройство дл сдвига информации | |
| JPH0250258A (ja) | ベクトル処理装置 | |
| Wen et al. | Efficient computing methods for parallel processing: An implementation of the Viterbi algorithm | |
| JPS62154140A (ja) | マ−ジ処理装置 | |
| JPH0320864A (ja) | ファジィ計算用ベクトル命令セットを有する情報処理装置 | |
| Lun et al. | A pipeline design for the realization of the prime factor algorithm using the extended diagonal structure |